JPH0216632A - 固定小数点数−浮動小数点数変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 小数点位置が固定の数値を浮動小数点表示の数値に変換
する固定小数点数−浮動小数点数変換回路に関し、 桁落ちによる誤差を減少することを目的とし、固定小数
点数が供給されその有効データの最上位ビットを検出し
、該検出最上位ビット位置に応じたシフト数を出力する
プライオリティエンコーダと、前記プライオリティエン
コーダから取り出された前記シフト数だけ前記固定小数
点数のビットシフトを行ない正規化された仮数部と該仮
数部として用いられない桁落ちデータとを出力するシッ
クと、前記プライオリティエンコーダから取り出された
前記シフト数に基づいて指数部を生成する指数演算器と
、前記シフタから取り出された前記仮数部及び桁落ちデ
ータのうち該仮数部と前記指数演算器からの前記指数部
とからなるデータに、前記桁落ちデータをデコードして
得たデータを加算して丸めを行なう丸め回路とよりなり
、前記丸め回路より浮動小数点数を取り出すよう構成す
る。

〔産業上の利用分野〕

本発明は固定小数点数−浮動小数点数変換回路に係り、
特に小数点位置が固定の数値を浮動小数点表示の数値に
変換する固定小数点数−浮動小数点数変換回路に関する
。

データを伝送する場合は通常そのデータは固定小数点数
又は整数であるが、データ圧縮などのために電子計算機
で演算を行なう場合には、固定小数点数や整数では所定
の演算精度やダイナミックレンジを得るにはビット数が
多くなりすぎてしまうため、上記の演算に先立ち固定小
数点数を浮動小数点数に変換することが行なわれる。

かかる固定小数点数から浮動小数点数の変換に際しては
、できるだけ誤差を少なく浮動小数点数に変換すること
が重要となる。

〔従来の技術〕

第１１図は従来の固定小数点数−浮動小数点数変換回路
の一例のブロック図を示す。この従来回路は例えば第１
２図（Ａ）に示す３２ビツトの固定小数点数から同図（
Ｂ）に丞す３２ビツトの浮動小数点数へ変換する回路で
ある。第１２図（Ａ＞中、Ｓで示す最上位ビットは符号
ビットで′Ｏ″のとき正、′１”のとき負を示し、また
残りのＦで示す３１ビツトは２の補数表示で表現された
データである。

他方、第１２図（Ｂ）に示す浮動小数点数において、Ｓ
で示す最上位ビットは符号ビット、ｅで示す８ビツトは
指数部、ｆで示す２３ビツトは仮数部で、小数点位置は
２２ビツト目と２３ビツト目の間にある。

上記の固定小数点数は２の補数回路（図示せず）を通し
て符号ビットを除く下位３１ビツトが第１１図のプライ
オリティエンコーダ１に並列に入力され、ここで値が１
”である最上位のビットが検出される一方、シフタ２に
供給される。シフタ２はプライオリティエンコーダ１の
検出出力に基づいて、上記の下位３１ビツトのデータを
その中の値゛１″の最上位のビットが後述の浮動小数点
数の上位９ビツト目の位Ｍ（小数点位置の１ビツト上位
）にくるようにシフトする。ただし、上記値“１”の最
上位ビットは表現されない（がくれビットと呼ばれる）
。このように、シフタ２は前記仮数部での最上位ビット
が常に“１″となるようにする正規化を行なう。

また、プライオリティエンコーダ１の検出出力は指数演
算器３に供給され、ここで基準値と汀線されて指数部の
データとされる。これにより、シフタ２よりの２３ビツ
トを前記仮数部ｆとし、指数演算器３よりの８ビツトを
前記仮数部ｅとし、更に入力固定小数点数の最上位ビッ
トを前記符号ビットＳとする、第１２図（Ｂ）に示す如
きデータ形式の浮動小数点数が取り出される。

〔発明が解決しようとする課題〕

しかるに、上記の従来の変換回路は、シフタ２により右
又は左方向に所定ビット数シフトすることに伴って桁落
ちデータが生じ、それがすべて切捨てられていたため、
桁落ちにより誤差が出力浮動小数点数に存在することが
あるという問題点があった。

本発明は上記の点に鑑みてなされたもので、桁落ちによ
る誤差を減少することができる固定小数点数−浮動小数
点数変換回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、５は
プライオリティエンコーダで、入力固定小数点数の有効
データの最上位ビットを検出する。

６はシフタで、入力固定小数点数のビットシフトをプラ
イオリティエンコーダ５からのシフト数に応じて行ない
、正規化された仮数部と桁落ちデータとを出力する。

７は指数演算器で、プライオリティエンコーダ５の出力
に基づいて指数部を生成する。８は丸め回路で、本発明
の要部をなしており、前記仮数部及び指数部からなるデ
ータに、前記桁落ちデータをデコードして得たデータを
加算して丸めを行なう。

〔作用〕

固定小数点数はシフタ６により、後述の出力浮動小数点
数の仮数部となるデータ（仮数データ）が正規化される
ようにシフトされた後、丸め回路８に供給される。

従来は指数演算器７より取り出された指数部となるデー
タ（指数データ）の下位ビット側にシフタ６よりの仮数
データを合成して得た合成データを浮動小数点数として
変換出力していた。これに対し、本発明では丸め回路８
により前記桁落ちデータを所定の丸め処理方式に基づい
てデコードして得た値を、上記合成データに加算し、そ
の加算結果を浮動小数点数として出力する。

従って、本発明によれば、従来切捨てていた前記桁落ち
データを丸めた浮動小数点数を丸め回路８より変換出力
することができる。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図に示す実施例は第１１図に示した従来の固定
小数点数−浮動小数点数変換回路と同様に、第１２図（
Ａ）に示したデータ形式の３２ビット固定小数点数を、
同図（Ｂ）に示したデータ形式の３２ビット浮動小数点
数に変換する回路である。

第２図において、入力固定小数点数は２の補数表現であ
るのに対し、出力浮動小数点数の仮数部は絶対値表現で
あるので、入力固定小数点数はまず２の補数回路１０に
供給され、ここで２の補数をとって表現が一致される。

２の補数回路１０の出力３２ビツトデータはその最上位
ビット（ＭＳＢ）が符号ビットＳであるので、その符号
ビットＳを除いた下位３１ビツトのデータがプライオリ
ティエンコーダ５及びシフタ６に夫々並列入力される。

プライオリティエンコーダ５は第３図に示す如きプライ
オリティエンコーダ機能表に従って、例えば入力３１ビ
ツトデータの最上位ビット（最上位ビットを「０」で表
わすと「３０」で表わされるビット）の値が“１”のと
ぎは、１０逆数で「７」に相当する５ビツトパラレルデ
ータをシフト数として出力し、同様に入力３１ビツトデ
ータのうち値が“１”である最上位ビットが何ビット目
であるかによって第３図の機能表で定まるシフト数を出
力する。上記の入力３１ビツトデータのうち値が“１”
である最上位ビット及びその下位ビットが有効データと
なる。

一方、前記シフタ６は第４図に示す如く、シフトレジス
タとセレクタとからなるバレルシフタ１１により構成さ
れており、上記プライオリティエンコーダ５よりの５ビ
ツトパラレルデータ（シフト数）に基づいて、その１０
進数に相当するビット数だけシフトし、入力３１ビツト
データのうち上位２３ビツトの正規化された仮数データ
と下位７ビツトの桁落ちデータとを夫々出力する。ここ
で、プライオリティエンコーダ５の出力シフト数の値が
正のときは右シフト、負のときは左シフトを行なう。

上記のシフト数はまた指数演算器７にも供給される。こ
の指数演算器７は第５図に示す如く、シフト数と一定の
基準値（１６進数のｒ９６Ｊ　）とを加算して８ビツト
の指数データを出力する構成とされている。ここで、指
数データは１６進数で「７Ｆ」のゲタばき表現となるよ
うにされている。

その理由は■指数が正に限られるので、演算が簡単にな
る、■指数の最小値が（ＯＯＨ）となり、符号が等しい
２値の比較が整数、固定小数点数と同様に行なえ、高速
演算ができる、■逆数を求めるのにオーバーフロー、ア
ンダーフローが生じない、■［零、１を表現するのに指
数部および仮数部共にオール″０”となり、符号を除き
整数、固定小数点数と同じビットパターンとなる、など
が挙げられる。

これにより、出力指数データの値と表現される指数部の
値との関係は次表に示す如くになる。

従って、指数部を（７ＦＨ）のゲタばき表現とし、かつ
、第１２図（Ａ）、（Ｂ）かられかるように、変換しよ
うとする浮動小数点数の小数点位置は入力固定小数点数
の小数点位置に比べ、２３ビツト異なるからこれを補正
するため、前記基準値は（７Ｆ）４　）　＋２３−　（
７ＦＭ　）＋　（１７）４　）＝　（９６Ｎ　） に選定されている。

なお、指数演算器７に供給される前記５ビツトのシフト
数は、指数演算器７内において８ビツトの基準値と加算
されるときは符号拡張して２の補数表示形式の８ビツト
とされて加算される。

このようにして、入力固定小数点数中の符号ビットと、
指数演算器７より取り出された８ビツトの指数データと
前記シフタ６から取り出された２３ビツトの仮数データ
とが合成されて得られた３２ビツトのデータは、シフタ
６からの前記７ビツト桁落ちデータと共に第２図の丸め
回路８に供給される。

この丸め回路８は例えば第６図に示す如く、インクリメ
ント回路１３とデコーダ１４とからなり、インクリメン
ト回路１３により上記３２ビツトのデータと、デコーダ
１４よりの桁落ちデータのデコード出力１ビツトとを加
算して３２ビツトの浮動小数点数を出力する構成とされ
ている。

デコーダ１４は丸めの処理方式によって構成が異なり、
第７図（Ａ）〜（Ｃ）に示す構成その他種々考えられる
。第７図（Ａ）は切り上げの丸め処理を行なうときの回
路で、桁落ちデータ７ビツトを７人力ＯＲ回路１６で論
理和をとり、７ビツトのうちどれか一つでも“１”があ
るときは値“１”を出力する。

第７図（Ｂ）は四捨五入の丸め処理を行なうときの回路
で、桁落ちデータ７ビツトの最上位ビットをＡ、最下位
ビットをＧで表わしたとき、最上位ビットだけを出力す
る構成である。

第７図（Ｃ）はＩ　Ｅ　Ｅ　Ｅ　（Ｉ　ｎ５ｔｉｔｕｔ
ｅ　ｏｆＥｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔｒ
ｏｎｉｃｓ　　Ｅｎｇｉｎｅｅｒｓ）規格で定められた
■ＲＮ　（Ｒｏｕｎｄ　　Ｎｅａｒｅｓｔ）　、■ＲＰ
　（Ｒｏｕｎｄ　　Ｐｌｕｓ　）　、■ＲＭ（Ｒｏｕｎ
＋１Ｍｔｎｕｓ）、■ＲＺ　（Ｒｏｕｎｄ　　Ｚｅｒｏ
　）の４つの丸め方法のうち、ＲＰｌ、：基づく丸め処
理を行なうときの回路で、固定小数点数の符号ビットＳ
をインバータ１７により反転した値と、７ビツト桁落ち
データが入力される７人力ＯＲ回路１６の出力とをＡＮ
Ｄ回路１８で論理積をとって得た値をインクリメント回
路１３へ出力する構成である。従って、この構成のデコ
ーダの場合は、正の値の時のみ切り上げが行なわれる。

デコーダ１４としては第７図（Ａ）〜（Ｃ）の回路構成
に限らず、ＲＮ、ＲＭ、ＲＺなどの丸め方法を行なうよ
うな回路構成にすることもできる。

なお、上記のＩＥＥＥＩ格の４つの丸め方法は公知であ
るので、その詳細な説明は省略する。

このようにして、丸め回路８から浮動小数点数を得るこ
とができるが、次に第２図の各部の演算出力の具体例に
ついて第８図乃至第１０図と共に説明する。いま入力固
定小数点数が第８図（Ａ）に示す如＜　（４０００００
４０Ｈ）で示される２進数の３２ビツトであるものとす
ると、２の補数回路１０の出力は同図（Ｂ）に示す如く
、入力が正の数であるので２の補数はとらず入力と同値
となり、よってプライオリティエンコーダ５の出力は第
３図かられかるように第８図（Ｇ）に示す如＜１０進数
で「７」となる。

従って、シフタ６の出力は第８図（Ｄ）に示す如く入力
固定小数点数の下位３１ビツトを右へ７ビツトシフトさ
れ、そのうち下位７ビツトが桁落ちデータとして、また
２ビツト目から２４ビツト目までの２３ビツトが仮数デ
ータとして取り出される。

また指数演算器７では第８図（Ｅ）に示す如き演算が行
なわれて「１００１１１０１Ｊなる値の８ビツト指数デ
ータが取り出される。従って、丸め回路８には第８図（
Ｆ）に示す如き値のデータが入力され、ここでその上位
３２ビツトの指数、仮数データ（符号ビットを含む）に
、７ビツト桁落ちデータをデコードして得た値“１”が
第８図（Ｇ）に示す如く加算され、その３２ビツトの加
算結果２０が浮動小数点数として出力される。

本実施例の出力浮動小数点数２０は第８図（Ｆ）の上位
３２ビツトに相当する従来回路の出力浮動小数点数に比
べてより誤差の少ない値が得られる。

また、入力固定小数点数の値が第９図（Ａ）に示す如＜
　（ＯＯＦＦＦＦＦＦＨ）の場合は、２の補数回路１０
．プライオリティエンコーダ５．シフタ６の各出力は第
９図（Ｂ）、（Ｃ）、（Ｄ）に示す如くになり、指数演
算器７の演算は第９図（Ｅ）に示す如くになるので、丸
め回路８の入力と出力は夫々第９図（Ｆ）、（Ｇ）に示
す如くになり、丸め回路８からは同図（Ｇ）に２１で示
す浮動小数点数が取り出される。この場合は、従来回路
と本実施例では変換出力される浮動小数点数の値は同一
となる。

次に入力固定小数点数が第１０図（Ａ）に示す如く３２
ビツトオール“１”、すなわら値が負で、かつ、絶対値
が最小値に近い値を示している場合は、２の補数回路１
０により第１０図（Ｂ）に示す如く符号ビットはそのま
まで、他の３１ビツトデータが絶対値表現される。

従って、プライオリティエンコーダ５の出力は第３図に
示した機能表かられかるように第１０図（Ｃ）に示す如
く１０進数でｒ−２３４となるため、シフタ６の入力３
１ビツトデータは第１０図（Ｄ）に示す如く２３ビツト
左ヘシフトされて取り出され、指数演算器７からは第１
０図（Ｅ）に示す演算によって［０１１１１１１月　（
すなわち１６進数の７Ｆ）の８ビツトデータが取り出さ
れる。

従って、丸め回路８には第１０図（Ｆ）に示す３９ビツ
トのデータが入力され、これより同図（Ｇ）に示す演算
によって２２で示す如き浮動小数点数が取り出される。

この場合は、第９図の場合と同様、桁落ちデータは７ビ
ツトオール“０”だからデコーダ出力も“０”であり、
よって従来回路と同じ値の浮動小数点数２２が取り出さ
れる。

なお、本発明は上記の実施例に限定されるものではなく
、丸め回路８の丸め処理方法、プライオリティエンコー
ダ５の構成、入力固定小数点数のデータ形式客種々の変
形例が考えられる。

〔発明の効果〕

上述の如く、本発明によれば、従来切捨てていた桁落ち
データを丸めるようにしたので、従来に比べて変換誤差
の少ない浮動小数点数を出力することができる等の特長
を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図はプラ
イオリティエンコーダ機能表を示す図、 第４図はシフタの一例の説明図、 第５図は指数演算器の一例の構成図、 第６図は丸め回路の一実施例の構成図、第７図はデコー
ダの各実施例を示す回路図、第８図乃至第１０図は夫々
第２図の演算過程の各個の説明図、 第１１図は従来の一例のブロック図、 第１２図は固定小数点数と浮動小数点数のデータ形式の
一例を示す図である。 図において、 ５はプライオリティエンコーダ、 ６はシフタ、 ７は指数演算器、 ８は丸め回路、 １０は２の補数回路、 １３はインクリメント回路、 １４はデコーダ を示す。 市（シ用の屏り！プ゛ロγ２図 第 ■ 図 杢淀ツ月の一大粧が１のカッ２■ シフ戸の一伊Ｊ、字陰用匂 第４図 丸め、ａ路−一姿捷１の枢回 第６図 （Ａ） （Ｃ）

Claims (1)

1. 【特許請求の範囲】 固定小数点数が供給されその有効データの最上位ビット
   を検出し、該検出最上位ビット位置に応じたシフト数を
   出力するプライオリティエンコーダ（５）と、 前記プライオリティエンコーダ（５）から取り出された
   前記シフト数だけ前記固定小数点数のビットシフトを行
   ない正規化された仮数部と該仮数部として用いられない
   桁落ちデータとを出力するシフタ（６）と、 前記プライオリティエンコーダ（５）から取り出された
   前記シフト数に基づいて指数部を生成する指数演算器（
   ７）と、 前記シフタ（６）から取り出された前記仮数部及び桁落
   ちデータのうち該仮数部と前記指数演算器（７）からの
   前記指数部とからなるデータに、前記桁落ちデータをデ
   コードして得たデータを加算して丸めを行なう丸め回路
   （８）とよりなり、前記丸め回路（８）より浮動小数点
   数を取り出すよう構成したことを特徴とする固定小数点
   数−浮動小数点数変換回路。