JPS63158626A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS63158626A JPS63158626A JP61306755A JP30675586A JPS63158626A JP S63158626 A JPS63158626 A JP S63158626A JP 61306755 A JP61306755 A JP 61306755A JP 30675586 A JP30675586 A JP 30675586A JP S63158626 A JPS63158626 A JP S63158626A
- Authority
- JP
- Japan
- Prior art keywords
- point data
- floating
- mantissa
- exponent
- floating point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000013507 mapping Methods 0.000 abstract description 2
- 230000004154 complement system Effects 0.000 abstract 1
- 238000010606 normalization Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、浮動小数点データを扱う演算処理装置に関し
、特に、コの補数形式の指数部および仮数部を有する浮
動小数点データの値の大小比較を行う演算処理装置に関
する。
、特に、コの補数形式の指数部および仮数部を有する浮
動小数点データの値の大小比較を行う演算処理装置に関
する。
従来の技術
従来、この種の演算処理装置は、第３図に示すように、
おもに浮動小数点データの演算を行なう浮動小数点演算
装置／と、おもに固定小数点データの演算を行なう固定
小数点演算装置−とに演算データの形式ごとに分けられ
ていた。浮動小数点演算装置ｌは入カオベランド７Ｑお
よび７１を保持するレジスタ１０９よび／／、レジスタ
１０２よび／ｌに保持されたユつの浮動小数点データの
指数部の値を比較し、指数の値の小さい方のデータの仮
数部を指数の差だけ右シフトする仮数桁合せ回路３θ、
指数部の中間結果レジスタ／ダおよび７５１桁甘せ後の
仮数を保持するレジスタ／６２よび／７、レジスタ／６
および／りに保持されている仮数の加減算器３／、加減
算器３ノの出力の仮数の中間結果を保持するレジスタ／
１．レジスタ／Ｓに保持された仮数の中間結果の正規化
ｔを検出するエンコーダ３ｊ１エンコーダ３３から出力
された正規化量をレジスタ／！に保持された指数の中間
結果から減算して指数部の最終結果を得る指数演算器３
６．正規化シフター３７、浮動小数点演算装置ｌの演算
結果を保持するＶラスタ１９′ｓ？よび加減算器３／の
出力から比較命令の結果の条件コード生成回路３コとか
ら構成されている。
おもに浮動小数点データの演算を行なう浮動小数点演算
装置／と、おもに固定小数点データの演算を行なう固定
小数点演算装置−とに演算データの形式ごとに分けられ
ていた。浮動小数点演算装置ｌは入カオベランド７Ｑお
よび７１を保持するレジスタ１０９よび／／、レジスタ
１０２よび／ｌに保持されたユつの浮動小数点データの
指数部の値を比較し、指数の値の小さい方のデータの仮
数部を指数の差だけ右シフトする仮数桁合せ回路３θ、
指数部の中間結果レジスタ／ダおよび７５１桁甘せ後の
仮数を保持するレジスタ／６２よび／７、レジスタ／６
および／りに保持されている仮数の加減算器３／、加減
算器３ノの出力の仮数の中間結果を保持するレジスタ／
１．レジスタ／Ｓに保持された仮数の中間結果の正規化
ｔを検出するエンコーダ３ｊ１エンコーダ３３から出力
された正規化量をレジスタ／！に保持された指数の中間
結果から減算して指数部の最終結果を得る指数演算器３
６．正規化シフター３７、浮動小数点演算装置ｌの演算
結果を保持するＶラスタ１９′ｓ？よび加減算器３／の
出力から比較命令の結果の条件コード生成回路３コとか
ら構成されている。
一方固定小数点演算装置コは、入力オペランド７０２よ
び７１を保持するレジスタ／コおよび／３、レジスタ／
コおよび／３に保持された一つの固定小数点データの加
減算器３３、加減算器３３の出力を保持するレジスタ〃
および加減算器３３の出力から条件コードを生成する条
件コード生成回路３１Ｉとから構成されている。
び７１を保持するレジスタ／コおよび／３、レジスタ／
コおよび／３に保持された一つの固定小数点データの加
減算器３３、加減算器３３の出力を保持するレジスタ〃
および加減算器３３の出力から条件コードを生成する条
件コード生成回路３１Ｉとから構成されている。
第ダ図（ａ）は、第３図の浮動小数点演算装置で扱う浮
動小数点データの形式の一例を表しており、指数部ｐよ
び仮数部のコの補数形式である。第ダ図Ｃｍｌに３いて
、 ＳＭは仮数部の符号を表わし、これが０のとき正、
ｌのとき負とする。Ｍは仮数部の小数部を表わし、小数
点は最上位桁のすぐ左にあるものとする。ＳＥおよびＥ
は指数部であり、 ＳＥを符号とする整数形式とし、
ＳＥがＯのとき正、ｌのとき負とする。基数は１４とす
る。第ダ図■で示される浮動小数点データの数値Ｙは各
ビット位置の一進数の値を左端からＳＭ、 Ｅ３Ｅ、
ｂｚ 、・・・、ｂ３１とすると、次のように与えられ
る。
動小数点データの形式の一例を表しており、指数部ｐよ
び仮数部のコの補数形式である。第ダ図Ｃｍｌに３いて
、 ＳＭは仮数部の符号を表わし、これが０のとき正、
ｌのとき負とする。Ｍは仮数部の小数部を表わし、小数
点は最上位桁のすぐ左にあるものとする。ＳＥおよびＥ
は指数部であり、 ＳＥを符号とする整数形式とし、
ＳＥがＯのとき正、ｌのとき負とする。基数は１４とす
る。第ダ図■で示される浮動小数点データの数値Ｙは各
ビット位置の一進数の値を左端からＳＭ、 Ｅ３Ｅ、
ｂｚ 、・・・、ｂ３１とすると、次のように与えられ
る。
上述のデータ形式を持った浮動小数点データに対する比
較命令は第３図の浮動小数点演算装置／で次のように実
行される。レジスタ１０およびｌ／に ”保持された
両オペランドの指数部が比較され、小さい方の指数部を
持ったオペランドの仮数部が仮数桁合せ回路で指数部の
値の差だけ１６進数として右ヘシフトされる。このとき
あいた上位の桁には符号が埋め込まれる０桁合せの終了
した仮数部は各々レジスタ／６訃よびｌりにセットされ
る。レジスタ１４に保持されたオペランドの仮数部から
、レジスタ／りに保持されたオペランドの仮数部が加減
算器３／で減算され、その結果を条件コード生成回路３
ユで正、負あるいは零が判定されて両オペランドの大小
関係に対応した条件コード？！ｒが生成される。
較命令は第３図の浮動小数点演算装置／で次のように実
行される。レジスタ１０およびｌ／に ”保持された
両オペランドの指数部が比較され、小さい方の指数部を
持ったオペランドの仮数部が仮数桁合せ回路で指数部の
値の差だけ１６進数として右ヘシフトされる。このとき
あいた上位の桁には符号が埋め込まれる０桁合せの終了
した仮数部は各々レジスタ／６訃よびｌりにセットされ
る。レジスタ１４に保持されたオペランドの仮数部から
、レジスタ／りに保持されたオペランドの仮数部が加減
算器３／で減算され、その結果を条件コード生成回路３
ユで正、負あるいは零が判定されて両オペランドの大小
関係に対応した条件コード？！ｒが生成される。
発明が解決しようとする問題点
しかしながら、上述した従来の演算処理装置は。
指数部および仮数部がコの補数形式の浮動小数点データ
形式を有するａ数の大小関係を仮数部の減算で求める場
合には指数部の値の差分だけの仮数の桁合せを必要とし
、また指数部および仮数部の減算で求める場合には、指
数部の代数的大小関係と浮動小数点データ自身の代数的
大小関係が仮数部の符号によって変化するために、高速
かつ簡単に比較結果を得ることが困難であった。
形式を有するａ数の大小関係を仮数部の減算で求める場
合には指数部の値の差分だけの仮数の桁合せを必要とし
、また指数部および仮数部の減算で求める場合には、指
数部の代数的大小関係と浮動小数点データ自身の代数的
大小関係が仮数部の符号によって変化するために、高速
かつ簡単に比較結果を得ることが困難であった。
本発明は従来の技術に内在する上記問題点を解消する為
になされた本のであり、従って本発明の目的は、浮動小
数点データの大小比較結果を簡単にしかも高速、的確に
得ることを可能とした新規な演算処理装置を提供するこ
とにある。
になされた本のであり、従って本発明の目的は、浮動小
数点データの大小比較結果を簡単にしかも高速、的確に
得ることを可能とした新規な演算処理装置を提供するこ
とにある。
問題点を解決するための手段
上記目的を達成する為に１本発明に係る演算処理装置は
、コの補数形式の指数部および仮数部を有する浮動小数
点データを扱う演算処理装置【２いて、浮動小数点デー
タが正規化されているか否かを検出する手段と、浮動小
数点データが正規化されているか否かを検出する手段と
、仮数部の符号が正のときには指数部の符号のみを反転
し、仮数部の符号が負のときには指数部の符号を除いた
各ビットを補数化する指数の変換手段と、コの補数形式
のデータを入力とする大小比較手段とを備えて構成され
、入力された一つの浮動小数点データオペランドがとも
に正規化されているときに該浮動小数点データの大小関
係を仮数部符号を符号ビットとする前記指数の変換手段
で変換された指数部、仮数部の小数部の順に重みづけら
れた−の補数形式データとして前記大小比較手段を用い
て決定することを特徴とする。
、コの補数形式の指数部および仮数部を有する浮動小数
点データを扱う演算処理装置【２いて、浮動小数点デー
タが正規化されているか否かを検出する手段と、浮動小
数点データが正規化されているか否かを検出する手段と
、仮数部の符号が正のときには指数部の符号のみを反転
し、仮数部の符号が負のときには指数部の符号を除いた
各ビットを補数化する指数の変換手段と、コの補数形式
のデータを入力とする大小比較手段とを備えて構成され
、入力された一つの浮動小数点データオペランドがとも
に正規化されているときに該浮動小数点データの大小関
係を仮数部符号を符号ビットとする前記指数の変換手段
で変換された指数部、仮数部の小数部の順に重みづけら
れた−の補数形式データとして前記大小比較手段を用い
て決定することを特徴とする。
実施例
次に本発明に係る演算処理装置をその好ましい一実施例
について図面を参照して具体的に説明する。
について図面を参照して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図を参照するに、本発明の一実施例は、浮動小数点
データが正規化されているか否かを検出するための正規
化検出回路Ｑおよび釘、浮動小数点データの指数部の変
換回路ｌＩ２および＋３、ＡＮＤゲート鉢、条件コード
生成回路３コあるいはＪｊの出力の一方をＡＮＤゲー）
４＜ｌＩの出力によって選択出力する選択回路４４５
が第３図の従来の演算処理装置に付加されて構成されて
いる。
データが正規化されているか否かを検出するための正規
化検出回路Ｑおよび釘、浮動小数点データの指数部の変
換回路ｌＩ２および＋３、ＡＮＤゲート鉢、条件コード
生成回路３コあるいはＪｊの出力の一方をＡＮＤゲー）
４＜ｌＩの出力によって選択出力する選択回路４４５
が第３図の従来の演算処理装置に付加されて構成されて
いる。
本実施例において浮動小数点データの比較命令を実行す
る場曾建は、浮動小数点データオペランド７０および７
１は、浮動小数点演算装置ｌおよび固定小数点演算装置
２の両方に供給され、両方の演算装置で同時に処理が進
められる。このとき制御信号７コは“ｌ”になり、固定
小数点演算装置−に対して浮動小数点データの比較命令
の実行を指示している。
る場曾建は、浮動小数点データオペランド７０および７
１は、浮動小数点演算装置ｌおよび固定小数点演算装置
２の両方に供給され、両方の演算装置で同時に処理が進
められる。このとき制御信号７コは“ｌ”になり、固定
小数点演算装置−に対して浮動小数点データの比較命令
の実行を指示している。
正規化検出回路りおよび４（／は、レジスタノコ２よび
１３に保持されている浮動小数点データの仮数部の最上
位桁の全ビットが符号ビットに等しいか否かを検出する
ためのものであり１等しいときに論理値″０”を、それ
以外では１１″をそれぞれ出力する。指数変換回路４（
：２Ｓ１−よびダ３のゲートレベルの回路の一例は、第
２図に示されており、制御信号７ユが＠０”のときには
入力された指数部のデータをそのまま出力し、制御信号
クコが１〕”のときには仮数部符号ＳＭの値に対してＳ
Ｍａ＝０のときに指数部の符号のみを反転し、ＳＭ＝／
のときには指数部の符号を除いた各ビットを反転して出
力するように構成されている。
１３に保持されている浮動小数点データの仮数部の最上
位桁の全ビットが符号ビットに等しいか否かを検出する
ためのものであり１等しいときに論理値″０”を、それ
以外では１１″をそれぞれ出力する。指数変換回路４（
：２Ｓ１−よびダ３のゲートレベルの回路の一例は、第
２図に示されており、制御信号７ユが＠０”のときには
入力された指数部のデータをそのまま出力し、制御信号
クコが１〕”のときには仮数部符号ＳＭの値に対してＳ
Ｍａ＝０のときに指数部の符号のみを反転し、ＳＭ＝／
のときには指数部の符号を除いた各ビットを反転して出
力するように構成されている。
制御信号７コが１１”のときだ指数が変換された浮動小
数点データの形式を第４図（ｂ）に示す。この浮動小数
点データの数値Ｚは各ビット位置のλ進数の値を左端か
らＳＭ、 ｂｌ、 ｂ２．・・・、ｂ５１ とすると
次のように与えられる。
数点データの形式を第４図（ｂ）に示す。この浮動小数
点データの数値Ｚは各ビット位置のλ進数の値を左端か
らＳＭ、 ｂｌ、 ｂ２．・・・、ｂ５１ とすると
次のように与えられる。
ここで、記号■は排他的論理和を表わす。
このように変換された浮動小数点データは、加減算器Ｊ
３で仮数部符号、指数部２よび仮数部の小数部をまとめ
てコの補数形式の固定小数点データと同様に減算が実行
され、条件コード生成回路３ｔＩで条件コードが生成さ
れる。生成された条件コード７６は、制御信号７２が＠
ｌ”かつ正規化検出回路り２よび弘／の出力がともに”
／”という条件がＡＮＤゲート鉢でとられ、選択回路ａ
Ｓで選択されて浮動小数点データの比較命令の条件コー
ド７７として出力される。
３で仮数部符号、指数部２よび仮数部の小数部をまとめ
てコの補数形式の固定小数点データと同様に減算が実行
され、条件コード生成回路３ｔＩで条件コードが生成さ
れる。生成された条件コード７６は、制御信号７２が＠
ｌ”かつ正規化検出回路り２よび弘／の出力がともに”
／”という条件がＡＮＤゲート鉢でとられ、選択回路ａ
Ｓで選択されて浮動小数点データの比較命令の条件コー
ド７７として出力される。
制御信号７コが＠Ｏ”あるいは正規化検出回路Ｑおよび
釘でどちらか一方あるいは両方の浮動小数点データオペ
ランドが正規化されていないことを検出した場合には、
選択回路ａＳは、レジスタ１０２よび／ｌ→仮数桁合せ
回路３０→レジスタ／６および／り→カロ減算器３１→
条件コード生成回路Ｊコの従来通りの通常のパスで生成
された条件コード７ｊを選択し浮動小数点データの比較
命令の条件コード７７として出力する。
釘でどちらか一方あるいは両方の浮動小数点データオペ
ランドが正規化されていないことを検出した場合には、
選択回路ａＳは、レジスタ１０２よび／ｌ→仮数桁合せ
回路３０→レジスタ／６および／り→カロ減算器３１→
条件コード生成回路Ｊコの従来通りの通常のパスで生成
された条件コード７ｊを選択し浮動小数点データの比較
命令の条件コード７７として出力する。
浮動小数点データオペランドが両方とも正規化されてい
るときに、固定小数点演算装置コ側で生成された条件コ
ード７６が正しいことは次のようにして理解される。
るときに、固定小数点演算装置コ側で生成された条件コ
ード７６が正しいことは次のようにして理解される。
ｇ／の場合として、両オペランドの指数部の値が等しい
ときには仮数部の桁合せは起こらないので、条件コード
は単に仮数部の代数的な大小関係で決定されるために、
直接減算で求められ指数部の変換操作は意味を持たない
。
ときには仮数部の桁合せは起こらないので、条件コード
は単に仮数部の代数的な大小関係で決定されるために、
直接減算で求められ指数部の変換操作は意味を持たない
。
第コの場合として、両オペランドの指数部の値が等しく
ないときには、仮数部が正規化されているために、両オ
ペランドの大小関係は、仮数部の符号と指数部の大小１
カ係だけで決定される。仮数部の符号が正のときに指数
部の符号を反転すると、指数部の相対的な大小関係を保
ったまま符号なしの整数へ変換され、これはいわゆる偏
位指数である。仮数部の符号が負のときの指紋部の符号
以外のビットを反転する操作は一度偏位指数【て変換し
た後、大小関係を反転することを意味する。結局仮数部
符号と変換された指数部を一連のコの補数形式のａ進数
を表わすと見なせば、もとの浮動小数点データの大小関
係を保っていることがわかる。
ないときには、仮数部が正規化されているために、両オ
ペランドの大小関係は、仮数部の符号と指数部の大小１
カ係だけで決定される。仮数部の符号が正のときに指数
部の符号を反転すると、指数部の相対的な大小関係を保
ったまま符号なしの整数へ変換され、これはいわゆる偏
位指数である。仮数部の符号が負のときの指紋部の符号
以外のビットを反転する操作は一度偏位指数【て変換し
た後、大小関係を反転することを意味する。結局仮数部
符号と変換された指数部を一連のコの補数形式のａ進数
を表わすと見なせば、もとの浮動小数点データの大小関
係を保っていることがわかる。
発明の詳細
な説明したように１本発明によれば、−の補数形式の指
数部ｐよび仮数部をもつ浮動小数点データが正規化され
ているときに指数部の簡単な変換手段で２つの浮動小数
点データを代数的大小関係を保ちながら−の補数形式の
固定小数点データに写像することにより、固定小数点デ
ータの比較手段で浮動小数点データの大小関係を高速に
決定できる効果が得られる。
数部ｐよび仮数部をもつ浮動小数点データが正規化され
ているときに指数部の簡単な変換手段で２つの浮動小数
点データを代数的大小関係を保ちながら−の補数形式の
固定小数点データに写像することにより、固定小数点デ
ータの比較手段で浮動小数点データの大小関係を高速に
決定できる効果が得られる。
第１図は本発明に係る演算処理装置の一実施例を示すブ
ロック構成図、ＷＪａ図は第１図のブロック中の指数変
換回路ダコおよびダ３のゲートレベル回路図、第３図は
従来のこの種の演算処理装置のブロック図、第ｑ図ωは
入力オペランドの浮動小数点データの形式を表わす図、
第ダ図（ｂ）は本発明に係る演算処理装置の内部で変換
された浮動小数点データの形式を表わす図である。 １０、／Ｉ、・・・、Ｊ・・・レジスタ、 ３０・・・
仮数桁合せ回路３／、、１３・・・加減算器、３ユ、３
ダ・・・条件コード生成回路。 Ｊｊ・・・正規化量エンコーダ、３６・・・指数演算器
、３７・・・正規化シ７り、ｌＲ）、’ｔ／・・・正規
化検出回路、ｔコ、ｌＩＪ・・・指数変換回路、リタ・
・−ＡＮＤゲー）、４Ｚｊ・・・選択回路特許出願人
日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第２図 １：８ （ｂ） 第４図
ロック構成図、ＷＪａ図は第１図のブロック中の指数変
換回路ダコおよびダ３のゲートレベル回路図、第３図は
従来のこの種の演算処理装置のブロック図、第ｑ図ωは
入力オペランドの浮動小数点データの形式を表わす図、
第ダ図（ｂ）は本発明に係る演算処理装置の内部で変換
された浮動小数点データの形式を表わす図である。 １０、／Ｉ、・・・、Ｊ・・・レジスタ、 ３０・・・
仮数桁合せ回路３／、、１３・・・加減算器、３ユ、３
ダ・・・条件コード生成回路。 Ｊｊ・・・正規化量エンコーダ、３６・・・指数演算器
、３７・・・正規化シ７り、ｌＲ）、’ｔ／・・・正規
化検出回路、ｔコ、ｌＩＪ・・・指数変換回路、リタ・
・−ＡＮＤゲー）、４Ｚｊ・・・選択回路特許出願人
日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第２図 １：８ （ｂ） 第４図
Claims (1)
- 【特許請求の範囲】 ２の補数形式の指数部および仮数部を有する浮動小数点
データを扱う演算処理装置において、浮動小数点データ
が正規化されているか否かを検出する手段と、仮数部の
符号が正のときには指数部の符号のみを反転し、仮数部
の符号が負のときには指数部の符号を除いた各ビットを
補数化する指数の変換手段と、 ２の補数形式のデータを入力とする大小比較手段と、 を備え、入力された２つの浮動小数点データオペランド
がともに正規化されているときに該浮動小数点データの
大小関係を仮数部符号を符号ビットとする前記指数の変
換手段で変換された指数部、仮数部の小数部の順に重み
づけられた２の補数形式データとして前記大小比較手段
を用いて決定することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306755A JPS63158626A (ja) | 1986-12-23 | 1986-12-23 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306755A JPS63158626A (ja) | 1986-12-23 | 1986-12-23 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158626A true JPS63158626A (ja) | 1988-07-01 |
Family
ID=17960918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306755A Pending JPS63158626A (ja) | 1986-12-23 | 1986-12-23 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158626A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159727A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | データ処理装置 |
| JPH02239323A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | レジスタ論理演算ユニット |
| JP2010244451A (ja) * | 2009-04-09 | 2010-10-28 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
| JP2011090623A (ja) * | 2009-10-26 | 2011-05-06 | Nec Computertechno Ltd | 浮動小数点検索演算装置、浮動小数点検索演算方法及びプログラム |
-
1986
- 1986-12-23 JP JP61306755A patent/JPS63158626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159727A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | データ処理装置 |
| JPH02239323A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | レジスタ論理演算ユニット |
| JP2010244451A (ja) * | 2009-04-09 | 2010-10-28 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
| JP2011090623A (ja) * | 2009-10-26 | 2011-05-06 | Nec Computertechno Ltd | 浮動小数点検索演算装置、浮動小数点検索演算方法及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0472148B1 (en) | Method and apparatus for computing floating point data | |
| US5010508A (en) | Prenormalization for a floating-point adder | |
| JPH09212337A (ja) | 浮動小数点演算処理装置 | |
| US20070038693A1 (en) | Method and Processor for Performing a Floating-Point Instruction Within a Processor | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| JPS63158626A (ja) | 演算処理装置 | |
| JPH01302425A (ja) | 浮動小数点加減算回路 | |
| US20030115236A1 (en) | Elimination of rounding step in the short path of a floating point adder | |
| JP2517064B2 (ja) | 非正規化数の処理方式 | |
| JP2902041B2 (ja) | 浮動小数点数演算装置 | |
| JPS62128331A (ja) | 情報処理装置 | |
| JPH0635671A (ja) | 浮動小数点加減算装置 | |
| JPS5960637A (ja) | 浮動小数点演算装置 | |
| JP2792998B2 (ja) | 加減算回路を用いた型変換装置 | |
| JPH0778724B2 (ja) | 除算器 | |
| JP4428778B2 (ja) | 演算装置及び演算方法並びに計算装置 | |
| JP3100868B2 (ja) | 浮動小数点数のための算術演算装置 | |
| JP3124286B2 (ja) | 浮動小数点数演算装置 | |
| JPH0383126A (ja) | 浮動小数点乗算器 | |
| JP2993119B2 (ja) | 浮動小数点演算装置 | |
| JPH0413734B2 (ja) | ||
| JPH0361224B2 (ja) | ||
| JPH0540609A (ja) | 浮動小数点除算装置 | |
| JPH0552532B2 (ja) | ||
| JPH05204606A (ja) | 浮動小数点演算方式および装置 |