JPH0540609A - 浮動小数点除算装置 - Google Patents

Abstract

(57)【要約】 【目的】正規化浮動小数点数の除算装置を基本とする構
成に少量のハードウェアを付加するだけで、正規化浮動
小数点除算速度を犠牲にすることなく、固定小数点数除
算、更には非正規化浮動小数点数除算が行えるようにす
ることである。 【構成】レジスタ１，２に保持された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）は、プライオリテ
ィエンコーダ３，４によって検出された最上位に連続し
ているゼロの数Ｐ１，Ｐ２だけ、左シフタ５，６によっ
て左シフトされた後、正規化浮動小数点数の仮数部除算
用の除算回路７による除算に供される。Ｐ１，Ｐ２は減
算器８によって減算される。シフタ９は、除算回路７の
除算結果を、減算器８の減算結果が正ならば右方向に、
負ならば左方向に、減算結果の示す数の絶対値だけシフ
トし、これによりレジスタ１，２に保持された固定小数
点数（または非正規化浮動小数点数の仮数部）の除算結
果が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、正規化浮動小数点数
の除算の他、固定小数点数の除算、更には非正規化浮動
小数点数の除算に好適な浮動小数点除算装置に関する。

【０００２】

【従来の技術】従来、正規化浮動小数点数の他、固定小
数点数を扱う計算機の除算装置では、正規化浮動小数点
数の除算を実現する専用の除算装置と、固定小数点数の
除算を実現する専用の除算装置とを別々に備えるのが一
般的であった。

【０００３】また、上記した正規化浮動小数点数および
固定小数点数の他に、非正規化浮動小数点数をも扱う場
合には、非正規化浮動小数点数の除算を実現する専用の
除算装置を更に備えていた。

【０００４】これに対し、ハードウェア量を減らすため
に、固定小数点数用の除算装置、即ち被除数および除数
の上位に連続するゼロが存在することを前提として除算
を行うことが可能な複雑な構成の除算装置をベースにし
て（共用して）、固定小数点数の除算の他、正規化浮動
小数点数の除算、更には非正規化浮動小数点数の除算を
実現する方式も知られていた。

【０００５】

【発明が解決しようとする課題】上記したように従来
は、正規化浮動小数点数の除算の他、固定小数点数（更
には非正規化浮動小数点数）の除算を実現するのに、正
規化浮動小数点数の除算専用の除算装置と、固定小数点
数の除算専用の除算装置（と、更には非正規化浮動小数
点数専用の除算装置）とを別々に備えるのが一般的であ
った。しかし、このような構成では、装置の規模が膨大
となる欠点があった。また、このような構成の装置の規
模を抑えるために、より低機能の除算装置を組合せて演
算を実現することもあるが、演算速度の低下を招く問題
があった。

【０００６】一方、固定小数点数用の除算装置をベース
にして正規化浮動小数点数（更には非正規化浮動小数点
数）の除算を実現することにより、装置規模が膨大とな
るのを抑える方式では、被除数および除数の上位に連続
するゼロが存在することを前提として除算を行う構成と
なっているため、浮動小数点演算の速度が低下する問題
があった。

【０００７】この発明は上記事情に鑑みてなされたもの
でその目的は、正規化浮動小数点数の除算装置を基本と
する構成に少量のハードウェアを付加するだけで、正規
化浮動小数点除算速度の低下を招くことなく、固定小数
点数の除算、更には非正規化浮動小数点数の除算が行え
る浮動小数点除算装置を提供することにある。

【０００８】

【課題を解決するための手段】この発明は、正規化され
た浮動小数点数の仮数部の除算を行うための除算回路
と、除算用に入力された固定小数点数（または非正規化
浮動小数点数の仮数部）の最上位側に連続しているゼロ
の数を検出するゼロ検出回路と、このゼロ検出回路によ
って検出されたゼロの数だけ入力固定小数点数（または
非正規化浮動小数点数の仮数部）を左シフトする左シフ
ト回路と、上記ゼロ検出回路によって検出された被除数
となる固定小数点数（または非正規化浮動小数点数の仮
数部）のゼロの数と除数となる固定小数点数（または非
正規化浮動小数点数の仮数部）のゼロの数との間の減算
を行う減算器と、上記左シフト回路による左シフト後の
上記被除数および除数を対象とする除算回路の除算結果
を減算器の減算結果の示す数の絶対値だけその減算結果
の正負に応じて右または左シフトするシフト回路とを備
えたことを特徴とするものである。

【０００９】

【作用】上記の構成において、固定小数点数（または非
正規化浮動小数点数の仮数部）の除算の場合には、その
被演算データ（被除数および除数）が、その最上位側に
連続するゼロの数だけ左シフト回路により左シフトされ
て、正規化浮動小数点数の仮数部除算用の除算回路に入
力されるため、同除算回路を利用した固定小数点数（ま
たは非正規化浮動小数点数の仮数部）の除算が速度低下
を招くことなく行える。

【００１０】この除算回路の除算結果は、減算器の減算
結果の示す数の絶対値だけ、その減算結果の正負で決ま
る右または左方向に、シフト回路によってシフトされ、
正しい固定小数点数（または非正規化浮動小数点数の仮
数部）の除算結果に補正される。

【００１１】

【実施例】図１はこの発明の一実施例に係る浮動小数点
除算装置の要部構成を示すブロック図である。

【００１２】図１において、１は除算の被除数となる正
規化浮動小数点数の仮数部、除算の被除数となる非正規
化浮動小数点数の仮数部、または除算の被除数となる固
定小数点数を保持するためのレジスタ（入力レジス
タ）、２は除算の除数となる正規化浮動小数点数の仮数
部、除算の除数となる非正規化浮動小数点数の仮数部、
または除算の除数となる固定小数点数を保持するための
レジスタ（入力レジスタ）である。

【００１３】３はレジスタ１に保持されているデータを
入力し、同データの最上位側に連続している“０”（ゼ
ロ）の数（桁数）Ｐ１を出力するためのゼロ検出回路、
例えばプライオリティエンコーダ、４はレジスタ２に保
持されているデータを入力し、同データの最上位側に連
続している“０”の数（桁数）Ｐ２を出力するためのプ
ライオリティエンコーダ（ゼロ検出回路）である。

【００１４】５はレジスタ１に保持されているデータを
プライオリティエンコーダ３によって検出されたゼロの
数Ｐ１だけ左シフトする左シフタ、６はレジスタ２に保
持されているデータをプライオリティエンコーダ４によ
って検出されたゼロの数Ｐ２だけ左シフトする左シフタ
である。

【００１５】７は除算回路であり、その被除数側入力Ａ
には左シフタ５の出力が接続され、その除数側入力Ｂに
は左シフタ６の出力が接続されている。この除算回路７
は、正規化浮動小数点数の仮数部の除算を実行するため
の周知の回路であり、従来であれば、その被除数側入力
Ａにレジスタ１の出力を接続し、その除数側入力Ｂにレ
ジスタ２の出力を接続して用いるものである。

【００１６】８はプライオリティエンコーダ３によって
検出されたゼロの数Ｐ１からプライオリティエンコーダ
４によって検出されたゼロの数Ｐ２を減算するための減
算器、９は除算回路７の除算結果（出力）を減算器８の
減算結果の示す数の絶対値だけその減算結果の正負に応
じて右または左シフトするシフタである。

【００１７】次に、図１の構成の動作を説明する。ま
ず、図１の構成は、周知のＩＥＥＥ浮動小数点形式の正
規化データの除算装置に少量のハードウェアを付加した
ものである。即ち図１の構成において、レジスタ１，２
および除算回路７が、ＩＥＥＥ浮動小数点形式の正規化
データの除算装置の構成要素であり、プライオリティエ
ンコーダ３，４、左シフタ５，６、減算器８およびシフ
タ９を付加することにより、以下に述べるように、正規
化浮動小数点数の仮数部の除算の他、非正規化浮動小数
点数の仮数部の除算および固定小数点数の除算を可能と
するものである。

【００１８】さて、レジスタ１には、正規化浮動小数点
数の除算時であれば被除数となる正規化された浮動小数
点の仮数部が入力保持され、非正規化浮動小数点数の除
算時であれば被除数となる非正規化浮動小数点数が入力
保持され、固定小数点数の除算時であれば被除数となる
固定小数点数が入力保持される。

【００１９】同様にレジスタ２には、正規化浮動小数点
数の除算時であれば除数となる正規化された浮動小数点
の仮数部が入力保持され、非正規化浮動小数点数の除算
時であれば除数となる非正規化浮動小数点数が入力保持
され、固定小数点数の除算時てあれば除数となる固定小
数点数が入力保持される。

【００２０】プライオリティエンコーダ３，４はレジス
タ１，２の出力データの最上位（ＭＳＢ）に連続してい
る“０”の２進桁（binary digit）数Ｐ１，Ｐ２を検出
し、同Ｐ１，Ｐ２を出力する。ここで、レジスタ１，２
の保持データ（被除数，除数）が正規化浮動小数点数の
仮数部の場合には、ＭＳＢは“１”であるので、Ｐ１，
Ｐ２の値はいずれも「０」となる。

【００２１】左シフタ５，６はレジスタ１，２の出力デ
ータをプライオリティエンコーダ３，４から出力される
Ｐ１，Ｐ２の示す２進桁数（ビット数）だけ左シフト
し、ＭＳＢが“１”となったデータを出力する。したが
って、レジスタ１，２の出力データが正規化浮動小数点
数の場合には左シフトは行われず、左シフタ５，６の出
力はこのレジスタ１，２の出力データに一致する。

【００２２】左シフタ５の出力は除算回路７の被除数側
入力Ａに供給され、左シフタ６の出力は除算回路７の除
数側入力Ｂに供給される。除算回路７は、入力Ａ，Ｂに
供給された左シフタ５，６の出力を入力し、即ちレジス
タ１，２の出力データがプライオリティエンコーダ３，
４の出力Ｐ１，Ｐ２に従って左シフトされ、そのＭＳＢ
が“１”となっているデータを入力し、正規化されてい
る浮動小数点数の仮数部として両データの除算を行う。

【００２３】さて、プライオリティエンコーダ３，４の
出力Ｐ１，Ｐ２は減算器８の左側入力Ｌ，右側入力Ｒに
供給される。減算器８は、左側入力Ｌに供給されたＰ１
から右側入力Ｒに供給されたＰ２を減算し、即ち被乗数
側と乗数側の入力データの左シフト数を減算し、除算回
路７からの出力データ（除算結果）に対するシフト数と
シフト方向を示す情報（Ｐ１−Ｐ２）を算出する。

【００２４】シフタ９は、減算器８の減算結果（Ｐ１−
Ｐ２）が正の場合には、除算回路７の出力データ（除算
結果）を減算器８の減算結果（Ｐ１−Ｐ２）で示される
２進桁数だけ右シフトする。また、減算器８の減算結果
（Ｐ１−Ｐ２）が負の場合には、シフタ９は、この減算
結果（Ｐ１−Ｐ２）の絶対値で示される２進桁数だけ左
シフトする。このシフタ９の出力は、レジスタ１，２に
保持された、正規化浮動小数点数の仮数部、非正規化浮
動小数点数の仮数部、または固定小数点数の乗算結果と
なる。

【００２５】以上の動作により、正規化浮動小数点数の
除算、非正規化浮動小数点数の除算および固定小数点数
の除算が可能となる。このような除算が可能となる更に
詳細な理由を、（１）正規化浮動小数点数の除算の場合
と、（２）非正規化浮動小数点数の除算または固定小数
点数の除算の場合について説明する。

【００２６】（１）正規化浮動小数点数の除算の場合 まず、レジスタ１，２に正規化浮動小数点数の仮数部が
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって減算器８の出力も
「０」となる。この場合、左シフタ５，６およびシフタ
９は、いずれもシフト動作を行わず、通常の正規化浮動
小数点数の仮数部の除算が行われる。

【００２７】（２）非正規化浮動小数点数の除算または
固定小数点数の除算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。

【００２８】ここで、入力された非正規化浮動小数点数
の仮数部、または固定小数点数を、Ｎ１，Ｎ２とする
と、左シフタ５，６によるシフト後の値（左シフタ５，
６の出力）は、プライオリティエンコーダ３，４の出力
がＰ１，Ｐ２であることから、それぞれ Ｎ１×２^P1 Ｎ２×２^P2 となる。

【００２９】この値（左シフタ５，６の出力Ｎ１×
２^P1，Ｎ２×２^P2）を除算回路７の被除数側入力Ａ，除
数側入力Ｂに入力すると、除算回路７の出力として、 （Ｎ１×２^P1）／（Ｎ２×２^P2） ＝（Ｎ１／Ｎ２）×２^P1-P2 が得られる。

【００３０】さて、減算器８ではＰ１−Ｐ２の計算を行
うことから、その値が正のときは、その値Ｐ１−Ｐ２の
分だけ除算回路７の出力を右シフトし、負のときは、そ
の値の絶対値｜Ｐ１−Ｐ２｜（＝Ｐ２−Ｐ１）分だけ除
算回路７の出力を左シフトすれば、結果として Ｎ１／Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の除算、非正規化浮動小数点数の仮数部の除算および
固定小数点数の除算を実現することができる。

【００３１】なお、前記実施例では、ＩＥＥＥ浮動小数
点形式の正規化データの除算装置に少量のハードウェア
を付加したものとして説明したが、本発明は、他の浮動
小数点形式の正規化データの除算装置にも同様に適用で
きるものである。

【００３２】

【発明の効果】以上詳述したようにこの発明によれば、
被除数，除数として入力された固定小数点数（または非
正規化浮動小数点数の仮数部）の最上位側に連続してい
るゼロの数をゼロ検出回路（第１，第２ゼロ検出回路）
により検出し、その数だけ入力固定小数点数（または入
力非正規化浮動小数点数の仮数部）を左シフト回路（第
１，第２左シフト回路）により左シフトして正規化浮動
小数点数の仮数部除算用の除算回路に供給することで、
正規化浮動小数点数用の除算回路でありながら、固定小
数点数（または非正規化浮動小数点数の仮数部）の除算
を正規化浮動小数点数の仮数部の除算であるかのように
実行することができ、しかも除算回路の出力を、減算器
にて算出した被除数側と除数側の左シフト量の差の絶対
値分だけ、その差の正負に応じてシフト回路により右ま
たは左シフトすることにより、固定小数点数（または非
正規化浮動小数点数の仮数部）についての正しい除算結
果を得ることができる。

【００３３】即ち、この発明によれば、正規化浮動小数
点数の除算装置を基本とする構成に、ゼロ検出回路、シ
フト回路および減算器といった少量のハードウェアを付
加するだけで、正規化浮動小数点除算速度の低下を招く
ことなく、固定小数点数の除算、更には非正規化浮動小
数点数の除算を行うことができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る浮動小数点除算装置
の構成を示すブロック図。

【符号の説明】

１，２…レジスタ、３，４…プライオリティエンコーダ
（ゼロ検出回路）、５，６…左シフタ（左シフト回
路）、７…除算回路、８…減算器、９…シフタ（シフト
回路）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 正規化された浮動小数点数の仮数部の除
   算を行うための除算回路を有する浮動小数点除算装置に
   おいて、 被除数となる正規化浮動小数点数の仮数部または固定小
   数点数の上位に連続しているゼロの数を検出する第１の
   ゼロ検出回路と、 除数となる正規化浮動小数点数の仮数部または固定小数
   点数の上位に連続しているゼロの数を検出する第２のゼ
   ロ検出回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
   け上記被除数を左シフトして上記乗算回路に供給する第
   １の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
   け上記除数を左シフトして上記乗算回路に供給する第２
   の左シフト回路と、 上記第１および第２のゼロ検出回路で検出されたゼロの
   数を減算する減算器と、 上記第１および第２の左シフト回路による左シフト後の
   上記被除数および除数を対象とする上記除算回路の除算
   結果を上記減算器の減算結果の示す数の絶対値だけその
   減算結果の正負に応じて右または左シフトするシフト回
   路と、 を具備し、正規化浮動小数点数の除算に加え、固定小数
   点数の除算も可能としたことを特徴とする浮動小数点乗
   算装置。
2. 【請求項２】 正規化された浮動小数点数の仮数部の除
   算を行うための除算回路を有する浮動小数点除算装置に
   おいて、 被除数となる正規化浮動小数点数の仮数部、非正規化浮
   動小数点数の仮数部、または固定小数点数の上位に連続
   しているゼロの数を検出する第１のゼロ検出回路と、 除数となる正規化浮動小数点数の仮数部、非正規化浮動
   小数点数の仮数部、または固定小数点数の上位に連続し
   ているゼロの数を検出する第２のゼロ検出回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
   け上記被除数を左シフトして上記乗算回路に供給する第
   １の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
   け上記除数を左シフトして上記乗算回路に供給する第２
   の左シフト回路と、 上記第１および第２のゼロ検出回路で検出されたゼロの
   数を減算する減算器と、 上記第１および第２の左シフト回路による左シフト後の
   上記被除数および除数を対象とする上記除算回路の除算
   結果を上記減算器の減算結果の示す数の絶対値だけその
   減算結果の正負に応じて右または左シフトするシフト回
   路と、を具備し、正規化浮動小数点数の除算に加え、非
   正規化浮動小数点数の除算および固定小数点数の除算も
   可能としたことを特徴とする浮動小数点乗算装置。