JPH0540777A - バタフライ演算方式 - Google Patents

Abstract

(57)【要約】 【目的】 高速フーリエ変換処理におけるバタフライ演
算に関し、ハードウェア量が少なくかつ処理時間が短い
バタフライ演算方式を提供することを目的とする。 【構成】 バタフライ演算における乗算後の正規化を省
略するように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声、画像、レーダ等
の信号処理の手法として使用される高速フーリエ変換に
おけるバタフライ演算方式に関する。

【０００２】

【従来の技術】近年、音声、画像、レーダ等の信号処理
の分野において、ディジタル処理が広く適用されるよう
になった。信号処理の高速化の要求とコンピュータ技術
の急速な進歩とが相まって、高速フーリエ変換（ＦＦＴ
という）等の信号処理手法が開発され、それを実現する
ために、乗算や加減算を高速で行う装置が必要となっ
た。

【０００３】ＦＦＴのバタフライ演算は、つぎのように
行われる。図３は、バタフライ演算を示す。図３におい
て、まず第１オペランドの複素数Ａ（Ａ＝Ｒａ＋ｊＩ
ａ）と第２オペランドの複素数Ｂ（Ｂ＝Ｒｂ＋ｊＩｂ）
の乗算が行われ、中間結果オペランドの複素数Ｙ（Ｙ＝
Ｒｙ＋ｊＩｙ）が得られる。

【０００４】つぎに、中間結果オペランドの複素数Ｙと
第３オペランドの複素数Ｘ（Ｘ＝Ｒｘ＋ｊＩｘ）の加算
および減算が行なわれ、バタフライ加算結果（Ｘ＋Ｙ）
およびバタフライ減算結果（Ｘ−Ｙ）が得られる。な
お、Ｒｎ（ｎはａ、ｂ、ｙまたはｘ）は、複素数Ｎ（Ｎ
はＡ、Ｂ、ＹまたはＸ）の実部、Ｉｎは複素数Ｎの虚部
を表わす。

【数１】 である。

【０００５】第１および第２オペランドの乗算はつぎの
ようになる。 Ａ×Ｂ ＝（Ｒａ＋ｊＩａ）（Ｒｂ＋ｊＩｂ） ＝（Ｒａ×Ｒｂ−Ｉａ×Ｉｂ）＋ｊ（Ｒａ×Ｉｂ＋Ｉａ×Ｒｂ） ＝Ｒｙ＋ｊＩｙ

【０００６】第１オペランドの実部と第２オペランドの
実部が乗算され、また虚部同士が乗算される。この実部
同士の乗算結果から、虚部同士の乗算結果が減算され
て、中間結果の実部Ｒｙとなる。また第１オペランドの
実部と第２オペランドの虚部が乗算され、また第１オペ
ランドの虚部と第２オペランドの実部が乗算される。こ
の実部と虚部の乗算結果と、虚部と実部の乗算結果が加
算されて、中間結果の虚部Ｉｙとなる。

【０００７】中間結果オペランドＹと第３オペランドＸ
との加減算はつぎのようになる。 Ｘ＋Ｙ ＝（Ｒｘ＋ｊＩｘ）＋（Ｒｙ＋ｊＩｙ） ＝（Ｒｘ＋Ｒｙ）＋ｊ（Ｉｘ＋Ｉｙ） また、 Ｘ−Ｙ＝（Ｒｘ−Ｒｙ）＋ｊ（Ｉｘ−Ｉｙ） すなわち、実部同士の加減算、および虚部同士の加減算
を行い、それぞれの結果が加算結果および減算結果の実
部および虚部となる。

【０００８】従来、バタフライ演算は、関連参考資料に
示すように、多くは固定小数点方式で行われて来た。固
定小数点数では、最小値から最大値までの数値の取り扱
い範囲を広げるためには、オペランドのビット数を多く
する必要がある。そこで、オペランドを浮動小数点数に
することにより、ビット数の増加をおさえながら、数値
の取り扱い範囲を広げることが考えられる。しかし、４
回の乗算と２回の加減算からなる複素数の乗算を浮動小
数点数で行なうには、各乗算や、加減算ごとに、桁合わ
せ、演算、正規化の処理が必要となり、そのため、多大
なハードウェア量および処理時間を要する。

【０００９】図４は、従来の浮動小数点バタフライ演算
方式の構成を示す。図４において、１、２および３はそ
れぞれ、入力する第１、第２および第３オペランドを格
納するレジスタである。各オペランドは実部および虚部
を有し、各実部および虚部は、指数部および仮数部から
なる（指数部はＥ、仮数部はＦを付して表わす）。

【００１０】以下、図４の回路の動作について説明す
る。 （１） 第１オペランドＡと、第２オペランドＢの乗
算。 （ａ） Ｒａ×Ｒｂ。 ＦＲａとＦＲｂが乗算器８で乗算され、乗算結果がシフ
トレジスタ１４へ送られる。ＥＲａとＥＲｂが加算器４
で加算され、加算結果が比較器１２へ送られる。

【００１１】（ｂ） Ｉａ×Ｉｂ。 ＦＩａとＦＩｂが乗算器９で乗算され乗算結果がシフト
レジスタ１５へ送られる。ＥＩａとＥＩｂが加算器５で
加算され、加算結果が比較器１２へ送られる。

【００１２】（ｃ） Ｒａ×Ｉｂ。 ＦＲａとＦＩｂが乗算器１０で乗算され、乗算結果がシ
フトレジスタ１６へ送られる。ＥＲａとＥＩｂが加算器
６で加算され、加算結果が比較器１３へ送られる。

【００１３】（ｄ） Ｉａ×Ｒｂ。 ＦＩａとＦＲｂが乗算器１１で乗算され、乗算結果がシ
フトレジスタ１７へ送られる。ＥＩａとＥＲｂが加算器
７で加算され、加算結果が比較器１３へ送られる。

【００１４】（ｅ） 指数合わせ（アラインメント） 比較器１２は、加算器４の加算結果ＥＲａ＋ＥＲｂと、
加算器５の加算結果ＥＩａ＋ＥＩｂとを比較し、大きい
方の指数を選択して、正規化回路２０へ送ると共に、各
指数の差をシフトレジスタ１４および１５へ送る。シフ
トレジスタ１４および１５は、比較器１２から指示され
るビット数だけ右にシフトする。その結果Ｒａ×Ｒｂと
Ｉａ×Ｉｂの各指数が大きい方の値に揃えられる。比較
器１３、シフトレジスタ１６および１７についても上記
と同様の動作が行われ、その結果、Ｒａ×ＩｂとＩａ×
Ｒｂの各指数が大きい方の値に揃えられる。

【００１５】（ｆ） 減算。 減算器１８は、アラインメントがなされた乗算結果ＦＲ
ａ×ＦＲｂおよびＦＩａ×ＦＩｂを、それぞれシフトレ
ジスタ１４および１５から入力し、 ＦＲｙ＝（ＦＲａ×ＦＲｂ）−（ＦＩａ×ＦＩｂ）・・・（１） の計算を行い、その結果を正規化回路２０へ送る。

【００１６】（ｇ） 加算。 加算器１９は、アラインメントがなされた乗算結果ＦＲ
ａ×ＦＩｂおよびＦＩａ×ＦＲｂを、それぞれ、シフト
レジスタ１６および１７から入力し、 ＦＩｙ＝（ＦＲａ×ＦＩｂ）＋（ＦＩａ×ＦＲｂ）・・・（２） の計算を行い、その結果を正規化回路２１へ送る。

【００１７】（ｈ） 正規化。 正規化回路２０は、比較器１２からの指数と減算器１８
からの減算結果（ＦＲｙ）を正規化した後、中間結果オ
ペランドＹの実部Ｒｙとして、中間結果オペランドレジ
スタ２２へ送る。正規化回路２１は、比較器１３からの
指数と加算器１９からの加算結果（ＦＩｙ）を正規化し
た後、中間結果オペランドＹの虚部Ｉｙとして、中間結
果オペランドレジスタ２２へ送る。上記のようにして、
第１オペランドＡと第２オペランドＢの乗算中間結果オ
ペランドＹが、中間結果オペランドレジスタ２２に得ら
れる。

【００１８】（２） 中間結果オペランドＹと第３オペ
ランドＸとの加減算（Ｘ＋ＹおよびＸ−Ｙ）。 （ａ） アラインメント 比較器２３と、シフトレジスタ２５および２６とによ
り、ＸおよびＹの各実部の指数合わせが行われる。ま
た、比較器２４とシフトレジスタ２７および２８とによ
り、ＸおよびＹの各虚部の指数合わせが行われる。

【００１９】（ｂ） 加算器２９はＲｘ＋Ｒｙの加算を
行う。加算器３０はＩｘ＋Ｉｙの加算を行う。減算器３
１はＲｘ−Ｒｙの減算を行う。減算器３２はＩｘ−Ｉｙ
の減算を行う。

【００２０】（ｃ） 正規化。 正規化回路３３および３４は、加算結果（Ｘ＋Ｙ）の正
規化を行い、正規化回路３５および３６は、減算結果
（Ｘ−Ｙ）の正規化を行う。上記の結果、加算結果オペ
ランド（Ｘ＋Ｙ）が、加算結果オペランドレジスタ３７
に得られ、減算結果オペランド（Ｘ−Ｙ）が、減算結果
オペランドレジスタ３８に得られる。

【００２１】

【発明が解決しようとする課題】上述したように、ＦＦ
Ｔのバタフライ演算を浮動小数点数で行う方式において
は、多くの回数の乗算および加減算を必要とするため、
多くの処理時間およびハードウェアを必要とすることが
問題であった。このため、バタフライ演算に要するハー
ドウェア量を減少すると共に、処理時間を短縮すること
のできる方式が求められていた。

【００２２】本発明は、上記要望に鑑みなされたもの
で、ハードウェア量を減少すると共に、処理時間を短縮
することができる、浮動小数点バタフライ演算方式を提
供することを目的とする。

【００２３】

【課題を解決するための手段】本発明によるバタフライ
演算方式は、浮動小数点数で表現される第１オペランド
の複素数Ａ（Ａ＝Ｒａ＋ｊＩａ）、第２オペランドの複
素数Ｂ（Ｂ＝Ｒｂ＋ｊＩｂ）および第３オペランドの複
素数Ｘ（Ｘ＝Ｒｘ＋ｊＩｘ）をそれぞれ入力する手段
と、第１および第２オペランドの乗算を行ない、中間結
果オペランドの複素数Ｙ（Ｙ＝Ｒｙ＋ｊＩｙ）を得る乗
算手段と、中間結果オペランドと第３オペランドの加算
（Ｘ＋Ｙ）および減算（Ｘ−Ｙ）をそれぞれ行う、加算
手段および減算手段とを備え、乗算手段は、第１および
第２オペランドの各実部仮数をＦＲａおよびＦＲｂ、各
虚部仮数をＦＩａおよびＦＩｂとし、第１および第２オ
ペランドの各実部および虚部の共通指数をＥａおよびＥ
ｂとしたとき、 ＦＲｙ＝（ＦＲａ×ＦＲｂ）−（ＦＩａ×ＦＩｂ） ＦＩｙ＝（ＦＲａ×ＦＩｂ）＋（ＦＩａ×ＦＲｂ） Ｅｙ＝Ｅａ＋Ｆｂ の計算を行い、計算結果について正規化を行うことな
く、ＦＲｙ、ＦＩｙおよびＥｙをそれぞれ中間結果オペ
ランドＹの実部仮数、虚部仮数および指数として加算手
段および減算手段へ出力するように構成される。

【００２４】

【作用】高速フーリエ変換処理におけるバタフライ演算
は、第１オペランドの複素数Ａ（Ａ＝Ｒａ＋ｊＩａ）と
第２オペランドの複素数Ｂ（Ｂ＝Ｒｂ＋ｊＩｂ）の乗算
を行い、中間結果オペランドの複素数Ｙ（Ｙ＝Ｒｙ＋ｊ
Ｉｙ）を得る。さらに、中間結果オペランドＹと第３オ
ペランドＸ（Ｘ＝Ｒｘ＋ｊＩｘ）との加算および減算を
行い、Ｘ＋ＹおよびＸ−Ｙの結果を得る。

【００２５】上記構成によるバタフライ演算方式による
過程は、次の通りである。 （１） 第１オペランドの複素数Ａの実部と虚部に関し
て、同じ指数Ｅａにするためのアラインメント（指数合
わせ）を行う。第２オペランドＢについても同じ指数Ｅ
ｂにするためアラインメントを行う。

【００２６】（２） アラインメント後の第１および第
２オペランドの実部および虚部の各仮数について、 ＦＲｙ＝（ＦＲａ×ＦＲｂ）−（ＦＩａ×ＦＩｂ） ＦＩｙ＝（ＦＲａ×ＦＩｂ）＋（ＦＩａ×ＦＲｂ） の計算を行う。

【００２７】指数について、 Ｅｙ＝Ｅａ＋Ｅｂ の計算を行う。

【００２８】（３） （２）の演算結果の演算後正規化
を行わない。 （４） 第３オペランドＸの実部と虚部に関して、指数
を同じにするためのアラインメントを行う。 （５） ＸとＹの指数を同じにするためのアラインメン
トを行う。 （６） アラインメント後のＸとＹについてＸ＋Ｙおよ
びＸ−Ｙの計算を行う。 （７） （６）の演算結果に対して、演算後正規化を行
う。

【００２９】上記の（３）項において従来行われていた
乗算後の正規化を行わないで（４）項以降のバタフライ
加減算処理に移行するように構成したことにより、ハー
ドウェア量が減少すると共に、処理時間が短縮する。

【００３０】更に、第１、第２、第３オペランドの入力
時に、それぞれ共通指数を持たせることにより、上記
（１）、および（４）項のアラインメントは不要とな
る。この場合、中間結果オペランドも共通指数を有する
ので（５）項のアラインメント処理は簡略化される。ま
た、（７）項の演算後正規化においては、実部と虚部が
共通の指数となるような正規化が行われる。従って、ハ
ードウェア量は更に少なくなると共に、処理時間が一層
短縮される。

【００３１】

【実施例】以下、本発明の実施例について、詳細に説明
する。図１は、本発明によるバタフライ演算方式の基本
構成を示す。図１において、図４と同一の参照番号は、
同一のものを示す。図１に示す構成と、図４に示す従来
技術との異なる点は、図１には、図４に示す正規化回路
２０および２１が省かれていることである。

【００３２】図１において、前述した第１および第２オ
ペランドの乗算過程（１）の（ａ）、（ｂ）、（ｃ）、
（ｄ）によって、乗算結果Ｒａ×Ｒｂ、Ｉａ×Ｉｂ、Ｒ
ａ×ＩｂおよびＩａ×Ｒｂが、それぞれ、シフトレジス
タ１４、１５、１６および１７に格納されると共に、
（１）の（ｅ）によって、アラインメントが行われ、第
１オペランドＡの実部および虚部の各指数は、同じＥａ
に揃えられ、第２オペランドＢの実部および虚部の各指
数は同じＥｂに揃えられる。つぎに、減算器１８および
加算器１９によって、（１）式および（２）式の減算お
よび加算が行われ、ＦＲｙとＦＩｙが得られる。

【００３３】つぎに、正規化は行わず、比較器１２およ
び１３からＥａおよびＥｂを中間結果オペランドＹの実
部および虚部の各指数として、中間結果オペランドレジ
スタ４０に直接格納すると共に減算器１８および加算器
１９の各演算結果を、それぞれ、中間結果オペランドＹ
の実部および虚部の各仮数として、中間結果オペランド
レジスタ４０に直接格納する。

【００３４】以下、中間結果オペランドＹと第３オペラ
ンドＸとの加減算については、前述の処理過程（２）の
通りである。上記のように、第１および第２オペランド
の乗算後の正規化を行わないので、正規化回路（図４の
２０および２１）が不要となる。従って、ハードウェア
の量が減少すると共に処理時間も短縮する。

【００３５】図２は、本発明の実施例の構成を示す。図
２において、図１と同一の参照番号は同一のものを示
す。本実施例においては、入力オペランド（第１、第２
および第３オペランド）のいずれにおいても、実部およ
び虚部は共通の指数を有する。従って、第１、第２およ
び第３オペランド（Ａ、Ｂ、Ｘ）の各アラインメント動
作は不要となる。

【００３６】以下、図２の回路の動作について説明す
る。 （１） 第１および第２オペランドの乗算。 （ａ） 第１オペランドと第２オペランドの実部仮数同
士が乗算器８により乗算され、また虚部仮数同士が乗算
器９により乗算される。乗算結果の符号は、乗算入力オ
ペランドの符号から代数学的に決められる。この実部仮
数同士の乗算結果から、虚部仮数同士の乗算結果が符号
を考慮して減算器１８により、代数学的に減算されて、
中間結果の実部となる。

【００３７】（ｂ） 第１オペランドの実部仮数と第２
オペランドの虚部仮数が乗算器１０により乗算され、ま
た第１オペランドの虚部仮数と第２オペランドの実部仮
数が乗算器１１により乗算される。この実部仮数と虚部
仮数の乗算結果と、虚部仮数と実部仮数の乗算結果が符
号を考慮して代数学的に加算器１９により加算されて、
中間結果の虚部となる。中間結果は、中間結果オペラン
ドレジスタ４１に格納される。

【００３８】中間結果は、整数部と小数部からなる。整
数部は、最上位桁にビットの符号を持つ。中間結果が負
数のときは、２の補数表現になっている。中間結果の例
を表１に示す。

【００３９】

【表１】

【００４０】（ｃ） 第１オペランドの指数部と第２オ
ペランドの指数部が加算器４で加算され、加算結果は中
間結果の指数部になる。第１オペランドおよび第２オペ
ランドの各指数を２³ および２² とすれば、２³ ×２²
＝２³⁺² ＝２⁵ である。 （ｄ） 上記演算後の正規化は行われない。

【００４１】（２） 中間結果オペランドＹと第３オペ
ランドＸの加減算。 複素数加算は、両オペランドの指数比較、仮数部の桁合
わせ、仮数部の加算、および演算後正規化の処理に分け
られる。

【００４２】（ａ） 指数比較と仮数部の桁合わせ ＸとＹの指数が比較器２３により比較される。指数が小
さい方のオペランドの指数が、大きい方の指数の値に合
わせるようにシフトレジスタ２５、２６、２７、２８に
よって指数合わせが行われる。指数が小さい方のオペラ
ンドは、指数合わせの過程で、指数が１だけ増加する毎
に、実部と虚部の仮数部が１ビットずつ右にシフトされ
る。シフトされたビットも保存されて、後の仮数部の加
算に使われる。複素数乗算の結果がシフトされたとき、
シフトアウトされたビットは、捨てられる。

【００４３】表２は、二つのオペランドの桁合わせの例
を示す。

【表２】 表２に示すように、大きい方の指数が指数選択器４２に
より選択され結果の指数になる。

【００４４】（ｂ） 仮数部の加算および減算。 桁合わせされた第３オペランドと中間結果オペランド
の、それぞれの実部仮数同士が加算器２９により加算さ
れ、また虚部仮数同士が加算器３０により加算される。
桁合わせされた第３オペランドおよび中間結果オペラン
ドの、それぞれの実部仮数同士が減算器３１により、虚
部仮数同士が減算器３２により、それぞれ、減算され
る。加算および減算は、符号を考慮して代数学的に行な
われて、それぞれ、加算結果および減算結果が得られ
る。

【００４５】（ｃ） 加算結果および減算結果の正規
化。 （ｂ）における加算結果（Ｘ＋Ｙ）および減算結果（Ｘ
−Ｙ）に対する正規化は、カウンタ４３、４４、４５お
よび４６、指数補正器４７および４８、ならびに、シフ
トレジスタ４９、５０、５１および５２によって、つぎ
のように行われる。

【００４６】 加算および減算結果の整数部に有効数
字があるときの正規化操作。 中間結果の整数部に有効数字があるときは、中間結果の
実部と虚部共に１ビットずつ右にシフトされ、また指数
が１だけ増加される。この結果、実部または、虚部の少
なくとも一方の小数部の左端に“１”が置かれるように
演算後正規化が行われる。

【００４７】この場合の例を表３に示す。

【表３】

【００４８】 加算および減算結果の整数部に有効数
字がないときの正規化操作 中間結果の実部と虚部の両方の小数部の上位桁に“０”
のビットがあると、中間結果の仮数が虚部と実部共に１
ビットずつ左にシフトされ、また同時に指数が１だけ減
らされる。仮数を左シフトする時、右端のビット位置に
は、“０”が補われる。この結果、実部または、虚部の
少なくとも一方の小数部の左端に“１”が置かれるよう
に演算後正規化が行われる。この場合の例を表４に示
す。

【００４９】

【表４】

【００５０】本実施例によれば、第１および第２オペラ
ンドの乗算後の正規化は行わない。また、入力オペラン
ドの指数を共通にすることにより、各オペランドの指数
を同じにするためのアラインメント処理が不要になる。
更に、中間結果オペランドと第３オペランドの加算およ
び減算後の正規化においては、実部および虚部の各指数
が共通となるように正規化を行う。従って、回路が簡略
化されるのでハードウェア量を減少することができると
共に処理時間の短縮をはかることができる。

【００５１】

【発明の効果】上述したように、本発明によれば、ＦＦ
Ｔ処理のバタフライ演算を、従来より少ないハードウェ
ア量で、より短い処理時間で実行することができ、デー
タ処理システムのデータ処理能力の向上に寄与するとこ
ろ大である。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例を示す図である。

【図３】バタフライ演算を示す図である。

【図４】従来のバタフライ演算方式の構成を示す図であ
る。

【符号の説明】

１，１′ 第１オペランドレジスタ ２，２′ 第２オペランドレジスタ ３，３′ 第３オペランドレジスタ ４，５，６，７ 加算器 ８，９，１０，１１ 乗算器 １２，１３ 比較器 １４，１５，１６，１７ シフトレジスタ １８ 減算器 １９ 加算器 ２０，２１ 正規化回路 ２２ 中間結果オペランドレジスタ ２３，２４ 比較器 ２５，２６，２７，２８ シフトレジスタ ２９，３０ 加算器 ３１，３２ 減算器 ３３，３４，３５，３６ 正規化回路 ３７，３７′ 加算結果オペランドレジスタ ３８，３８′ 減算結果オペランドレジスタ ４０，４１ 中間結果オペランドレジスタ ４２ 選択器 ４３，４４，４５，４６ カウンタ ４７，４８ 指数補正器 ４９，５０，５１，５２ シフトレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 浮動小数点数で表現される第１オペラン
   ドの複素数Ａ（Ａ＝Ｒａ＋ｊＩａ）、第２オペランドの
   複素数Ｂ（Ｂ＝Ｒｂ＋ｊＩｂ）および第３オペランドの
   複素数Ｘ（Ｘ＝Ｒｘ＋ｊＩｘ）をそれぞれ入力する手段
   と、 第１および第２オペランドの乗算を行ない、中間結果オ
   ペランドの複素数Ｙ（Ｙ＝Ｒｙ＋ｊＩｙ）を得る乗算手
   段と、 中間結果オペランドと第３オペランドの加算（Ｘ＋Ｙ）
   および減算（Ｘ−Ｙ）をそれぞれ行う、加算手段および
   減算手段とを備え、 前記乗算手段は、第１および第２オペランドの各実部仮
   数をＦＲａおよびＦＲｂ、各虚部仮数をＦＩａおよびＦ
   Ｉｂとし、第１および第２オペランドの各実部および虚
   部の共通指数をＥａおよびＥｂとしたとき、 ＦＲｙ＝（ＦＲａ×ＦＲｂ）−（ＦＩａ×ＦＩｂ） ＦＩｙ＝（ＦＲａ×ＦＩｂ）＋（ＦＩａ×ＦＲｂ） Ｅｙ＝Ｅａ＋Ｆｂ の計算を行い、計算結果について正規化を行うことな
   く、ＦＲｙ、ＦＩｙおよびＥｙをそれぞれ中間結果オペ
   ランドＹの実部仮数、虚部仮数、および指数として前記
   加算手段および減算手段へ出力することを特徴とするバ
   タフライ演算方式。
2. 【請求項２】 第１、第２および第３オペランドは、そ
   れぞれ、入力時実部と虚部に共通な各共通指数を有し、
   従って前記乗算手段における加減算および前記加算手段
   および減算手段における加減算は、実部と虚部の指数合
   わせを行わないことを特徴とする請求項１のバタフライ
   演算方式。