JP2512939B2 - 固定浮動デ−タ変換回路 - Google Patents
固定浮動デ−タ変換回路Info
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- JP2512939B2 JP2512939B2 JP62112808A JP11280887A JP2512939B2 JP 2512939 B2 JP2512939 B2 JP 2512939B2 JP 62112808 A JP62112808 A JP 62112808A JP 11280887 A JP11280887 A JP 11280887A JP 2512939 B2 JP2512939 B2 JP 2512939B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固定小数点データを浮動小数点データに
変換する固定浮動データ変換回路に関するものであり、
特に固定浮動データ変換機能を持つ浮動小数点ALUにお
いて有効なものである。
変換する固定浮動データ変換回路に関するものであり、
特に固定浮動データ変換機能を持つ浮動小数点ALUにお
いて有効なものである。
第２図は、「カール他２名著“コンピュータ機構”マ
グロウヒル社、1978年」（V.Carl Hama cher and 2 oth
er authous“COMPUTER ORGANIZAT ION"McGrow-Hill,197
8）の219ページに示されている浮動小数点加減算器の１
部を示すブロック図であり、第３図は第２図の浮動小数
点加減算器に固定浮動データ変換機能を付加した場合の
ブロック図である。
グロウヒル社、1978年」（V.Carl Hama cher and 2 oth
er authous“COMPUTER ORGANIZAT ION"McGrow-Hill,197
8）の219ページに示されている浮動小数点加減算器の１
部を示すブロック図であり、第３図は第２図の浮動小数
点加減算器に固定浮動データ変換機能を付加した場合の
ブロック図である。
図において、12,13は、浮動小数点データとして見た
時に指数部としてｍビット仮数部としてｎビットを持つ
ｍ＋ｎビット長の入力データX,Y、１は、入力データX,Y
を浮動小数点データとして見た時に指数部にあたえるｍ
ビット長のEX,EYを入力しEXからEYを減算しEX,EYの大小
関係と桁合わせシフトのためのシフト量を出力するため
の減算器、11は、浮動小数点加減算処理を行うか固定浮
動データ変換処理を行うかの制御を行なう制御信号、２
は制御信号11によって浮動小数点加減算処理又は固定浮
動データ変換処理の制御を行う制御回路、３は入力デー
タX,Yを浮動小数点データとして見た時に仮数部にあた
るｎビット長のMX,MYを入力し、浮動小数点加減算処理
時は、減算器１の出力であるEX,EYの大小関係により、
大きい方の指数部EX又はEYを持つ仮数部MX又はMYをALU5
に、小さい方の指数部EY又はEXを持つ仮数部MY又はMXを
右シフタ４に入力し、固定浮動データ変換処理時は、仮
数部MXを右シフタ４に入力するためのデータ交換器、４
は浮動小数点加減算処理時は小さい方の指数部EY又はEX
を持つ仮数部MY又はMXを入力し、減算器１の出力である
シフト量により桁合わせシフトを行ない、固定浮動デー
タ変換処理時は仮数部MXを入力し、制御回路２によりシ
フト量をゼロとしシフトしないでそのまま出力する右シ
フタ、５は、浮動小数点加減算処理時は右シフタ４の出
力と大きい方の指数部EX又はEYを持つ仮数部MX又はMYを
入力し演算結果を出力し、固定浮動データ変換処理時は
右シフタ４の出力とゼロを加算又は減算、即ち右シフタ
４から出力されるMXをそのまま出力するALU、６は浮動
小数点加減算処理時はALU5の出力により正規化のための
シフト量を求め、固定浮動データ変換処理時ALU5の出力
と指数部EXにより固定浮動データ変換のためのシフト量
を求めるためのプライオリティエンコーダ、７はプライ
オリティエンコーダ６の出力により浮動小数点加減算処
理時はALU5の出力を左シフトし、固定浮動データ変換処
理時は指数部EXとALU5の出力を左シフトするための左シ
フタ、10は浮動小数点加減算処理時は左シフタの出力を
そのまま出力し、固定浮動データ変換処理時はプライオ
リティエンコーダ６の出力により左シフタの出力を右シ
フトすることにより最終的に必要な仮数部データを求め
るための右シフタ、８は入力データX,Yの指数部にあた
るEX,EYを入力し減算器１の出力であるEX,EYの大小関係
により大きい方の指数部EX又はEYを減算器９に入力する
ためのセレクタ、９は、浮動小数点加減算処理時は大き
い方の指数部EX又はEYとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は制御回路２
により指数部に掛けるオフセット値に応じた定数とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
時に指数部としてｍビット仮数部としてｎビットを持つ
ｍ＋ｎビット長の入力データX,Y、１は、入力データX,Y
を浮動小数点データとして見た時に指数部にあたえるｍ
ビット長のEX,EYを入力しEXからEYを減算しEX,EYの大小
関係と桁合わせシフトのためのシフト量を出力するため
の減算器、11は、浮動小数点加減算処理を行うか固定浮
動データ変換処理を行うかの制御を行なう制御信号、２
は制御信号11によって浮動小数点加減算処理又は固定浮
動データ変換処理の制御を行う制御回路、３は入力デー
タX,Yを浮動小数点データとして見た時に仮数部にあた
るｎビット長のMX,MYを入力し、浮動小数点加減算処理
時は、減算器１の出力であるEX,EYの大小関係により、
大きい方の指数部EX又はEYを持つ仮数部MX又はMYをALU5
に、小さい方の指数部EY又はEXを持つ仮数部MY又はMXを
右シフタ４に入力し、固定浮動データ変換処理時は、仮
数部MXを右シフタ４に入力するためのデータ交換器、４
は浮動小数点加減算処理時は小さい方の指数部EY又はEX
を持つ仮数部MY又はMXを入力し、減算器１の出力である
シフト量により桁合わせシフトを行ない、固定浮動デー
タ変換処理時は仮数部MXを入力し、制御回路２によりシ
フト量をゼロとしシフトしないでそのまま出力する右シ
フタ、５は、浮動小数点加減算処理時は右シフタ４の出
力と大きい方の指数部EX又はEYを持つ仮数部MX又はMYを
入力し演算結果を出力し、固定浮動データ変換処理時は
右シフタ４の出力とゼロを加算又は減算、即ち右シフタ
４から出力されるMXをそのまま出力するALU、６は浮動
小数点加減算処理時はALU5の出力により正規化のための
シフト量を求め、固定浮動データ変換処理時ALU5の出力
と指数部EXにより固定浮動データ変換のためのシフト量
を求めるためのプライオリティエンコーダ、７はプライ
オリティエンコーダ６の出力により浮動小数点加減算処
理時はALU5の出力を左シフトし、固定浮動データ変換処
理時は指数部EXとALU5の出力を左シフトするための左シ
フタ、10は浮動小数点加減算処理時は左シフタの出力を
そのまま出力し、固定浮動データ変換処理時はプライオ
リティエンコーダ６の出力により左シフタの出力を右シ
フトすることにより最終的に必要な仮数部データを求め
るための右シフタ、８は入力データX,Yの指数部にあた
るEX,EYを入力し減算器１の出力であるEX,EYの大小関係
により大きい方の指数部EX又はEYを減算器９に入力する
ためのセレクタ、９は、浮動小数点加減算処理時は大き
い方の指数部EX又はEYとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は制御回路２
により指数部に掛けるオフセット値に応じた定数とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
次に、固定浮動データ変換処理時の動作について説明
する。まず、固定小数点データである入力データＸを浮
動小数点データとして見た場合、仮数部にあたるデータ
MXは、通常の浮動小数点加減算時と同様の経路を通っ
て、即ち右シフタ４でシフトゼロ、ALUでゼロを加算さ
れ、元の値のまま左シフタ７とプライオリティエンコー
ダ６に入力される。又、入力データＸを浮動小数点デー
タとして見た場合、指数部にあたるデータEXも、左シフ
タ７とプライオリティエンコーダ６に入力される。ここ
で、固定小数点データである入力データＸは、プライオ
リティエンコーダ６により最上位から順に調べられ、シ
フト量が求められる。入力データＸは、このシフト量に
より制御される左シフタ７又は右シフタ10によりシフト
され、最終的に必要な正規化された仮数部が求められ
る。又、このシフト量が減算器９に入力され、変換時に
掛けるオフセット値に応じた定数との演算結果により最
終的に必要な指数部が求められる。
する。まず、固定小数点データである入力データＸを浮
動小数点データとして見た場合、仮数部にあたるデータ
MXは、通常の浮動小数点加減算時と同様の経路を通っ
て、即ち右シフタ４でシフトゼロ、ALUでゼロを加算さ
れ、元の値のまま左シフタ７とプライオリティエンコー
ダ６に入力される。又、入力データＸを浮動小数点デー
タとして見た場合、指数部にあたるデータEXも、左シフ
タ７とプライオリティエンコーダ６に入力される。ここ
で、固定小数点データである入力データＸは、プライオ
リティエンコーダ６により最上位から順に調べられ、シ
フト量が求められる。入力データＸは、このシフト量に
より制御される左シフタ７又は右シフタ10によりシフト
され、最終的に必要な正規化された仮数部が求められ
る。又、このシフト量が減算器９に入力され、変換時に
掛けるオフセット値に応じた定数との演算結果により最
終的に必要な指数部が求められる。
ここで、簡単のため、固定小数点データは、２の補数
形式で表現された８ビット長のデータ、浮動小数点デー
タは指数部上位４ビット、仮数部下位４ビットで、指数
部、仮数部共２の補数形式で表現された８ビット長のデ
ータとし、指数部のオフセット値をゼロとした場合の各
部の値を表１に示す。この時のそれぞれのデータ形式を
以下にしめす。
形式で表現された８ビット長のデータ、浮動小数点デー
タは指数部上位４ビット、仮数部下位４ビットで、指数
部、仮数部共２の補数形式で表現された８ビット長のデ
ータとし、指数部のオフセット値をゼロとした場合の各
部の値を表１に示す。この時のそれぞれのデータ形式を
以下にしめす。
〔発明が解決しようとする問題点〕 浮動小数点加減算器に、その加減算器が扱う浮動小数
点データと同じビット幅の固定小数点データを浮動小数
点データに変換する機能を付加する場合、以上のように
構成すると、本来仮数部のビット幅だけで良かったプラ
イオリティエンコーダに指数部と仮数部を合わせたビッ
ト幅が必要になり、指数部のビット幅が大きくなるに従
い出力の確定が遅くなるという問題点があった。
点データと同じビット幅の固定小数点データを浮動小数
点データに変換する機能を付加する場合、以上のように
構成すると、本来仮数部のビット幅だけで良かったプラ
イオリティエンコーダに指数部と仮数部を合わせたビッ
ト幅が必要になり、指数部のビット幅が大きくなるに従
い出力の確定が遅くなるという問題点があった。
又、このプライオリティエンコーダに指数部データと
仮数部データを入力する必要があるため、浮動小数点加
減算器の入力から出力付近まで指数部のビット幅分の配
線が余分に必要であり、レイアウトが複雑になり、かつ
レイアウト面積も増大するという欠点があった。
仮数部データを入力する必要があるため、浮動小数点加
減算器の入力から出力付近まで指数部のビット幅分の配
線が余分に必要であり、レイアウトが複雑になり、かつ
レイアウト面積も増大するという欠点があった。
この発明は、上記の様な問題点を解消するためになさ
れたもので、余分な配線領域を使うことなしに少ないハ
ードウエアで高速にデータ変換処理できる固定浮動デー
タ変換回路を得ることを目的とする。
れたもので、余分な配線領域を使うことなしに少ないハ
ードウエアで高速にデータ変換処理できる固定浮動デー
タ変換回路を得ることを目的とする。
この発明に係る固定浮動データ変換回路は、浮動小数
点データとして見た場合に指数部にあたるビット領域＋
１の領域のデータ変換処理を桁合わせシフタを用いて行
い、浮動小数点データとして見た場合に仮数部にあたる
ビット領域のデータ変換処理を正規化シフタを用いて行
うようにしたものである。
点データとして見た場合に指数部にあたるビット領域＋
１の領域のデータ変換処理を桁合わせシフタを用いて行
い、浮動小数点データとして見た場合に仮数部にあたる
ビット領域のデータ変換処理を正規化シフタを用いて行
うようにしたものである。
この発明における固定浮動データ変換回路において
は、固定浮動データ変換処理を行う場合、桁合わせシフ
トの段階で浮動小数点データとして見た場合に指数部に
あたるビット領域＋１のビット領域のデータ変換処理を
行って指数部と仮数部の中間結果を求め、正規化シフト
の段階で浮動小数点データとして見た場合に仮数部にあ
たるビット領域のデータ変換処理を行なうことにより、
指数部と仮数部の最終結果を得ることができる。
は、固定浮動データ変換処理を行う場合、桁合わせシフ
トの段階で浮動小数点データとして見た場合に指数部に
あたるビット領域＋１のビット領域のデータ変換処理を
行って指数部と仮数部の中間結果を求め、正規化シフト
の段階で浮動小数点データとして見た場合に仮数部にあ
たるビット領域のデータ変換処理を行なうことにより、
指数部と仮数部の最終結果を得ることができる。
以下、この発明の一実施例を第１図によって説明す
る。
る。
第１図において、12,13は浮動小数点データとして見
た時に指数部としてｍビット仮数部としてｎビットを持
つｍ＋ｎビット長の入力データX,Y、11は浮動小数点加
減算処理を行うか固定浮動データ変換処理を行うかの制
御を行なう制御信号、２は制御信号11によって浮動小数
点加減算処理、又は固定浮動データ変換処理の制御を行
う制御回路、14は入力データＸを浮動小数点データとし
て見た時に指数部にあたるｍ＋１ビットのデータ領域
に、変換後の仮数部に対して有効なデータがあるかどう
か調べ、シフト量を出力するためのプライオリティエン
コーダ、15は入力データＸを浮動小数点データとして見
た時に指数部にあたるEXを入力し右シフトを行う右シフ
タ、１は制御回路２の制御により、浮動小数点加減算処
理時は入力データX,Yを浮動小数点データとして見た時
に指数部にあたるEX,EYを入力しEXからEYを減算し、EX,
EYの大小関係と桁合わせシフトのためのシフト量を出力
し、固定浮動データ変換処理時はプライオリティエンコ
ーダ14の出力と指数部に掛けるオフセット値を入力し、
中間結果である指数部の値を出力するための減算器、３
は入力データX,Yを浮動小数点データとして見た時に仮
数部にあたるMX,MYを入力し、浮動小数点加減算処理時
は減算器１の出力であるEX,EYの大小関係により大きい
方の指数部EX又はEYを持つ仮数部MX又はMYをALU5に、小
さい方の指数部EY又はEXを持つ仮数部MY又はMXを右シフ
タ４に入力し、固定浮動データ変換処理時は仮数部MXを
右シフタ４に入力するためのデータ交換器、４は浮動小
数点加減算処理時は小さい方の指数部EY又はEXを持つ仮
数部MY又はMXを入力し、減算器１の出力であるシフト量
により桁合わせシフトを行ない、固定浮動データ変換処
理時は仮数部MXを入力し、プライオリティエンコーダ14
の出力であるシフト量に従い、最上位には順次右シフタ
15からの桁落ちを入力しながら右シフトを行い中間結果
である仮数部の値を出力する右シフタ、５は浮動小数点
加減算処理時は右シフタ４の出力と大きい方の指数部EX
又はEYを持つ仮数部MX又はMYを入力し、演算を行い演算
結果を出力し、固定浮動データ変換処理時は右シフタ４
の出力とゼロを加算又は減算、即ち右シフタ４から出力
される中間結果である仮数部の値をそのまま出力するAL
U、６はALU5の出力により正規化のためのシフト量を求
めるためのプライオリティエンコーダ、７はプライオリ
ティエンコーダ６の出力によりALU5の出力を左シフト
し、最終的に必要な仮数部データを求めるための左シフ
タ、８は浮動小数点加減算処理時は入力データX,Yの指
数部にあたるEX,EYを入力し、減算器１の出力であるEX,
EYの大小関係により大きい方の指数部EX又はEYを減算器
９に入力し、固定浮動データ変換処理時は中間結果であ
る指数部の値を減算器９に入力するためのセレクタ、９
は浮動小数点加減算処理時は大きい方の指数部EX又はEY
とプライオリティエンコーダ６の出力を入力し、固定浮
動データ変換処理時は中間結果である指数部の値とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
た時に指数部としてｍビット仮数部としてｎビットを持
つｍ＋ｎビット長の入力データX,Y、11は浮動小数点加
減算処理を行うか固定浮動データ変換処理を行うかの制
御を行なう制御信号、２は制御信号11によって浮動小数
点加減算処理、又は固定浮動データ変換処理の制御を行
う制御回路、14は入力データＸを浮動小数点データとし
て見た時に指数部にあたるｍ＋１ビットのデータ領域
に、変換後の仮数部に対して有効なデータがあるかどう
か調べ、シフト量を出力するためのプライオリティエン
コーダ、15は入力データＸを浮動小数点データとして見
た時に指数部にあたるEXを入力し右シフトを行う右シフ
タ、１は制御回路２の制御により、浮動小数点加減算処
理時は入力データX,Yを浮動小数点データとして見た時
に指数部にあたるEX,EYを入力しEXからEYを減算し、EX,
EYの大小関係と桁合わせシフトのためのシフト量を出力
し、固定浮動データ変換処理時はプライオリティエンコ
ーダ14の出力と指数部に掛けるオフセット値を入力し、
中間結果である指数部の値を出力するための減算器、３
は入力データX,Yを浮動小数点データとして見た時に仮
数部にあたるMX,MYを入力し、浮動小数点加減算処理時
は減算器１の出力であるEX,EYの大小関係により大きい
方の指数部EX又はEYを持つ仮数部MX又はMYをALU5に、小
さい方の指数部EY又はEXを持つ仮数部MY又はMXを右シフ
タ４に入力し、固定浮動データ変換処理時は仮数部MXを
右シフタ４に入力するためのデータ交換器、４は浮動小
数点加減算処理時は小さい方の指数部EY又はEXを持つ仮
数部MY又はMXを入力し、減算器１の出力であるシフト量
により桁合わせシフトを行ない、固定浮動データ変換処
理時は仮数部MXを入力し、プライオリティエンコーダ14
の出力であるシフト量に従い、最上位には順次右シフタ
15からの桁落ちを入力しながら右シフトを行い中間結果
である仮数部の値を出力する右シフタ、５は浮動小数点
加減算処理時は右シフタ４の出力と大きい方の指数部EX
又はEYを持つ仮数部MX又はMYを入力し、演算を行い演算
結果を出力し、固定浮動データ変換処理時は右シフタ４
の出力とゼロを加算又は減算、即ち右シフタ４から出力
される中間結果である仮数部の値をそのまま出力するAL
U、６はALU5の出力により正規化のためのシフト量を求
めるためのプライオリティエンコーダ、７はプライオリ
ティエンコーダ６の出力によりALU5の出力を左シフト
し、最終的に必要な仮数部データを求めるための左シフ
タ、８は浮動小数点加減算処理時は入力データX,Yの指
数部にあたるEX,EYを入力し、減算器１の出力であるEX,
EYの大小関係により大きい方の指数部EX又はEYを減算器
９に入力し、固定浮動データ変換処理時は中間結果であ
る指数部の値を減算器９に入力するためのセレクタ、９
は浮動小数点加減算処理時は大きい方の指数部EX又はEY
とプライオリティエンコーダ６の出力を入力し、固定浮
動データ変換処理時は中間結果である指数部の値とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
次に、固定浮動データ変換処理時の動作について説明
する。
する。
まず、固定小数点データである入力データＸを浮動小
数点データとして見た場合、指数部にあたるデータEXと
仮数部にあたるデータMXは、それぞれ右シフタ15と右シ
フタ４に入力される。又、浮動小数点データとして見た
場合、指数部にあたるデータEX＋１のビット領域は、プ
ライオリティエンコーダ14に入力され、シフト量が求め
られる。このシフト量の分だけ、データEXとデータMXは
右シフタ15と右シフタ４により右シフトされる。この
時、右シフタ15からの桁あふれは順次右シフタ４の再上
位ビットに入力される。ここで得られる右シフタ４から
の出力が中間結果である仮数部の値となる。又、制御信
号11により決まる変換後の指数部に掛けるオフセット値
とプライオリティエンコーダ14の出力は、減算器１に入
力され、この出力により中間結果である指数部の値が決
まる。右シフタ４から出力される中間結果である仮数部
のデータは、ALU5に入力され、ゼロを加算されてそのま
ま出力される。このALU5から出力される中間結果である
仮数部のデータは、プライオリティエンコーダ６と右シ
フタ７に入力され、プライオリティエンコーダ６の出力
によって右シフトが行われることにより、最終的に必要
な正規化された仮数部が求められる。減算器１から出力
される中間結果である指数部の値とプライオリティエン
コーダ６の出力は、減算器９に入力され、この演算結果
により最終的に必要な指数部が求められる。
数点データとして見た場合、指数部にあたるデータEXと
仮数部にあたるデータMXは、それぞれ右シフタ15と右シ
フタ４に入力される。又、浮動小数点データとして見た
場合、指数部にあたるデータEX＋１のビット領域は、プ
ライオリティエンコーダ14に入力され、シフト量が求め
られる。このシフト量の分だけ、データEXとデータMXは
右シフタ15と右シフタ４により右シフトされる。この
時、右シフタ15からの桁あふれは順次右シフタ４の再上
位ビットに入力される。ここで得られる右シフタ４から
の出力が中間結果である仮数部の値となる。又、制御信
号11により決まる変換後の指数部に掛けるオフセット値
とプライオリティエンコーダ14の出力は、減算器１に入
力され、この出力により中間結果である指数部の値が決
まる。右シフタ４から出力される中間結果である仮数部
のデータは、ALU5に入力され、ゼロを加算されてそのま
ま出力される。このALU5から出力される中間結果である
仮数部のデータは、プライオリティエンコーダ６と右シ
フタ７に入力され、プライオリティエンコーダ６の出力
によって右シフトが行われることにより、最終的に必要
な正規化された仮数部が求められる。減算器１から出力
される中間結果である指数部の値とプライオリティエン
コーダ６の出力は、減算器９に入力され、この演算結果
により最終的に必要な指数部が求められる。
ここで、従来例で示した場合と同様のデータ形式、即
ち固定小数点データは２の補数形式で表現された８ビッ
ト長のデータ、浮動小数点データは指数部上位４ビッ
ト、仮数部下位４ビットで、指数部、仮数部共２の補数
形式で表現された８ビット長のデータとし、指数部のオ
フセット値をゼロとした場合の各部の値を表２に示す。
ち固定小数点データは２の補数形式で表現された８ビッ
ト長のデータ、浮動小数点データは指数部上位４ビッ
ト、仮数部下位４ビットで、指数部、仮数部共２の補数
形式で表現された８ビット長のデータとし、指数部のオ
フセット値をゼロとした場合の各部の値を表２に示す。
〔発明の効果〕 以上のように、この発明によれば、浮動小数点加減算
器に固定浮動データ変換機能を付加する場合、指数部＋
１のビット幅を持つプライオリティエンコーダを設け、
この出力により指数部までに拡張した桁合わせシフタを
制御し、データ変換処理を指数部のビット領域、仮数部
のビット領域の２段階にわけて行うようにしたため、デ
ータの流れが浮動小数点加減算処理の場合と同様にな
り、余分な配線領域を使うことなしに少ないハードウェ
アで高速にデータ変換処理できる効果が得られる。
器に固定浮動データ変換機能を付加する場合、指数部＋
１のビット幅を持つプライオリティエンコーダを設け、
この出力により指数部までに拡張した桁合わせシフタを
制御し、データ変換処理を指数部のビット領域、仮数部
のビット領域の２段階にわけて行うようにしたため、デ
ータの流れが浮動小数点加減算処理の場合と同様にな
り、余分な配線領域を使うことなしに少ないハードウェ
アで高速にデータ変換処理できる効果が得られる。
第１図はこの発明の一実施例による固定浮動データ変換
機能を有する浮動小数点加減算器回路、第２図は従来の
浮動小数点加減算器回路、第３図は第２図の回路に固定
浮動データ変換機能を付加した場合の一例である。 １は減算器、２は制御回路、３はデータ交換器、４は右
シフタ、５はALU、６はプライオリティエンコーダ、７
は左シフタ、８はセレクタ、９は減算器、11は制御信
号、12は入力信号Ｘ、13は入力信号Ｙ、14はプライオリ
ティエンコーダ、15は右シフタ、m,nはビット幅であ
る。 なお、図中、同一符号は同一又は相当部分を示す。
機能を有する浮動小数点加減算器回路、第２図は従来の
浮動小数点加減算器回路、第３図は第２図の回路に固定
浮動データ変換機能を付加した場合の一例である。 １は減算器、２は制御回路、３はデータ交換器、４は右
シフタ、５はALU、６はプライオリティエンコーダ、７
は左シフタ、８はセレクタ、９は減算器、11は制御信
号、12は入力信号Ｘ、13は入力信号Ｙ、14はプライオリ
ティエンコーダ、15は右シフタ、m,nはビット幅であ
る。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】固定小数点データを、ビット長ｍの指数部
およびビット長ｎを有する正規化された仮数部から構成
され、最上位から数えてｋ＋ｍ＋１ビット目から仮数部
となる浮動小数点データに変換する固定浮動データ変換
回路であって、前記固定小数点データの上位側ｋ＋ｍ＋
１ビットを入力し、仮数部のデータとして抽出すべきビ
ット又はビット列が存在するかを検出し、存在する場合
にはその最上位側ビット位置を検出し、第１のシフト量
として出力するｋ＋ｍ＋１ビット長の第１のプライオリ
ティエンコーダと、前記固定小数点データの上位ｋ＋ｍ
ビットを入力し、前記第１のシフト量で指定された長さ
のビット列を右シフトによって取り出す第１の右シフタ
と、前記固定小数点データの下位ｎビットを入力し、前
記第１のシフト量だけ右シフトを行うと共に、前記第１
の右シフタから出力されたビット列を上位ビット側に入
力して求めたビット列を、仮数部中間データとして出力
する第２の右シフタと、前記第１のプライオリティエン
コーダの出力である第１のシフト量と、指数部に加える
オフセット値に対応する定数を入力し、前者と後者を演
算し、その演算結果を指数部中間データとして出力する
第１の演算器と、正規化された仮数部に変換するため
に、前記仮数部中間データを入力し、仮数部のデータと
して抽出すべきビットの最上位側ビット位置を検出し、
第２のシフト量として出力する第２のプライオリティエ
ンコーダと、前記第２のプライオリティエンコーダの出
力である第２のシフト量によって前記仮数部中間データ
を左シフトし、最終的に正規化された仮数部を出力する
左シフタと、前記指数部中間データと前記第２のプライ
オリティエンコーダの出力である第２のシフト量を入力
し、前者と後者の演算により、指数部の補整を行い、最
終的な指数部を出力する第２の演算器とを有しているこ
とを特徴とする固定浮動データ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112808A JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112808A JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276121A JPS63276121A (ja) | 1988-11-14 |
| JP2512939B2 true JP2512939B2 (ja) | 1996-07-03 |
Family
ID=14596048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112808A Expired - Fee Related JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512939B2 (ja) |
-
1987
- 1987-05-07 JP JP62112808A patent/JP2512939B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276121A (ja) | 1988-11-14 |
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