JPS63276121A - 固定浮動デ−タ変換回路 - Google Patents
固定浮動デ−タ変換回路Info
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- JPS63276121A JPS63276121A JP62112808A JP11280887A JPS63276121A JP S63276121 A JPS63276121 A JP S63276121A JP 62112808 A JP62112808 A JP 62112808A JP 11280887 A JP11280887 A JP 11280887A JP S63276121 A JPS63276121 A JP S63276121A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 38
- 230000000295 complement effect Effects 0.000 description 5
- 238000010606 normalization Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、固定小数点データを浮動小数点データに変
換する固定浮動データ変換回路に関するものであり、特
に固定浮動データ変換機能を持つ浮動小数点ＡＬＵにお
いて有効なものである。
換する固定浮動データ変換回路に関するものであり、特
に固定浮動データ変換機能を持つ浮動小数点ＡＬＵにお
いて有効なものである。
第２図は、［カール他２名著“コンピュータ機構”マグ
ロウヒル社、１９７８年Ｊ （Ｖ、Ｃａｒｌ Ｈａｍａ
ｃｈｅｒ ａｎｄ ２ ｏｔｈｅｒ ａｕｔｈ
ｏｕａ “ＣＯＭＰＵＴＥＲ０ＲＧＡＮＩＺＡＴＩＯ
Ｎ ” ＭｃＧｒｏｗ−旧１１，１９７８）の２１９ペ
ージに示されている浮動小数点加減算器の１部を示すブ
ロック図であり、第３図は第２図の浮動小数点加減算器
に固定浮動データ変換機能を付加した場合のブロック図
である。
ロウヒル社、１９７８年Ｊ （Ｖ、Ｃａｒｌ Ｈａｍａ
ｃｈｅｒ ａｎｄ ２ ｏｔｈｅｒ ａｕｔｈ
ｏｕａ “ＣＯＭＰＵＴＥＲ０ＲＧＡＮＩＺＡＴＩＯ
Ｎ ” ＭｃＧｒｏｗ−旧１１，１９７８）の２１９ペ
ージに示されている浮動小数点加減算器の１部を示すブ
ロック図であり、第３図は第２図の浮動小数点加減算器
に固定浮動データ変換機能を付加した場合のブロック図
である。
図において、１２．１３は、浮動小数点データとして見
た時に指数部としてｍビット仮数部としてｎビットを持
つｍ＋ｎビット長の入力データＸ、Ｙ、１は、入力デー
タＸ、Ｙを浮動小数点データとして見た時に指数部にあ
たえるｍビット長のＥＸ、ＥＹを入力しＥＸからＥＹを
減算しＥＸ、ＥＹの大小関係と桁合わせシフトのための
シフト量を出力するための減算器、１１は、浮動小数点
加減算処理を行うか固定浮動データ変換処理を行うかの
制御を行なう制御信号、２は制御信号１１によって浮動
小数点加減算処理又は固定浮動データ変換処理の制御を
行う制御回路、３は入力データｘ、Ｙを浮動小数点デー
タとして見た時に仮数部にあたるｎビット長のＭＸ、Ｍ
Ｙを入力し、浮動小数点加減算処理時は、減算器１の出
力であるＥＸ、ＥＹの大小関係により、大きい方の指数
部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹをＡＬＵ５に
、小さい方の指数部ＥＹ又はＥＸを持つ仮数部ＭＹ又は
ＭＸを右シフタ４に入力し、固定浮動データ変換処理時
は、仮数部ＭＸを右シフタ４に入力するためのデータ変
換器、４は浮動小数点加減算処理時は小さい方の指数部
ＥＹ又はＥＸを持つ仮数部ＭＹ又はＭＸを入力し、減算
器１の出力であるシフト量により桁合わせシフトを行な
い、固定浮動データ変換処理時は仮数部ＭＸを入力し、
制御回路２によりシフト量をゼロとしシフトしないでそ
のまま出力する右シフタ。
た時に指数部としてｍビット仮数部としてｎビットを持
つｍ＋ｎビット長の入力データＸ、Ｙ、１は、入力デー
タＸ、Ｙを浮動小数点データとして見た時に指数部にあ
たえるｍビット長のＥＸ、ＥＹを入力しＥＸからＥＹを
減算しＥＸ、ＥＹの大小関係と桁合わせシフトのための
シフト量を出力するための減算器、１１は、浮動小数点
加減算処理を行うか固定浮動データ変換処理を行うかの
制御を行なう制御信号、２は制御信号１１によって浮動
小数点加減算処理又は固定浮動データ変換処理の制御を
行う制御回路、３は入力データｘ、Ｙを浮動小数点デー
タとして見た時に仮数部にあたるｎビット長のＭＸ、Ｍ
Ｙを入力し、浮動小数点加減算処理時は、減算器１の出
力であるＥＸ、ＥＹの大小関係により、大きい方の指数
部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹをＡＬＵ５に
、小さい方の指数部ＥＹ又はＥＸを持つ仮数部ＭＹ又は
ＭＸを右シフタ４に入力し、固定浮動データ変換処理時
は、仮数部ＭＸを右シフタ４に入力するためのデータ変
換器、４は浮動小数点加減算処理時は小さい方の指数部
ＥＹ又はＥＸを持つ仮数部ＭＹ又はＭＸを入力し、減算
器１の出力であるシフト量により桁合わせシフトを行な
い、固定浮動データ変換処理時は仮数部ＭＸを入力し、
制御回路２によりシフト量をゼロとしシフトしないでそ
のまま出力する右シフタ。
５は、浮動小数点加減算処理時は右シフタ４の出力と大
きい方の指数部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹ
を入力し演算結果を出力し、固定浮動データを変換処理
時は右シフタ４の出力とゼロを加算又は減算、即ち右シ
フタ４から出力されるＭＸをそのまま出力するＡＬＵ、
６は浮動小数点加減算処理時はＡＬＵ５の出力により正
規化のためのシフト量を求め、固定浮動データ変換処理
時ＡＬＵ５の出力と指数部ＥＸにより固定浮動データ変
換のためのシフト量を求めるためのプライオリティエン
コーダ、７はプライオリティエンコーダ６の出力により
浮動小数点加減算処理時はＡＬＵ５の出力を左シフトし
、固定浮動データ変換処理時は指数部ＥＸとＡＬＵ５の
出力を左シフトするための左シフタ、ｌＯは浮動小数点
加減算処理時は左シフタの出力をそのまま出力し、固定
浮動データ変換処理時はプライオリティエンコーダ６の
出力により左シフタの出力を右シフトすることにより最
終的に必要な仮数部データを求めるための右シフタ、８
は入力データＸ、Ｙの指数部にあたるＥＸ、ＥＹを入力
し減算器１の出力であるＥＸ、ＥＹの大小関係により大
きい方の指数部ＥＸ又はＥＹを減算器９に入力するため
のセレクタ、９は、浮動小数点加減算処理時は大きい方
の指数部ＥＸ又はＥＹとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は制御回路２
により指数部に掛けるオフセット値に応じた定数とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
きい方の指数部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹ
を入力し演算結果を出力し、固定浮動データを変換処理
時は右シフタ４の出力とゼロを加算又は減算、即ち右シ
フタ４から出力されるＭＸをそのまま出力するＡＬＵ、
６は浮動小数点加減算処理時はＡＬＵ５の出力により正
規化のためのシフト量を求め、固定浮動データ変換処理
時ＡＬＵ５の出力と指数部ＥＸにより固定浮動データ変
換のためのシフト量を求めるためのプライオリティエン
コーダ、７はプライオリティエンコーダ６の出力により
浮動小数点加減算処理時はＡＬＵ５の出力を左シフトし
、固定浮動データ変換処理時は指数部ＥＸとＡＬＵ５の
出力を左シフトするための左シフタ、ｌＯは浮動小数点
加減算処理時は左シフタの出力をそのまま出力し、固定
浮動データ変換処理時はプライオリティエンコーダ６の
出力により左シフタの出力を右シフトすることにより最
終的に必要な仮数部データを求めるための右シフタ、８
は入力データＸ、Ｙの指数部にあたるＥＸ、ＥＹを入力
し減算器１の出力であるＥＸ、ＥＹの大小関係により大
きい方の指数部ＥＸ又はＥＹを減算器９に入力するため
のセレクタ、９は、浮動小数点加減算処理時は大きい方
の指数部ＥＸ又はＥＹとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は制御回路２
により指数部に掛けるオフセット値に応じた定数とプラ
イオリティエンコーダ６の出力を入力し、最終的に必要
な指数部データを求めるための減算器である。
次に、固定浮動データ変換処理時の動作について説明す
る。まず、固定小数点データである入力データＸを浮動
小数点データとして見た場合、仮数部にあたるデータＭ
Ｘは、通常の浮動小数点加減算時と同様の経路を通って
、即ち右シフタ４でシフトゼロ、ＡＬＵでゼロを加算さ
れ２元の値のまま左シフタ７とプライオリティエンコー
ダ６に入力される。又、入力データＸを浮動小数点デー
タとじて見た場合、指数部にあたるデータＥＸも、左シ
フタ７とプライオリティエンコーダ６に入力される。こ
こで、固定小数点データである入力データ又は、プライ
オリティエンコーダ６により最上位から順に調べられ、
シフト量が求められる。入力データ又は、このシフト量
により制御される左シフタ７又は右シフタｌＯによりシ
フトされ、最終的に必要な正規化された仮数部が求めら
れる。又、このシフト量が減算器９に入力され、変換時
に掛けるオフセット値に応じた定数との演算結果により
最終的に必要な指数部が求められる。
る。まず、固定小数点データである入力データＸを浮動
小数点データとして見た場合、仮数部にあたるデータＭ
Ｘは、通常の浮動小数点加減算時と同様の経路を通って
、即ち右シフタ４でシフトゼロ、ＡＬＵでゼロを加算さ
れ２元の値のまま左シフタ７とプライオリティエンコー
ダ６に入力される。又、入力データＸを浮動小数点デー
タとじて見た場合、指数部にあたるデータＥＸも、左シ
フタ７とプライオリティエンコーダ６に入力される。こ
こで、固定小数点データである入力データ又は、プライ
オリティエンコーダ６により最上位から順に調べられ、
シフト量が求められる。入力データ又は、このシフト量
により制御される左シフタ７又は右シフタｌＯによりシ
フトされ、最終的に必要な正規化された仮数部が求めら
れる。又、このシフト量が減算器９に入力され、変換時
に掛けるオフセット値に応じた定数との演算結果により
最終的に必要な指数部が求められる。
ここで、簡単のため、固定小数点データは。
２の補数形式で表現された８ビツト長のデータ。
浮動小数点データは指数部上位４ビツト、仮数部下位４
ビツトで、指数部、仮数部共２の補数形式で表現された
８ビツト長のデータとし、指数部のオフセット値をゼロ
とした場合の各部の値を表１に示す、この時のそれぞれ
のデータ形式を以下にしめす。
ビツトで、指数部、仮数部共２の補数形式で表現された
８ビツト長のデータとし、指数部のオフセット値をゼロ
とした場合の各部の値を表１に示す、この時のそれぞれ
のデータ形式を以下にしめす。
固定ノＪ４Ｌをデータ形式
〔発明が解決しようとする問題点〕
浮動小数点加減算器に、その加減算器が扱う浮動小数点
データと同じビット幅の固定小数点データを浮動小数点
データに変換する機能を付加する場合、以上のように構
成すると、本来仮数部のビット幅だけで良かったプライ
オリティエンコーダに指数部と仮数部を合わせたビット
幅が必要になり、指数部のビット幅が大きくなるに従い
出力の確定が遅くなるという問題点があった。
データと同じビット幅の固定小数点データを浮動小数点
データに変換する機能を付加する場合、以上のように構
成すると、本来仮数部のビット幅だけで良かったプライ
オリティエンコーダに指数部と仮数部を合わせたビット
幅が必要になり、指数部のビット幅が大きくなるに従い
出力の確定が遅くなるという問題点があった。
又、このプライオリティエンコーダに指数部データと仮
数部データを入力する必要があるため、浮動小数点加減
算器の入力から出力付近まで指数部のビット幅分の配線
が余分に必要であり、レイアウトが複雑になり、かつレ
イアウト面積も増大するという欠点があった。
数部データを入力する必要があるため、浮動小数点加減
算器の入力から出力付近まで指数部のビット幅分の配線
が余分に必要であり、レイアウトが複雑になり、かつレ
イアウト面積も増大するという欠点があった。
この発明は、上記の様な問題点を解消するためになされ
たもので、余分な配線領域を使うことなしに少ないハー
ドウェアで高速にデータ変換処理できる固定浮動データ
変換回路を得ることを目的とする。
たもので、余分な配線領域を使うことなしに少ないハー
ドウェアで高速にデータ変換処理できる固定浮動データ
変換回路を得ることを目的とする。
この発明に係る固定浮動データ変換回路は、浮動小数点
データとして見た場合に指数部にあたるビット領域＋１
の領域のデータ変換処理を桁合わせシフタを用いて行い
、浮動小数点データとして見た場合に仮数部にあたるビ
ット領域のデータ変換処理を正規化シフタを用いて行う
ようにしたものである。
データとして見た場合に指数部にあたるビット領域＋１
の領域のデータ変換処理を桁合わせシフタを用いて行い
、浮動小数点データとして見た場合に仮数部にあたるビ
ット領域のデータ変換処理を正規化シフタを用いて行う
ようにしたものである。
この発明における固定浮動データ変換回路においては、
固定浮動データ変換処理を行う場合、桁合わせシフトの
段階で浮動小数点データとして見た場合に指数部にあた
るビット領域＋１のビット領域のデータ変換処理を行っ
て指数部と仮数部の中間総果を求め、正規化シフトの段
階で浮動小数点データとして茸た場合に仮数部にあたる
ビット領域のデータ変換処理を行なうことにより、指数
部と仮数部の最終結果を得ることができる。
固定浮動データ変換処理を行う場合、桁合わせシフトの
段階で浮動小数点データとして見た場合に指数部にあた
るビット領域＋１のビット領域のデータ変換処理を行っ
て指数部と仮数部の中間総果を求め、正規化シフトの段
階で浮動小数点データとして茸た場合に仮数部にあたる
ビット領域のデータ変換処理を行なうことにより、指数
部と仮数部の最終結果を得ることができる。
以下、この発明の一実施例を第１図によって説明する。
第１図において、１２．１３は浮動小数点データとして
見た時に指数部としてｍビット仮数部としてｎビットを
持つｍ＋ｎビット長の入力データＸ、Ｙ、１１は浮動小
数点加減算処理を行うか固定浮動データ変換処理を行う
かの制御を行なう制御信号、２は制御信号１１によって
浮動小数点加減算処理、又は固定浮動データ変換処理の
制御を行う制御回路、１４は入力データＸを浮動小数点
データとして見た時に指数部にあたるｍ＋１ビツトのデ
ータ領域に、変換後の仮数部に対して有効なデータがあ
るかどうか調べ、シフト量を出力するためのプライオリ
ティエンコーダ、１５は入力データＸを浮動小数点デー
タとして見た時に指数部にあたるＥＸを入力し右シフト
を行う右シフタ、ｌは制御回路２の制御により、浮動小
数点加減算処理時は入力データｘ、Ｙを浮動小数点デー
タとして見た時に指数部にあたるＥＸ、ＥＹを入力しＥ
ＸからＢＹを減算し、ＥＸ、ＥＹの大小関係と桁合わせ
シフトのためのシフト量を出力し、固定浮動データ変換
処理時はプライオリディエンコーダ１４の８１力と指数
部に掛けるオフセットｆ／Ｉを人力し、中間結果である
指数部の値を出力するための減算器、３は人力データＸ
、Ｙを浮動小数点データとして見た時に仮数部にあたる
ＭＸ。
見た時に指数部としてｍビット仮数部としてｎビットを
持つｍ＋ｎビット長の入力データＸ、Ｙ、１１は浮動小
数点加減算処理を行うか固定浮動データ変換処理を行う
かの制御を行なう制御信号、２は制御信号１１によって
浮動小数点加減算処理、又は固定浮動データ変換処理の
制御を行う制御回路、１４は入力データＸを浮動小数点
データとして見た時に指数部にあたるｍ＋１ビツトのデ
ータ領域に、変換後の仮数部に対して有効なデータがあ
るかどうか調べ、シフト量を出力するためのプライオリ
ティエンコーダ、１５は入力データＸを浮動小数点デー
タとして見た時に指数部にあたるＥＸを入力し右シフト
を行う右シフタ、ｌは制御回路２の制御により、浮動小
数点加減算処理時は入力データｘ、Ｙを浮動小数点デー
タとして見た時に指数部にあたるＥＸ、ＥＹを入力しＥ
ＸからＢＹを減算し、ＥＸ、ＥＹの大小関係と桁合わせ
シフトのためのシフト量を出力し、固定浮動データ変換
処理時はプライオリディエンコーダ１４の８１力と指数
部に掛けるオフセットｆ／Ｉを人力し、中間結果である
指数部の値を出力するための減算器、３は人力データＸ
、Ｙを浮動小数点データとして見た時に仮数部にあたる
ＭＸ。
ＭＹを人力し、浮動小数点加減算処理時は減算器１の出
力であるＥＸ、ＥＹの大小関係により大きい方の指！ｌ
ｔ部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹをＡＬＵ５
に、小さい方の指数部ＥＹ又はＥＸを持つ仮数部ＭＹ又
はＭＸを右シフタ４に入力し、固定浮動データ変換処理
時は仮数部ＭＸを右シフタ４に人力するためのデータ交
換路、４は浮動小数点加減算処理時は小さい方の指数部
ＥＹ又はＥＸを持つ仮数部ＭＹ又はＭＸを人力し、減算
器１の出力であるシフト！、ｌにより桁合わせシフトを
行ない、固定浮動データ変換処理時は仮数部ＭＸを人力
し、プライオリティエンコーダ１４の出力であるシフト
量に従い、最上位には順次布シフタ１５からの桁落ちを
人力しながら右シフトを行い中間結果である仮数部の値
を出力する右シフタ、５は浮動小数点加減算処理時は右
シフタ４の出力と大きい方の指数部ＥＸ又はＢＹを持つ
仮数部ＭＸ又はＭＹを入力し、演算を行い演算結果を出
力し、固定浮動データ変換処理時は右シフタ４の出力と
ゼロを加算又は減算、即ち右シフタ４から出力される中
間結果である仮数部の値をそのまま出力するＡＬＵ、６
はＡＬＵ５の出力により正規化のためのシフト量を求め
るためのプライオリティエンコーダ、７はプライオリテ
ィエンコーダ６の出力によりＡＬＵ５の出力を左シフト
し、最終的に必要な仮数部データを求めるための左シフ
タ、８は浮動小数点加減算処理時は入力データＸ、Ｙの
指数部にあたるＥＸ、ＥＹを入力し、減算器１の出力で
あるＥＸ、ＥＹの大小関係により大きい方の指数部ＥＸ
又はＥＹを減算器９に入力し、固定浮動データ変換処理
時は中間結果である指数部の値を減算器９に入力するた
めのセレクタ、９は浮動小数点加減算処理時は大きい方
の指数部ＥＸ又はＥＹとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は中間結果で
ある指数部の値とプライオリティエンコーダ６の出力を
入力し、最終的に必要な指数部データを求めるための減
算器である。
力であるＥＸ、ＥＹの大小関係により大きい方の指！ｌ
ｔ部ＥＸ又はＥＹを持つ仮数部ＭＸ又はＭＹをＡＬＵ５
に、小さい方の指数部ＥＹ又はＥＸを持つ仮数部ＭＹ又
はＭＸを右シフタ４に入力し、固定浮動データ変換処理
時は仮数部ＭＸを右シフタ４に人力するためのデータ交
換路、４は浮動小数点加減算処理時は小さい方の指数部
ＥＹ又はＥＸを持つ仮数部ＭＹ又はＭＸを人力し、減算
器１の出力であるシフト！、ｌにより桁合わせシフトを
行ない、固定浮動データ変換処理時は仮数部ＭＸを人力
し、プライオリティエンコーダ１４の出力であるシフト
量に従い、最上位には順次布シフタ１５からの桁落ちを
人力しながら右シフトを行い中間結果である仮数部の値
を出力する右シフタ、５は浮動小数点加減算処理時は右
シフタ４の出力と大きい方の指数部ＥＸ又はＢＹを持つ
仮数部ＭＸ又はＭＹを入力し、演算を行い演算結果を出
力し、固定浮動データ変換処理時は右シフタ４の出力と
ゼロを加算又は減算、即ち右シフタ４から出力される中
間結果である仮数部の値をそのまま出力するＡＬＵ、６
はＡＬＵ５の出力により正規化のためのシフト量を求め
るためのプライオリティエンコーダ、７はプライオリテ
ィエンコーダ６の出力によりＡＬＵ５の出力を左シフト
し、最終的に必要な仮数部データを求めるための左シフ
タ、８は浮動小数点加減算処理時は入力データＸ、Ｙの
指数部にあたるＥＸ、ＥＹを入力し、減算器１の出力で
あるＥＸ、ＥＹの大小関係により大きい方の指数部ＥＸ
又はＥＹを減算器９に入力し、固定浮動データ変換処理
時は中間結果である指数部の値を減算器９に入力するた
めのセレクタ、９は浮動小数点加減算処理時は大きい方
の指数部ＥＸ又はＥＹとプライオリティエンコーダ６の
出力を入力し、固定浮動データ変換処理時は中間結果で
ある指数部の値とプライオリティエンコーダ６の出力を
入力し、最終的に必要な指数部データを求めるための減
算器である。
次に、固定浮動データ変換処理時の動作について説明す
る。
る。
まず、固定小数点データである入力データＸを浮動小数
点データとして見た場合、指数部にあたるデータＥＸと
仮数部にあたるデータＭＸは、それぞれ右シフタ１５と
右シフタ４に入力される。
点データとして見た場合、指数部にあたるデータＥＸと
仮数部にあたるデータＭＸは、それぞれ右シフタ１５と
右シフタ４に入力される。
又、浮動小数点データとして見た場合、指数部にあたる
データＥＸ＋ １のビット領域は、プライオリティエン
コーダ１４に入力され、シフト量が求められる。このシ
フト量の分だけ、データＥＸとデータＭＸは右シフタ１
５と右シフタ４により右シフトされる。この時、右シフ
タ１５からの桁あふれは順次布シフタ４の四上位ビット
に入力される。ここで得られる右シフタ４からの出力が
中間結果である仮数部の値となる。又、制御信号ｉｔに
より決まる変換後の指数部に掛けるオフセット値とプラ
イオリティエンコーダ１４の出力は、減算器１に人力さ
れ、この出力により中間結果である指数部の値が決まる
。右シフタ４から出力される中間結果である仮数部のデ
ータは、ＡＬＵ５に人力され、ゼロを加算されてそのま
ま出力される。このＡＬＵ５から出力される中間結果で
ある仮数部のデータは、プライオリティエンコーダ６と
右゛シフタ７に人力され、プライオリティエンコーダ６
の出力によって君シフトが行われることにより、最終的
に必要な正規化された仮数部が求められる。減算器１か
ら出力される中間結果である指数部の値とプライオリテ
ィエンコーダ６の出力は、減算器９に人力され、この演
算結果により最終的に必要な指数部が求められる。
データＥＸ＋ １のビット領域は、プライオリティエン
コーダ１４に入力され、シフト量が求められる。このシ
フト量の分だけ、データＥＸとデータＭＸは右シフタ１
５と右シフタ４により右シフトされる。この時、右シフ
タ１５からの桁あふれは順次布シフタ４の四上位ビット
に入力される。ここで得られる右シフタ４からの出力が
中間結果である仮数部の値となる。又、制御信号ｉｔに
より決まる変換後の指数部に掛けるオフセット値とプラ
イオリティエンコーダ１４の出力は、減算器１に人力さ
れ、この出力により中間結果である指数部の値が決まる
。右シフタ４から出力される中間結果である仮数部のデ
ータは、ＡＬＵ５に人力され、ゼロを加算されてそのま
ま出力される。このＡＬＵ５から出力される中間結果で
ある仮数部のデータは、プライオリティエンコーダ６と
右゛シフタ７に人力され、プライオリティエンコーダ６
の出力によって君シフトが行われることにより、最終的
に必要な正規化された仮数部が求められる。減算器１か
ら出力される中間結果である指数部の値とプライオリテ
ィエンコーダ６の出力は、減算器９に人力され、この演
算結果により最終的に必要な指数部が求められる。
ここで、従来例で示した場合と同様のデータ形式、即ち
固定小数点データは２つの補数形式で表現された８ビツ
ト長のデータ、浮動小数点データは指数部上位４ビツト
、仮数部下位４ビツトで、指数部、仮数部共２の補数形
式で表現された８ビツト長のデータとし、指数部のオフ
セット値をゼロとした場合の各部の値を表２に示す。
固定小数点データは２つの補数形式で表現された８ビツ
ト長のデータ、浮動小数点データは指数部上位４ビツト
、仮数部下位４ビツトで、指数部、仮数部共２の補数形
式で表現された８ビツト長のデータとし、指数部のオフ
セット値をゼロとした場合の各部の値を表２に示す。
表２１本発明におけるデータ変換時の各部の値（発明の
効果） 以上のように、この発明によれば、浮動小数点加減算器
に固定浮動データ変換機能を付加する場合、指数部＋１
のビット幅を持つプライオリティエンコーダを設け、こ
の出力により指数部までに拡張した桁合わせシフタを制
御し、データ変換処理を指数部のビット領域、仮数部の
ビット領域の２段階にわけて行うようにしたため、デー
タの流れが浮動小数点加減算処理の場合と同様になり、
余分な配線領域を使うことなしに少ないハードウェアで
高速にデータ変換処理できる効果が得られる。
効果） 以上のように、この発明によれば、浮動小数点加減算器
に固定浮動データ変換機能を付加する場合、指数部＋１
のビット幅を持つプライオリティエンコーダを設け、こ
の出力により指数部までに拡張した桁合わせシフタを制
御し、データ変換処理を指数部のビット領域、仮数部の
ビット領域の２段階にわけて行うようにしたため、デー
タの流れが浮動小数点加減算処理の場合と同様になり、
余分な配線領域を使うことなしに少ないハードウェアで
高速にデータ変換処理できる効果が得られる。
第１図はこの発明の一実施例による固定浮動データ変換
機能を有する浮動小数点加減算器回路、第２図は従来の
浮動小数点加減算器回路、第３図は第２図の回路に固定
浮動データ変換機能を付加した場合の一例である。 １は減算器、２は制御回路、３はデータ交換器、４は右
シフタ、５はＡＬＵ、６はプライオリティエンコーダ、
７は左シフタ、８はセレクタ、９は減算器、１１は制御
信号、１２は人力信号Ｘ、１３は人力信号Ｙ、１４はプ
ライオリティエンコーダ、１５は右シフタ、ｍ、ｎはビ
ット幅である。 なお、図中、同一符号は同−又は相当部分を示す。
機能を有する浮動小数点加減算器回路、第２図は従来の
浮動小数点加減算器回路、第３図は第２図の回路に固定
浮動データ変換機能を付加した場合の一例である。 １は減算器、２は制御回路、３はデータ交換器、４は右
シフタ、５はＡＬＵ、６はプライオリティエンコーダ、
７は左シフタ、８はセレクタ、９は減算器、１１は制御
信号、１２は人力信号Ｘ、１３は人力信号Ｙ、１４はプ
ライオリティエンコーダ、１５は右シフタ、ｍ、ｎはビ
ット幅である。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 固定小数点データを、ビット長ｍの指数部およびビット
長ｎを有する正規化された仮数部から構成され、最上位
から数えてｋ＋ｍ＋１ビット目から仮数部となる浮動小
数点データに変換する固定浮動データ変換回路であって
、前記固定小数点データの上位側ｋ＋ｍ＋１ビットを入
力し、仮数部のデータとして抽出すべきビット又はビッ
ト列が存在するかを検出し、存在する場合にはその最上
位側ビット位置を検出し、第１のシフト量として出力す
るｋ＋ｍ＋１ビット長の第１のプライオリティエンコー
ダと、前記固定小数点データの上位ｋ＋ｍビットを入力
し、前記第１のシフト量で指定された長さのビット列を
右シフトによって取り出す第１の右シフタと、前記固定
小数点データの下位ｎビットを入力し、前記第１のシフ
ト量だけ右シフトを行うと共に、前記第１の右シフタか
ら出力されたビット列を上位ビット側に入力して求めた
ビット列を、仮数部中間データとして出力する第２の右
シフタと、前記第１のプライオリティエンコーダの出力
である第１のシフト量と、指数部に加えるオフセット値
に対応する定数を入力し、前者と後者を演算し、その演
算結果を指数部中間データとして出力する第１の演算器
と、正規化された仮数部に変換するために、前記仮数部
中間データを入力し、仮数部のデータとして抽出すべき
ビットの最上位側ビット位置を検出し、第２のシフト量
として出力する第２のプライオリティエンコーダと、前
記第２のプライオリティエンコーダの出力である第２の
シフト量によって前記仮数部中間データを左シフトし、
最終的に正規化された仮数部を出力する左シフタと、前
記指数部中間データと前記第２のプライオリティエンコ
ーダの出力である第２のシフト量を入力し、前者と後者
の演算により、指数部の補整を行い、最終的な指数部を
出力する第２の演算器とを有していることを特徴とする
固定浮動データ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112808A JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112808A JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276121A true JPS63276121A (ja) | 1988-11-14 |
| JP2512939B2 JP2512939B2 (ja) | 1996-07-03 |
Family
ID=14596048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112808A Expired - Fee Related JP2512939B2 (ja) | 1987-05-07 | 1987-05-07 | 固定浮動デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512939B2 (ja) |
-
1987
- 1987-05-07 JP JP62112808A patent/JP2512939B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512939B2 (ja) | 1996-07-03 |
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|---|---|---|---|
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