JPH01111229A - 浮動小数点加減算器 - Google Patents
浮動小数点加減算器Info
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- JPH01111229A JPH01111229A JP62268120A JP26812087A JPH01111229A JP H01111229 A JPH01111229 A JP H01111229A JP 62268120 A JP62268120 A JP 62268120A JP 26812087 A JP26812087 A JP 26812087A JP H01111229 A JPH01111229 A JP H01111229A
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- 238000010606 normalization Methods 0.000 claims description 12
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- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C43/00—Compression moulding, i.e. applying external pressure to flow the moulding material; Apparatus therefor
- B29C43/02—Compression moulding, i.e. applying external pressure to flow the moulding material; Apparatus therefor of articles of definite length, i.e. discrete articles
- B29C43/18—Compression moulding, i.e. applying external pressure to flow the moulding material; Apparatus therefor of articles of definite length, i.e. discrete articles incorporating preformed parts or layers, e.g. compression moulding around inserts or for coating articles
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29L—INDEXING SCHEME ASSOCIATED WITH SUBCLASS B29C, RELATING TO PARTICULAR ARTICLES
- B29L2031/00—Other particular articles
- B29L2031/30—Vehicles, e.g. ships or aircraft, or body parts thereof
- B29L2031/3044—Bumpers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は加減算器、特に多桁シフタを用いて高速に２進
浮動小数点データ相互の加減算を行う浮動小数点加減算
器に関するものである。
浮動小数点データ相互の加減算を行う浮動小数点加減算
器に関するものである。
２進浮動小数点データ相互の加減算においては、第１オ
ペランドの指数部の値と第２オペランドの指数部の値と
の差に基づく桁合せシフト、および演算結果を正規化す
る処理を含んでいる。このため、従来より桁合せおよび
正規化の各々に多桁シフタを用いることにより、浮動小
数点加算の高速化を実現してきた。しかしながら回路規
模の大きい多桁シフタを２つ用いるため、浮動小数点加
減算器全体の回路規模が大きくなっていた。
ペランドの指数部の値と第２オペランドの指数部の値と
の差に基づく桁合せシフト、および演算結果を正規化す
る処理を含んでいる。このため、従来より桁合せおよび
正規化の各々に多桁シフタを用いることにより、浮動小
数点加算の高速化を実現してきた。しかしながら回路規
模の大きい多桁シフタを２つ用いるため、浮動小数点加
減算器全体の回路規模が大きくなっていた。
本発明の目的は浮動小数点加減算において、多桁シフタ
を１つだけ用いることにより演算時間を短縮すると同時
にハードウェア量の増加を抑えた浮動小数点加減算器を
提供することにある。
を１つだけ用いることにより演算時間を短縮すると同時
にハードウェア量の増加を抑えた浮動小数点加減算器を
提供することにある。
Ｃ問題点を解決するための手段〕
第１の発明は、浮動小数点データ相互の指数部の内容に
もとづいて、いずれか一方のデータの仮数部の内容をシ
フトする桁合せシフトを行い、かつ加減算結果の正規化
シフトを行う浮動小数点加減算器において、多桁シフタ
、１ビット右シフタ、１ビット左シフタを有し、第１オ
ペランドの指数部の値と第２オペランドの指数部の値と
の差の判定を行い、前記判定で桁合せシフトが１ビット
以下の右シフトの場合は１ビット右シフタで桁合せシフ
トを行って多桁シフタを加減算結果の正規化シフトに用
い、一方、桁合せシフトが２ビット以上の右シフトの場
合は多桁シフトで桁合せシフトを行って１ピント左シフ
タを加減算結果の正規化シフトに用いることを特徴とし
ている。
もとづいて、いずれか一方のデータの仮数部の内容をシ
フトする桁合せシフトを行い、かつ加減算結果の正規化
シフトを行う浮動小数点加減算器において、多桁シフタ
、１ビット右シフタ、１ビット左シフタを有し、第１オ
ペランドの指数部の値と第２オペランドの指数部の値と
の差の判定を行い、前記判定で桁合せシフトが１ビット
以下の右シフトの場合は１ビット右シフタで桁合せシフ
トを行って多桁シフタを加減算結果の正規化シフトに用
い、一方、桁合せシフトが２ビット以上の右シフトの場
合は多桁シフトで桁合せシフトを行って１ピント左シフ
タを加減算結果の正規化シフトに用いることを特徴とし
ている。
第２の発明は、第１オペランド指数部入力データと第２
オペランド指数部入力データとの大小判定を行うと同時
に、第１オペランド指数部入力データと第２オペランド
指数部入力データとの差の絶対値である桁合せシフト量
信号を出力する指数部比較器と、 前記桁合せシフト量信号が２以上か否かを判定するシフ
ト量判定器と、 第１オペランド指数部入力データおよび第２オペランド
指数部入力データの何れかを選択出力する指数部選択器
と、 第１オペランド仮数部入力データを第１の出力とし第２
オペランド仮数部入力データを第２の出力とするか或い
は第１オペランド仮数部入力データを第２の出力とし第
２オペランド仮数部入力データを第１の出力とする第１
の仮数部交換器と、前記第１の仮数部交換器の第１の出
力または後述する加減算器の出力の何れかを選択するシ
フタ入力選択器と、 前記桁合せシフト量信号または後述する最大反符号ビッ
ト検出器の出力を選択するシフト量選択器と、 前記シフト量選択器の出力をシフト量として前記シフタ
入力選択器の出力の多ビットシフトを行う多桁シフタと
、 前記第１の仮数部交換器の第１の出力を入力とし１ビッ
ト右シフトまたはシフトを行わないで出力する第１の１
ビット右シフタと、 前記多ビットシフタの出力または前記第１の１ビット右
シフタの出力を選択する加減算入力選択器と、 前記加減算入力選択器の出力を第２の出力とし前記第１
の仮数部交換器の第２の出力を第１の出力とするか或い
は前記加減算入力選択器の出力を第１の出力とし前記第
１の仮数部交換器の第２の出力を第２の出力とする第２
の仮数部交換器と、前記第２の仮数部交換器の第１の出
力と前記第２の仮数部交換器の第２の出力との加減算を
行う加減算器と、 前記加減算器の出力の符号ビットと符号ビットの下位ビ
ットの中で符号ビットと異なるビットを有する最大桁の
ビットの位置の差を検出して検出値を出力する最大反符
号ビット検出器と、前記加減算器の出力を入力とし１ビ
ット左シフトまたはシフトを行わずに出力する１ビット
左シフタと、 前記加減算器の出力を入力として１ビット右シフトを行
う第２の１ビット右シフタと、前記第２の１ビット右シ
フタの出力または１ビット左シフタの出力または多桁シ
フタの出力を選択する仮数部出力選択器と、 −１または最大反符号ビット検出器の出力を選択出力す
る指数部修正量選択器と、 前記指数部選択器の出力から前記指数部修正量選択器の
出力を減ずる指数部修正器とを備えることを特徴として
いる。
オペランド指数部入力データとの大小判定を行うと同時
に、第１オペランド指数部入力データと第２オペランド
指数部入力データとの差の絶対値である桁合せシフト量
信号を出力する指数部比較器と、 前記桁合せシフト量信号が２以上か否かを判定するシフ
ト量判定器と、 第１オペランド指数部入力データおよび第２オペランド
指数部入力データの何れかを選択出力する指数部選択器
と、 第１オペランド仮数部入力データを第１の出力とし第２
オペランド仮数部入力データを第２の出力とするか或い
は第１オペランド仮数部入力データを第２の出力とし第
２オペランド仮数部入力データを第１の出力とする第１
の仮数部交換器と、前記第１の仮数部交換器の第１の出
力または後述する加減算器の出力の何れかを選択するシ
フタ入力選択器と、 前記桁合せシフト量信号または後述する最大反符号ビッ
ト検出器の出力を選択するシフト量選択器と、 前記シフト量選択器の出力をシフト量として前記シフタ
入力選択器の出力の多ビットシフトを行う多桁シフタと
、 前記第１の仮数部交換器の第１の出力を入力とし１ビッ
ト右シフトまたはシフトを行わないで出力する第１の１
ビット右シフタと、 前記多ビットシフタの出力または前記第１の１ビット右
シフタの出力を選択する加減算入力選択器と、 前記加減算入力選択器の出力を第２の出力とし前記第１
の仮数部交換器の第２の出力を第１の出力とするか或い
は前記加減算入力選択器の出力を第１の出力とし前記第
１の仮数部交換器の第２の出力を第２の出力とする第２
の仮数部交換器と、前記第２の仮数部交換器の第１の出
力と前記第２の仮数部交換器の第２の出力との加減算を
行う加減算器と、 前記加減算器の出力の符号ビットと符号ビットの下位ビ
ットの中で符号ビットと異なるビットを有する最大桁の
ビットの位置の差を検出して検出値を出力する最大反符
号ビット検出器と、前記加減算器の出力を入力とし１ビ
ット左シフトまたはシフトを行わずに出力する１ビット
左シフタと、 前記加減算器の出力を入力として１ビット右シフトを行
う第２の１ビット右シフタと、前記第２の１ビット右シ
フタの出力または１ビット左シフタの出力または多桁シ
フタの出力を選択する仮数部出力選択器と、 −１または最大反符号ビット検出器の出力を選択出力す
る指数部修正量選択器と、 前記指数部選択器の出力から前記指数部修正量選択器の
出力を減ずる指数部修正器とを備えることを特徴として
いる。
２進浮動小数点データの仮数部が２の補数表現され、小
数点が最上位ビットの右側にあると仮定する。このとき
正規化された仮数部は１／２以上１未満の値または一１
以上−１／２未満の値をとる。すなわち、ビットパター
ンで表すと正数の場合は０１００・・・０より大きく、
０１１１・・・１より小さく、負数の場合は１０００・
・・０より太きく１０１１・・・１より小さい、一方、
桁合せシフトにより２ビット以上算術右シフトされた仮
数部は０以上１／４未満の値または一１／４以上Ｏ未溝
の値をとる。なぜならば正数の場合は０００１１１・・
・１より小さく、負数の場合は１１１００・・・０より
大きいからである。
数点が最上位ビットの右側にあると仮定する。このとき
正規化された仮数部は１／２以上１未満の値または一１
以上−１／２未満の値をとる。すなわち、ビットパター
ンで表すと正数の場合は０１００・・・０より大きく、
０１１１・・・１より小さく、負数の場合は１０００・
・・０より太きく１０１１・・・１より小さい、一方、
桁合せシフトにより２ビット以上算術右シフトされた仮
数部は０以上１／４未満の値または一１／４以上Ｏ未溝
の値をとる。なぜならば正数の場合は０００１１１・・
・１より小さく、負数の場合は１１１００・・・０より
大きいからである。
そこで正規化された仮数部をＭｌ、２ビット以上算術シ
フトされた仮数部をＭ２とした時の、Ｍ１十Ｍ２或いは
Ｍｌ−Ｍ２或いはＭ２−Ｍｌのとりうる値の範囲を表１
に示す。但し表１において、ｅは最下位ビットの大きさ
の値を表す。すなわち１−ｅは０１１１・・・１を表す
。
フトされた仮数部をＭ２とした時の、Ｍ１十Ｍ２或いは
Ｍｌ−Ｍ２或いはＭ２−Ｍｌのとりうる値の範囲を表１
に示す。但し表１において、ｅは最下位ビットの大きさ
の値を表す。すなわち１−ｅは０１１１・・・１を表す
。
表１より、正規化された仮数部と２ビ・ソト右シフトさ
れた仮数部との加減算によって得られる値は、−１−（
１／４）以上−１／４未満の値、または、１／４以上１
＋（１／４）未満の値をとることがわかる。以上の範囲
において−１−（１／４）以上−１／２以下の値、およ
び、１／２以上１＋（１／４）未満では正規化する或い
はオーバーフローする場合となっている。残りの一１／
２以上−１／４未満および１／４以上１／２未満の範囲
、すなわちビットパターンで表すと１１００・・・０か
ら１１０１１・・・１および００１０・・・０から００
１１・・・１までの数は１ビ・ソト左シフトで正規化す
ることができる。
れた仮数部との加減算によって得られる値は、−１−（
１／４）以上−１／４未満の値、または、１／４以上１
＋（１／４）未満の値をとることがわかる。以上の範囲
において−１−（１／４）以上−１／２以下の値、およ
び、１／２以上１＋（１／４）未満では正規化する或い
はオーバーフローする場合となっている。残りの一１／
２以上−１／４未満および１／４以上１／２未満の範囲
、すなわちビットパターンで表すと１１００・・・０か
ら１１０１１・・・１および００１０・・・０から００
１１・・・１までの数は１ビ・ソト左シフトで正規化す
ることができる。
以上よりまず桁合せシフト量が２ビット以上の場合は、
まず多ビットシフタで正規化シフトを行い次に加減算を
行う。最後に必要ならば１ビット左シフタを用いること
により正規化シフトを行うことができる。
まず多ビットシフタで正規化シフトを行い次に加減算を
行う。最後に必要ならば１ビット左シフタを用いること
により正規化シフトを行うことができる。
一方、桁合せシフト量が１ビット以下の場合は、まず必
要ならば１ビット右シフタで桁合せシフトを行い、次に
加減算を行う。最後に多ビットシフタで正規化を行う。
要ならば１ビット右シフタで桁合せシフトを行い、次に
加減算を行う。最後に多ビットシフタで正規化を行う。
但し、加減算においてオーバーフローが生じた時は、１
ビット右シフタにより正規化を行う。
ビット右シフタにより正規化を行う。
以上より、１つの多ビットシフタを桁合せシフト或いは
正規化シフトの何れかに切り換えて用いることにより正
規化浮動小数点加減算器を構成することができる。
正規化シフトの何れかに切り換えて用いることにより正
規化浮動小数点加減算器を構成することができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
この浮動小数点加減算器は、指数部比較器１、シフト量
判定器（Ｓ ＵＢ） １０１ 、指数部選択器（ＳＥＬ
）２、第１の仮数部交換器（ＸＣＨＧ）３、シフタ入力
選択器（Ｓ’ＥＬ）４、シフト量選択器（ＳＥＬ）５、
多桁シフタ（ＳＦＴ）６、第１の１ビット右シフタ（Ｒ
３）７、加減算入力選択器（ＳＥＬ）８、第２の仮数部
交換器（Ｘ ＣＨＧ）９、加減算器（ＡＤＤ／５ＵＢ）
１０、最大反符号ビット検出器（ＰＲ）１１．１ビット
左シフタ（ＬＳ）１２、第２の１ビット右シフタ（Ｒ３
）１３、仮数部出力選択器（ＳＥＬ）１４、指数部修正
量選択器（ＳＥＬ）１５、指数部修正器（ＳＵＢ）１６
から構成される。
判定器（Ｓ ＵＢ） １０１ 、指数部選択器（ＳＥＬ
）２、第１の仮数部交換器（ＸＣＨＧ）３、シフタ入力
選択器（Ｓ’ＥＬ）４、シフト量選択器（ＳＥＬ）５、
多桁シフタ（ＳＦＴ）６、第１の１ビット右シフタ（Ｒ
３）７、加減算入力選択器（ＳＥＬ）８、第２の仮数部
交換器（Ｘ ＣＨＧ）９、加減算器（ＡＤＤ／５ＵＢ）
１０、最大反符号ビット検出器（ＰＲ）１１．１ビット
左シフタ（ＬＳ）１２、第２の１ビット右シフタ（Ｒ３
）１３、仮数部出力選択器（ＳＥＬ）１４、指数部修正
量選択器（ＳＥＬ）１５、指数部修正器（ＳＵＢ）１６
から構成される。
上記構成において、指数部比較器１は、第１オペランド
指数部入力データ１７から第２オペランド指数部入力デ
ータ１８を減じ、減算結果の符号ビットである大小判定
信号２１と、減算結果の絶対値である桁合せシフト量信
号２２とを出力する。指数部比較器１の詳細については
後述する。
指数部入力データ１７から第２オペランド指数部入力デ
ータ１８を減じ、減算結果の符号ビットである大小判定
信号２１と、減算結果の絶対値である桁合せシフト量信
号２２とを出力する。指数部比較器１の詳細については
後述する。
シフト量判定器１０１は、指数部比較器１が出力するシ
フト量信号２２を入力しその絶対値が２以上である時を
１とし、１以下の時０とする桁合せシフタ指定信号２３
を出力する。
フト量信号２２を入力しその絶対値が２以上である時を
１とし、１以下の時０とする桁合せシフタ指定信号２３
を出力する。
指数部選択器２は、第１オペランド指数部入力データ１
７と第２オペランド指数部入力データ１８を入力し、指
数部比較器１が出力する大小判定信号２１にもとづいて
値の大きい方を出力する。
７と第２オペランド指数部入力データ１８を入力し、指
数部比較器１が出力する大小判定信号２１にもとづいて
値の大きい方を出力する。
第１の仮数部交換器３は、指数部比較器１が出力する大
小判定信号２１が１の時、第１オペランド仮数部入力デ
ータ１９を第１の出力２４とし、第２オペランド仮数部
入力データ２０を第２の出力２５とし、指数部比較器１
が出力する大小判定信号２１がＯの時、第１オペランド
仮数部入力データ１９を第２の出力２５とし、第２オペ
ランド仮数部入力データ２０を第１の出力２４とする。
小判定信号２１が１の時、第１オペランド仮数部入力デ
ータ１９を第１の出力２４とし、第２オペランド仮数部
入力データ２０を第２の出力２５とし、指数部比較器１
が出力する大小判定信号２１がＯの時、第１オペランド
仮数部入力データ１９を第２の出力２５とし、第２オペ
ランド仮数部入力データ２０を第１の出力２４とする。
シフタ入力選択器４は、シフト量判定器１０１が出力す
る桁合せシフタ指定信号２３が１の時、第１の仮数部交
換器３の第１の出力２４を選択し、桁合せシフタ指定信
号２３が０の時、後述する加減算器１０の出力２６を指
定する。
る桁合せシフタ指定信号２３が１の時、第１の仮数部交
換器３の第１の出力２４を選択し、桁合せシフタ指定信
号２３が０の時、後述する加減算器１０の出力２６を指
定する。
シフト量選択器５は、桁合せシフタ指定信号２３が１の
時、指数部比較器１が出力する桁合せシフト量信号２２
を選択し、桁合せシフタ指定信号２３が０の時、後述す
る最大反符号ビット検出器１１の出力を選択する。
時、指数部比較器１が出力する桁合せシフト量信号２２
を選択し、桁合せシフタ指定信号２３が０の時、後述す
る最大反符号ビット検出器１１の出力を選択する。
多桁シフタ６は、シフタ入力選択器４の出力を、シフト
量選択器５の出力をシフト量として多ビットシフトを行
う。但し桁合せシフタ指定信号２３が１の時は算術右シ
フトを、桁合せシフタ指定信号２３が０の時は左シフト
を行う。
量選択器５の出力をシフト量として多ビットシフトを行
う。但し桁合せシフタ指定信号２３が１の時は算術右シ
フトを、桁合せシフタ指定信号２３が０の時は左シフト
を行う。
第１の１ビット右シフタ７は、シフト量選択器５の出力
の最下位ビットが１の時は仮数部交換器３の第１の出力
２４の１ビット右シフトを行い、０の時はシフトを行わ
ないで出力する。
の最下位ビットが１の時は仮数部交換器３の第１の出力
２４の１ビット右シフトを行い、０の時はシフトを行わ
ないで出力する。
加減算入力選択器８は、桁合せシフタ指定信号２３が１
の時、多桁シフタ６の出力を選択し、桁合せシフタ指定
信号２３がＯの時、第１の１ビット右シフタフの出力を
選択する。
の時、多桁シフタ６の出力を選択し、桁合せシフタ指定
信号２３がＯの時、第１の１ビット右シフタフの出力を
選択する。
第２の仮数部交換器９は、指数部比較器１が出力する大
小判定信号が０の時、加減算入力選択器８の出力を第２
の出力２８とし、第１の仮数部交換器３の第２の出力２
５を第１の出力２７とし、指数部比較器１が出力する大
小判定信号２１が１の時、加減算入力選択器８の出力を
第１の出力２７とし、第１の仮数部交換器３の第２の出
力２５を第２の出力２８とする。
小判定信号が０の時、加減算入力選択器８の出力を第２
の出力２８とし、第１の仮数部交換器３の第２の出力２
５を第１の出力２７とし、指数部比較器１が出力する大
小判定信号２１が１の時、加減算入力選択器８の出力を
第１の出力２７とし、第１の仮数部交換器３の第２の出
力２５を第２の出力２８とする。
加減算器１０は、第２の仮数部交換器９の第１の出力２
７と第２の出力２８との加算、または、第１の出力２７
から第２の出力２８の減算を行う。
７と第２の出力２８との加算、または、第１の出力２７
から第２の出力２８の減算を行う。
最大反符号ビット検出器１１は、加減算器１０の出力２
６の符号ビットと最大反符号ビット（符号ビットの下位
ビットの中で符号ビットと異なるピントを有する最大桁
のビット）の位置の差を検出して検出値を出力する。
６の符号ビットと最大反符号ビット（符号ビットの下位
ビットの中で符号ビットと異なるピントを有する最大桁
のビット）の位置の差を検出して検出値を出力する。
１ビット左シフタ１２は、加減算器１０の出力２６を、
最大反符号ビット検出器１１の最下位ビットが１の時は
１ビット左シフトを行い、０の時はシフトせずに出力す
る。
最大反符号ビット検出器１１の最下位ビットが１の時は
１ビット左シフトを行い、０の時はシフトせずに出力す
る。
第２の１ビット右シフタ１３は、加減算器１０の出力の
１ビット右シフトを行う。
１ビット右シフトを行う。
仮数部出力選択器１４は、加減算器１０においてオーバ
ーフローが生じた時には第２の１ビット右シフタ１３の
出力を選択出力し、オーバーフローが生じない時には、
シフト量判定器１０１が出力する桁合せシフタ指定信号
２３が１の時は１ビット左シフタ１２の出力を選択し、
桁合せシフタ指定信号２３が０の時は多桁シフタ６の出
力を選択する。仮数部出力選択器１４の出力を仮数部出
力２９とする。
ーフローが生じた時には第２の１ビット右シフタ１３の
出力を選択出力し、オーバーフローが生じない時には、
シフト量判定器１０１が出力する桁合せシフタ指定信号
２３が１の時は１ビット左シフタ１２の出力を選択し、
桁合せシフタ指定信号２３が０の時は多桁シフタ６の出
力を選択する。仮数部出力選択器１４の出力を仮数部出
力２９とする。
指数部修正量選択器１５は、加減算器１０でオーバーフ
ローが生した時は、−１を選択出力し、オーバーフロー
が生じない時は、最大反符号ビット検出器１１の出力を
選択出力する。
ローが生した時は、−１を選択出力し、オーバーフロー
が生じない時は、最大反符号ビット検出器１１の出力を
選択出力する。
指数部修正器１６は、指数部選択器２の出力から指数部
修正量選択器１５の出力を減ずる。減算結果を指数部出
力３０とする。
修正量選択器１５の出力を減ずる。減算結果を指数部出
力３０とする。
指数部比較器１の構成を第２図を用いて説明する。指数
部比較器１は、第１の減算器２０１と、第２の減算器２
０２と、選択器２０３から構成される。
部比較器１は、第１の減算器２０１と、第２の減算器２
０２と、選択器２０３から構成される。
第１の減算器２０１は、第１オペランド指数部入力デー
タ１７から第２オペランド指数部入力データ１８の減算
を行い、また、減算結果の符号ビットを大小判定信号２
１として出力する。
タ１７から第２オペランド指数部入力データ１８の減算
を行い、また、減算結果の符号ビットを大小判定信号２
１として出力する。
第２の減算器２０２は、第２オペランド指数部入力デー
タ１８から第１オペランド指数部入力デーク１７の減算
を行う。
タ１８から第１オペランド指数部入力デーク１７の減算
を行う。
選択器２０３は、大小判定信号２１が０の時は第１の減
算器の出力を、大小判定信号２１が１の時は第２の減算
器の出力をシフト量信号２２として選択出力する。
算器の出力を、大小判定信号２１が１の時は第２の減算
器の出力をシフト量信号２２として選択出力する。
次に、上記構成を有する浮動小数点加減算器の動作を説
明する。
明する。
まずシフト量判定器１０１の桁合せシフタ指定信号出力
２３がＯの時は、指数部比較器１の桁合せシフト量指定
信号２２にもとづいて１ビット右シフタ７において桁合
せシフトされた仮数部データを加減算入力選択器８にお
いて選択する。
２３がＯの時は、指数部比較器１の桁合せシフト量指定
信号２２にもとづいて１ビット右シフタ７において桁合
せシフトされた仮数部データを加減算入力選択器８にお
いて選択する。
加減算器１０においてオーバーフローが生じない場合は
、シフタ入力選択器４において加減算器１０の出力を選
択し、多桁シフタ６においてシフト量選択器５で選択さ
れた最大反符号ビット検出器１１の出力をシフト量とし
て正規化シフトを行い、この結果を仮数部出力選択器１
４で選択出力する。−方、指数部修正器１６では、指数
部修正量選択器１５で選択された最大反符号ビット検出
器１１の出力値を指数部選択器２で選択された値の大き
い方の指数部の値から減じて、指数部出力３０弄する。
、シフタ入力選択器４において加減算器１０の出力を選
択し、多桁シフタ６においてシフト量選択器５で選択さ
れた最大反符号ビット検出器１１の出力をシフト量とし
て正規化シフトを行い、この結果を仮数部出力選択器１
４で選択出力する。−方、指数部修正器１６では、指数
部修正量選択器１５で選択された最大反符号ビット検出
器１１の出力値を指数部選択器２で選択された値の大き
い方の指数部の値から減じて、指数部出力３０弄する。
加減算器１０においてオーバーフローが生じた場合は、
１ビット右シフタ１３において加減算器１０の出力２６
を１ビット右シフトした値を仮数部出力選択器１４にお
いて選択出力する。また、指数部修正器１６では、指数
部修正量選択器１５で選択された値−１を指数部選択器
２で選択された大きい方の指数部の値から減じて、指数
部出力３０とする。
１ビット右シフタ１３において加減算器１０の出力２６
を１ビット右シフトした値を仮数部出力選択器１４にお
いて選択出力する。また、指数部修正器１６では、指数
部修正量選択器１５で選択された値−１を指数部選択器
２で選択された大きい方の指数部の値から減じて、指数
部出力３０とする。
一方、シフト量判定器１０１の桁合せシフタ指定信号出
力が１の時は、指数部比較器１の桁合せシフト量信号２
２にもとづいて多桁シフタ６において桁合せシフトされ
た仮数部データを加減算入力選択器８において選択する
。
力が１の時は、指数部比較器１の桁合せシフト量信号２
２にもとづいて多桁シフタ６において桁合せシフトされ
た仮数部データを加減算入力選択器８において選択する
。
加減算器１０においてオーバーフローが生じない場合は
、ｌビット左シフタ１２において最大反符号ビット検出
器１１の出力をシフト量として正規化シフトを行い、こ
の結果を仮数部出力選択器１４で選択出力する。一方、
指数部修正器１６では、指数部修正量選択器１５で選択
された最大反符号ビット検出器１１の出力値を指数部選
択器２で選択された値の大きい方の指数部の値から滅じ
て、指数部出力３０とする。
、ｌビット左シフタ１２において最大反符号ビット検出
器１１の出力をシフト量として正規化シフトを行い、こ
の結果を仮数部出力選択器１４で選択出力する。一方、
指数部修正器１６では、指数部修正量選択器１５で選択
された最大反符号ビット検出器１１の出力値を指数部選
択器２で選択された値の大きい方の指数部の値から滅じ
て、指数部出力３０とする。
加減算器１０においてオーバーフローが生じた場合は、
１ビット右シフタ１３において加減算器１０の出力２６
を１ビット右シフトした値を仮数部出力選択器１４にお
いて選択出力する。また、指数部修正器１６では、指数
部修正量選択器１５で選択された値−１を指数部選択器
２で選択された大きい方の指数部の値から減じて、指数
部出力３０とする。
１ビット右シフタ１３において加減算器１０の出力２６
を１ビット右シフトした値を仮数部出力選択器１４にお
いて選択出力する。また、指数部修正器１６では、指数
部修正量選択器１５で選択された値−１を指数部選択器
２で選択された大きい方の指数部の値から減じて、指数
部出力３０とする。
以上のようにして第１オペランド指数部入力データ１７
と第１オペランド仮数部入力データ１９からなる第１オ
ペランドと、第２オペランド指数部入力データ１８と第
２オペランド仮数部入力データ２０からなる第２オペラ
ンドとの間の加減算を実行することができる。
と第１オペランド仮数部入力データ１９からなる第１オ
ペランドと、第２オペランド指数部入力データ１８と第
２オペランド仮数部入力データ２０からなる第２オペラ
ンドとの間の加減算を実行することができる。
以上の説明で明らかなように、本発明によれば、浮動小
数点データ相互の指数部の内容にもとづいて、いずれか
一方のデータの仮数部の内容をシフトする桁合せシフト
を行い、かつ加減算結果の正規化シフトを行う浮動小数
点加減算器において、１つの多桁シフタを入力データに
より桁合せシフト或いは正規化シフタとして切り替えて
用いることにより、少ないハードウェア量で浮動小数点
加減算を高速に行える効果がある。
数点データ相互の指数部の内容にもとづいて、いずれか
一方のデータの仮数部の内容をシフトする桁合せシフト
を行い、かつ加減算結果の正規化シフトを行う浮動小数
点加減算器において、１つの多桁シフタを入力データに
より桁合せシフト或いは正規化シフタとして切り替えて
用いることにより、少ないハードウェア量で浮動小数点
加減算を高速に行える効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における指数部比較器の構成を示すブロック図で
ある。 １・・・・指数部比較器 １０１ ・・・シフト量判定器 ２・・・・指数部選択器 ３・・・・第１の仮数部交換器 ４・・・・シフタ入力選択器 ５・・・・シフト量選択器 ６・・・・多桁シフタ ７・・・・第１の１ビット右シフタ ８・・・・加減算入力選択器 ９・・・・第２の仮数部交換器 １０・・・・加減算器 １１・・・・最大反符号ビット検出器 １２・・・・１ビット左シフタ １３・・・・第２の１ビット右シフタ １４・・・・仮数部出力選択器 １５・・・・指数部修正量選択器 １６・・・・指数部修正器 １７・・・・第１オペランド指数部入力データ１８・・
・・第２オペランド指数部入力データ１９・・・・第１
オペランド仮数部入力データ２０・・・・第２オペラン
ド仮数部入力データ２１・・・・大小判定信号 ２２・・・・桁合せシフト量信号 ２３・・・・桁合せシフタ指定信号 ２４・・・・第１の仮数部交換器の第１の出力２５・・
・・第１の仮数部交換器の第２の出力２６・・・・加減
算器の出力 ２７・・・・第２の仮数部交換器の第１の出力２８・・
・・第２の仮数部交換器の第２の出力２９・・・・仮数
部出力 ３０・・・・指数部出力 代理人 弁理士 岩 佐 義 幸
第１図における指数部比較器の構成を示すブロック図で
ある。 １・・・・指数部比較器 １０１ ・・・シフト量判定器 ２・・・・指数部選択器 ３・・・・第１の仮数部交換器 ４・・・・シフタ入力選択器 ５・・・・シフト量選択器 ６・・・・多桁シフタ ７・・・・第１の１ビット右シフタ ８・・・・加減算入力選択器 ９・・・・第２の仮数部交換器 １０・・・・加減算器 １１・・・・最大反符号ビット検出器 １２・・・・１ビット左シフタ １３・・・・第２の１ビット右シフタ １４・・・・仮数部出力選択器 １５・・・・指数部修正量選択器 １６・・・・指数部修正器 １７・・・・第１オペランド指数部入力データ１８・・
・・第２オペランド指数部入力データ１９・・・・第１
オペランド仮数部入力データ２０・・・・第２オペラン
ド仮数部入力データ２１・・・・大小判定信号 ２２・・・・桁合せシフト量信号 ２３・・・・桁合せシフタ指定信号 ２４・・・・第１の仮数部交換器の第１の出力２５・・
・・第１の仮数部交換器の第２の出力２６・・・・加減
算器の出力 ２７・・・・第２の仮数部交換器の第１の出力２８・・
・・第２の仮数部交換器の第２の出力２９・・・・仮数
部出力 ３０・・・・指数部出力 代理人 弁理士 岩 佐 義 幸
Claims (2)
- （１）浮動小数点データ相互の指数部の内容にもとづい
て、いずれか一方のデータの仮数部の内容をシフトする
桁合せシフトを行い、かつ加減算結果の正規化シフトを
行う浮動小数点加減算器において、多桁シフタ、１ビッ
ト右シフタ、１ビット左シフタを有し、第１オペランド
の指数部の値と第２オペランドの指数部の値との差の判
定を行い、前記判定で桁合せシフトが１ビット以下の右
シフトの場合は１ビット右シフタで桁合せシフトを行っ
て多桁シフタを加減算結果の正規化シフトに用い、一方
、桁合せシフトが２ビット以上の右シフトの場合は多桁
シフトで桁合せシフトを行って１ビット左シフタを加減
算結果の正規化シフトに用いることを特徴とする浮動小
数点加減算器。 - （２）第１オペランド指数部入力データと第２オペラン
ド指数部入力データとの大小判定を行うと同時に、第１
オペランド指数部入力データと第２オペランド指数部入
力データとの差の絶対値である桁合せシフト量信号を出
力する指数部比較器と、前記桁合せシフト量信号が２以
上か否かを判定するシフト量判定器と、 第１オペランド指数部入力データおよび第２オペランド
指数部入力データの何れかを選択出力する指数部選択器
と、 第１オペランド仮数部入力データを第１の出力とし第２
オペランド仮数部入力データを第２の出力とするか或い
は第１オペランド仮数部入力データを第２の出力とし第
２オペランド仮数部入力データを第１の出力とする第１
の仮数部交換器と、前記第１の仮数部交換器の第１の出
力または後述する加減算器の出力の何れかを選択するシ
フタ入力選択器と、 前記桁合せシフト量信号または後述する最大反符号ビッ
ト検出器の出力を選択するシフト量選択器と、 前記シフト量選択器の出力をシフト量として前記シフタ
入力選択器の出力の多ビットシフトを行う多桁シフタと
、 前記第１の仮数部交換器の第１の出力を入力とし１ビッ
ト右シフトまたはシフトを行わないで出力する第１の１
ビット右シフタと、 前記多ビットシフタの出力または前記第１の１ビット右
シフタの出力を選択する加減算入力選択器と、 前記加減算入力選択器の出力を第２の出力とし前記第１
の仮数部交換器の第２の出力を第１の出力とするか或い
は前記加減算入力選択器の出力を第１の出力とし前記第
１の仮数部交換器の第２の出力を第２の出力とする第２
の仮数部交換器と、前記第２の仮数部交換器の第１の出
力と前記第２の仮数部交換器の第２の出力との加減算を
行う加減算器と、 前記加減算器の出力の符号ビットと符号ビットの下位ビ
ットの中で符号ビットと異なるビットを有する最大桁の
ビットの位置の差を検出して検出値を出力する最大反符
号ビット検出器と、 前記加減算器の出力を入力とし１ビット左シフトまたは
シフトを行わずに出力する１ビット左シフタと、 前記加減算器の出力を入力として１ビット右シフトを行
う第２の１ビット右シフタと、 前記第２の１ビット右シフタの出力または１ビット左シ
フタの出力または多桁シフタの出力を選択する仮数部出
力選択器と、 −１または最大反符号ビット検出器の出力を選択出力す
る指数部修正量選択器と、 前記指数部選択器の出力から前記指数部修正量選択器の
出力を減ずる指数部修正器とを備えることを特徴とする
浮動小数点加減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268120A JPH01111229A (ja) | 1987-10-26 | 1987-10-26 | 浮動小数点加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268120A JPH01111229A (ja) | 1987-10-26 | 1987-10-26 | 浮動小数点加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01111229A true JPH01111229A (ja) | 1989-04-27 |
Family
ID=17454169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268120A Pending JPH01111229A (ja) | 1987-10-26 | 1987-10-26 | 浮動小数点加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313857A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 浮動小数点加減算装置とその制御方式 |
| US6167420A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158739A (ja) * | 1982-02-22 | 1983-09-21 | レイセオン カンパニ− | 浮動小数点加算方法及び装置 |
-
1987
- 1987-10-26 JP JP62268120A patent/JPH01111229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158739A (ja) * | 1982-02-22 | 1983-09-21 | レイセオン カンパニ− | 浮動小数点加算方法及び装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313857A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 浮動小数点加減算装置とその制御方式 |
| US6167420A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
| US6167419A (en) * | 1997-04-01 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and multiplication circuit |
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