JPH0511980A - 桁あふれ検出方式とその回路 - Google Patents
桁あふれ検出方式とその回路Info
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
Abstract
(57)【要約】
【目的】 加減算の結果の桁あふれの有無を、独立した
回路を使って検出する。 【構成】 図１にこの方式を用いたＡ＋Ｂの桁あふれ検
出回路を示した。反転器１は加数Ｂの数値部ＶB の各ビ
ットを反転した値ＶB ′を出力する。比較器２は、被加
数Ａの数値部ＶA と反転器の出力ＶB ′を入力し、ＶA
＞ＶB ′であるか否かを示す信号Ｃを出力する。Ａ，Ｂ
の符号部ＳA ，ＳB と比較器の出力Ｃをデコーダ３に入
力し、桁あふれ信号Ｏを出力する。デコーダはＳA ，Ｓ
B が０でＶA が大きい時とＳA ，ＳB が１でＶA が小さ
い時に１を、その他の場合には０を出力する回路であ
る。また、比較器をＶA ≧ＶB ′の判定をする回路とす
れば、Ａ＋Ｂ＋１の桁あふれの検出もできる。 【効果】 この回路は加減算器より簡単な回路なので、
加減算器が結果を出力するよりも速く、その結果の桁あ
ふれの有無を検出できる。
回路を使って検出する。 【構成】 図１にこの方式を用いたＡ＋Ｂの桁あふれ検
出回路を示した。反転器１は加数Ｂの数値部ＶB の各ビ
ットを反転した値ＶB ′を出力する。比較器２は、被加
数Ａの数値部ＶA と反転器の出力ＶB ′を入力し、ＶA
＞ＶB ′であるか否かを示す信号Ｃを出力する。Ａ，Ｂ
の符号部ＳA ，ＳB と比較器の出力Ｃをデコーダ３に入
力し、桁あふれ信号Ｏを出力する。デコーダはＳA ，Ｓ
B が０でＶA が大きい時とＳA ，ＳB が１でＶA が小さ
い時に１を、その他の場合には０を出力する回路であ
る。また、比較器をＶA ≧ＶB ′の判定をする回路とす
れば、Ａ＋Ｂ＋１の桁あふれの検出もできる。 【効果】 この回路は加減算器より簡単な回路なので、
加減算器が結果を出力するよりも速く、その結果の桁あ
ふれの有無を検出できる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル演算器の加減算
での桁あふれ検出方式とその回路に関する。
での桁あふれ検出方式とその回路に関する。
【０００２】
【従来の技術】従来では、２数の加減算の結果の桁あふ
れ信号は、加減算の結果または演算の途中で得られる桁
上げ信号を用いて検出していた。
れ信号は、加減算の結果または演算の途中で得られる桁
上げ信号を用いて検出していた。
【０００３】図８はリプル桁上げ方式によるｎビットの
２の補数表現数の加算器である。ａi は被加数Ａのｉビ
ット目の値、ｂi は加数Ｂのｉビット目の値、ｃi はｉ
ビット目の桁上げ出力信号、ｓi はｉビット目の和出力
である。ａn-1 、ｂn-1 はそれぞれ被加数Ａと加数Ｂの
符号部であり、それ以下のビットは数値部である。加算
器本体は、被加数及び加数のｉビット目の値と、ｉ−１
ビット目の桁上げ信号出力を入力し、ｉビット目の和と
桁上げを出力する全加算器１００をｎ個接続して構成さ
れている。桁あふれ信号は符号部からの桁上げ信号ｃ
n-1 と数値部最上位からの桁上げ信号ｃn-2 を入力とす
る排他的論理和回路１０１で求めている。
２の補数表現数の加算器である。ａi は被加数Ａのｉビ
ット目の値、ｂi は加数Ｂのｉビット目の値、ｃi はｉ
ビット目の桁上げ出力信号、ｓi はｉビット目の和出力
である。ａn-1 、ｂn-1 はそれぞれ被加数Ａと加数Ｂの
符号部であり、それ以下のビットは数値部である。加算
器本体は、被加数及び加数のｉビット目の値と、ｉ−１
ビット目の桁上げ信号出力を入力し、ｉビット目の和と
桁上げを出力する全加算器１００をｎ個接続して構成さ
れている。桁あふれ信号は符号部からの桁上げ信号ｃ
n-1 と数値部最上位からの桁上げ信号ｃn-2 を入力とす
る排他的論理和回路１０１で求めている。
【０００４】２の補数以外の負数の表現方法をとった場
合も、符号部からの桁上げ信号と数値部最上位からの桁
上げ信号を用いて、加算結果の桁あふれを検出してい
る。
合も、符号部からの桁上げ信号と数値部最上位からの桁
上げ信号を用いて、加算結果の桁あふれを検出してい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
桁あふれ検出方法では、加算を行った結果や桁上げ信号
から桁あふれを検出していたため、和の結果を得るのと
同時か、それより遅れて桁あふれが判定されるという欠
点があった。本発明の目的は加算器とは独立に桁あふれ
信号を検出する、桁あふれ検出方式及びその回路を提供
することにある。
桁あふれ検出方法では、加算を行った結果や桁上げ信号
から桁あふれを検出していたため、和の結果を得るのと
同時か、それより遅れて桁あふれが判定されるという欠
点があった。本発明の目的は加算器とは独立に桁あふれ
信号を検出する、桁あふれ検出方式及びその回路を提供
することにある。
【０００６】
【課題を解決するための手段】第１の発明の桁あふれ検
出方式は、加算によって行う符号付きの２数の加減算に
おいて、加算の場合は加数の数値部の各ビット反転と被
加数の数値部の大小比較の結果と、２数のそれぞれの符
号部の値から、減算の場合は減数の数値部と被減数の数
値部の大小比較の結果と、減数の符号部の反転と被減数
の符号部の値から、２数の符号部がともに正で被加数ま
たは被減数の数値部が加数または減数の数値部より大き
い場合と、２数の符号部がともに負で被加数または被減
数の数値部が加数または減数の数値部より小さい場合と
して、加減算の結果の桁あふれを検出することを特徴と
している。
出方式は、加算によって行う符号付きの２数の加減算に
おいて、加算の場合は加数の数値部の各ビット反転と被
加数の数値部の大小比較の結果と、２数のそれぞれの符
号部の値から、減算の場合は減数の数値部と被減数の数
値部の大小比較の結果と、減数の符号部の反転と被減数
の符号部の値から、２数の符号部がともに正で被加数ま
たは被減数の数値部が加数または減数の数値部より大き
い場合と、２数の符号部がともに負で被加数または被減
数の数値部が加数または減数の数値部より小さい場合と
して、加減算の結果の桁あふれを検出することを特徴と
している。
【０００７】第２の発明の桁あふれ検出回路は、加数の
数値部を入力し各ビット反転値を出力する反転器と、被
加数の数値部と前記反転器の出力を入力し、入力数の大
小比較の結果を出力する比較器と、被加数及び加数の符
号部と前記比較器の出力を入力とするデコーダから構成
され、第１の発明の方式により加算結果の桁あふれを検
出することを特徴としている。
数値部を入力し各ビット反転値を出力する反転器と、被
加数の数値部と前記反転器の出力を入力し、入力数の大
小比較の結果を出力する比較器と、被加数及び加数の符
号部と前記比較器の出力を入力とするデコーダから構成
され、第１の発明の方式により加算結果の桁あふれを検
出することを特徴としている。
【０００８】第３の発明の桁あふれ検出回路は、被減数
の数値部と減数の数値部を入力し、入力数の大小比較の
結果を出力する比較器と、減数の符号部を入力とする反
転器と、被減数の符号部と前記反転器の出力と前記比較
器の出力を入力とするデコーダから構成され、第１の発
明の方式により減算結果の桁あふれを検出することを特
徴としている。
の数値部と減数の数値部を入力し、入力数の大小比較の
結果を出力する比較器と、減数の符号部を入力とする反
転器と、被減数の符号部と前記反転器の出力と前記比較
器の出力を入力とするデコーダから構成され、第１の発
明の方式により減算結果の桁あふれを検出することを特
徴としている。
【０００９】
【作用】本願発明は、加数の数値部の各ビット符号反転
値と被加数の数値部の大小比較の結果と、加数及び被加
数の符号部とから、加減算の結果の桁あふれを、加減算
を行わずに検出するものである。
値と被加数の数値部の大小比較の結果と、加数及び被加
数の符号部とから、加減算の結果の桁あふれを、加減算
を行わずに検出するものである。
【００１０】次に、図２から図５を用いて本願発明の桁
あふれを検出方法について説明する。ここでは簡単のた
め４ビットの場合を示した。この場合でも一般性を失わ
ず、ｎビットの場合も同様に考えられる。
あふれを検出方法について説明する。ここでは簡単のた
め４ビットの場合を示した。この場合でも一般性を失わ
ず、ｎビットの場合も同様に考えられる。
【００１１】図２は横軸に被加数Ａを、縦軸に加数Ｂを
とり、Ａ＋Ｂの結果が桁あふれを起こす場合、その座標
に×を記入して作られた図である。Ａ＝７、Ｂ＝１の点
（以下これを（７，１）と記す）と（１，７）を結んだ
線の右上部、及び（−８，−１）と（−１，−８）を結
んだ線の左下部に、桁あふれを起こす領域がある。そこ
で、加数Ｂの符号はそのままにして、数値部のみの各ビ
ットを反転させることを考える。例えば７は２進数で０
１１１2 であるから、この操作によって符号を示す最上
位ビットを除いて各ビットを反転した００００2 、つま
り０となるため、（１，７）は（１，０）に移される。
同様に−７は１００１2 であるから、この変換によって
１１１０2 、つまり−２となるので（−２，−７）は
（−２，−２）に移される。
とり、Ａ＋Ｂの結果が桁あふれを起こす場合、その座標
に×を記入して作られた図である。Ａ＝７、Ｂ＝１の点
（以下これを（７，１）と記す）と（１，７）を結んだ
線の右上部、及び（−８，−１）と（−１，−８）を結
んだ線の左下部に、桁あふれを起こす領域がある。そこ
で、加数Ｂの符号はそのままにして、数値部のみの各ビ
ットを反転させることを考える。例えば７は２進数で０
１１１2 であるから、この操作によって符号を示す最上
位ビットを除いて各ビットを反転した００００2 、つま
り０となるため、（１，７）は（１，０）に移される。
同様に−７は１００１2 であるから、この変換によって
１１１０2 、つまり−２となるので（−２，−７）は
（−２，−２）に移される。
【００１２】全てのＢに関してこの操作を行い、桁あふ
れを起こす領域を写像したときの図を図３に示す。この
図で原点を通る破線はＡ＝Ｂとなる点を示している。こ
の図からわかるように、Ｂの数値部の各ビットを反転さ
せる操作を行えば、Ａ、Ｂとも正数の時、つまり図３の
第１象限では、Ａ＞Ｂの範囲が桁あふれを起こすＡ、Ｂ
の組み合わせとなり、Ａ、Ｂとも負数の時、つまり図３
上の第３象限ではＡ≦Ｂの範囲が桁あふれを起こすＡ、
Ｂの組み合わせとなることがわかる。Ａ、Ｂの一方が正
数でもう一方が負数の場合は桁あふれはおこさない。そ
こで、反転器を用いてＢの数値部を反転した値と、Ａの
数値部を比較した結果と、２数のそれぞれの符号部の値
から桁あふれを起こすＡ、Ｂの組み合わせを判別するこ
とができる。
れを起こす領域を写像したときの図を図３に示す。この
図で原点を通る破線はＡ＝Ｂとなる点を示している。こ
の図からわかるように、Ｂの数値部の各ビットを反転さ
せる操作を行えば、Ａ、Ｂとも正数の時、つまり図３の
第１象限では、Ａ＞Ｂの範囲が桁あふれを起こすＡ、Ｂ
の組み合わせとなり、Ａ、Ｂとも負数の時、つまり図３
上の第３象限ではＡ≦Ｂの範囲が桁あふれを起こすＡ、
Ｂの組み合わせとなることがわかる。Ａ、Ｂの一方が正
数でもう一方が負数の場合は桁あふれはおこさない。そ
こで、反転器を用いてＢの数値部を反転した値と、Ａの
数値部を比較した結果と、２数のそれぞれの符号部の値
から桁あふれを起こすＡ、Ｂの組み合わせを判別するこ
とができる。
【００１３】図４、図５は図２、３と同様なことをＡ＋
Ｂ＋１について示したものである。この場合では、図４
に示されたように、（７，０）と（０，７）を結ぶ線の
右上部と、（−８，−２）と（−２，−８）を結ぶ線の
左下部が、桁あふれを起こすＡ、Ｂの組の範囲である。
Ｂ＋１について示したものである。この場合では、図４
に示されたように、（７，０）と（０，７）を結ぶ線の
右上部と、（−８，−２）と（−２，−８）を結ぶ線の
左下部が、桁あふれを起こすＡ、Ｂの組の範囲である。
【００１４】Ｂの数値部の各ビットを反転する操作によ
る、桁あふれを起こす範囲の写像を、図５に示す。破線
はＡ＝Ｂを示している。この図からわかるように、第１
象限ではＡ≧Ｂが桁あふれを起こす範囲であり、第３象
限ではＡ＜Ｂの範囲が桁あふれを起こすＡ、Ｂの組であ
る。このように、Ａ＋Ｂ＋１の場合もＢの数値部の各ビ
ットを反転した値とＡの数値部を比較した結果と、２数
のそれぞれの符号部の値から桁あふれを検出することが
できる。
る、桁あふれを起こす範囲の写像を、図５に示す。破線
はＡ＝Ｂを示している。この図からわかるように、第１
象限ではＡ≧Ｂが桁あふれを起こす範囲であり、第３象
限ではＡ＜Ｂの範囲が桁あふれを起こすＡ、Ｂの組であ
る。このように、Ａ＋Ｂ＋１の場合もＢの数値部の各ビ
ットを反転した値とＡの数値部を比較した結果と、２数
のそれぞれの符号部の値から桁あふれを検出することが
できる。
【００１５】以上のように、反転器と、比較器と、２数
の符号部と比較の結果を入力とするデコーダとを用い
て、加算を行わず桁あふれを検出することができる。
の符号部と比較の結果を入力とするデコーダとを用い
て、加算を行わず桁あふれを検出することができる。
【００１６】
【実施例】図１に本発明の方式を実現する桁あふれ検出
回路の一実施例を示した。反転器１は加数Ｂの数値部Ｖ
B の各ビットを反転した値ＶB ′を出力する。比較器２
は、被加数Ａの数値部ＶA と反転器の出力ＶB ′を入力
し、ＶA ＞ＶB ′であるか否かを示す信号Ｃを出力す
る。Ａ、Ｂの符号部ＳA 、ＳB と比較器の出力Ｃをデコ
ーダ３に入力し、図３の×となるＡ、Ｂの組を判定し、
桁あふれ信号Ｏを出力する。デコーダはＳA 、ＳB が０
でＶA ＞ＶB ′の時と、ＳA 、ＳB が１でＶA ≦ＶB ′
のとき、つまりＶA ＞ＶB ′ではない時に１を、そのほ
かの場合には０を出力する回路である。この場合はＡ＋
Ｂの桁あふれを検出することができる。
回路の一実施例を示した。反転器１は加数Ｂの数値部Ｖ
B の各ビットを反転した値ＶB ′を出力する。比較器２
は、被加数Ａの数値部ＶA と反転器の出力ＶB ′を入力
し、ＶA ＞ＶB ′であるか否かを示す信号Ｃを出力す
る。Ａ、Ｂの符号部ＳA 、ＳB と比較器の出力Ｃをデコ
ーダ３に入力し、図３の×となるＡ、Ｂの組を判定し、
桁あふれ信号Ｏを出力する。デコーダはＳA 、ＳB が０
でＶA ＞ＶB ′の時と、ＳA 、ＳB が１でＶA ≦ＶB ′
のとき、つまりＶA ＞ＶB ′ではない時に１を、そのほ
かの場合には０を出力する回路である。この場合はＡ＋
Ｂの桁あふれを検出することができる。
【００１７】また、比較器２の出力ＣをＶA ≧ＶB ′で
あるか否かを表す信号とすれば、Ａ＋Ｂ＋１の場合の桁
あふれを検出することができる。この場合のデコーダ
は、ＳA 、ＳB がともに０でＶA ≧ＶB ′の時と、
ＳA 、ＳB がともに１でＶA ＜ＶB ′の時、つまりＶA
≧ＶB ′ではない時に１を、そのほかの場合には０を出
力する回路である。このように、比較器の出力の意味が
異なるだけで、デコーダはＡ＋Ｂの時と同じ回路でよ
い。
あるか否かを表す信号とすれば、Ａ＋Ｂ＋１の場合の桁
あふれを検出することができる。この場合のデコーダ
は、ＳA 、ＳB がともに０でＶA ≧ＶB ′の時と、
ＳA 、ＳB がともに１でＶA ＜ＶB ′の時、つまりＶA
≧ＶB ′ではない時に１を、そのほかの場合には０を出
力する回路である。このように、比較器の出力の意味が
異なるだけで、デコーダはＡ＋Ｂの時と同じ回路でよ
い。
【００１８】図６に、本発明の桁あふれ検出方式を実現
する桁あふれ検出回路の他の実施例を示す。図１におけ
る比較器２をＶA ＞ＶB ′、ＶA ≧ＶB ′を検出ができ
る比較器１０に替えて、選択器１１で切り替えられるよ
うにすれば、Ａ＋Ｂと、Ａ＋Ｂ＋１との２通りの加算に
ついて桁あふれを検出できる桁あふれ検出回路となる。
する桁あふれ検出回路の他の実施例を示す。図１におけ
る比較器２をＶA ＞ＶB ′、ＶA ≧ＶB ′を検出ができ
る比較器１０に替えて、選択器１１で切り替えられるよ
うにすれば、Ａ＋Ｂと、Ａ＋Ｂ＋１との２通りの加算に
ついて桁あふれを検出できる桁あふれ検出回路となる。
【００１９】減算は加数Ｂの各ビットを反転し、Ａ＋Ｂ
＋１を計算してＡ−Ｂを求める。そこで減算の場合の桁
あふれを検出する場合も、Ｂの値の各ビット反転を図１
のＢに入力し、Ａ＋Ｂ＋１の桁あふれを検出すれば良
い。
＋１を計算してＡ−Ｂを求める。そこで減算の場合の桁
あふれを検出する場合も、Ｂの値の各ビット反転を図１
のＢに入力し、Ａ＋Ｂ＋１の桁あふれを検出すれば良
い。
【００２０】図７に、本発明の桁あふれ検出方式を実現
する減算専用の桁上げ検出回路の実施例を示す。Ｂの各
ビット反転を入力しなくても、Ｂの数値部ではなく、Ｂ
の符号部を反転器２０で反転し、比較器２はＶA ≧
ＶB ′を検出するようにしてＡ＋Ｂ＋１の桁あふれを検
出すれば、減算Ａ−Ｂの桁あふれを検出することができ
る。
する減算専用の桁上げ検出回路の実施例を示す。Ｂの各
ビット反転を入力しなくても、Ｂの数値部ではなく、Ｂ
の符号部を反転器２０で反転し、比較器２はＶA ≧
ＶB ′を検出するようにしてＡ＋Ｂ＋１の桁あふれを検
出すれば、減算Ａ−Ｂの桁あふれを検出することができ
る。
【００２１】
【発明の効果】本発明の桁あふれ検出方式及び回路を使
用すれば、加減算の結果の桁あふれの有無を、加減算の
結果、または加減算の演算途中で得られる桁上げ信号等
からではなく、独立した回路を使って検出できる。この
回路は加減算器より簡単な回路なので、加減算器が結果
を出力するよりも速く、加減算の結果が桁あふれをして
いるか否かを検出することができる。
用すれば、加減算の結果の桁あふれの有無を、加減算の
結果、または加減算の演算途中で得られる桁上げ信号等
からではなく、独立した回路を使って検出できる。この
回路は加減算器より簡単な回路なので、加減算器が結果
を出力するよりも速く、加減算の結果が桁あふれをして
いるか否かを検出することができる。
【図１】本発明による桁あふれ検出回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】４ビット数でＡ＋Ｂを行ったときの桁あふれ範
囲を示す図である。
囲を示す図である。
【図３】加数Ｂの数値部を反転したときの桁あふれ範囲
の写像を示す図である。
の写像を示す図である。
【図４】４ビット数でＡ＋Ｂ＋１を行ったときの桁あふ
れ範囲を示す図である。
れ範囲を示す図である。
【図５】加数Ｂの数値部を反転したときの桁あふれ範囲
の写像を示す図である。
の写像を示す図である。
【図６】本発明による桁あふれ検出回路の他の実施例を
示すブロック図である。
示すブロック図である。
【図７】本発明による桁あふれ検出回路のさらに他の実
施例を示すブロック図である。
施例を示すブロック図である。
【図８】従来の加算器での桁あふれ検出を示す図であ
る。
る。
１ 反転器
２ 比較器
３ デコーダ
１０ 比較器
１１ 選択器
２０ 反転器
１００ 全加算器
１０１ 排他的論理和回路
Claims (3)
- 【請求項１】 加算によって行う符号付きの２数の加減
算において、加算の場合は加数の数値部の各ビット反転
と被加数の数値部の大小比較の結果と、２数のそれぞれ
の符号部の値から、減算の場合は減数の数値部と被減数
の数値部の大小比較の結果と、減数の符号部の反転と被
減数の符号部の値から、２数の符号部がともに正で被加
数または被減数の数値部が加数または減数の数値部より
大きい場合と、２数の符号部がともに負で被加数または
被減数の数値部が加数または減数の数値部より小さい場
合として、加減算の結果の桁あふれを検出することを特
徴とする桁あふれ検出方式。 - 【請求項２】 加数の数値部を入力し各ビット反転値を
出力する反転器と、被加数の数値部と前記反転器の出力
を入力し、入力数の大小比較の結果を出力する比較器
と、被加数及び加数の符号部と前記比較器の出力を入力
とするデコーダとから構成され、請求項１の方式により
加算結果の桁あふれを検出することを特徴とする桁あふ
れ検出回路。 - 【請求項３】 被減数の数値部と減数の数値部を入力
し、入力数の大小比較の結果を出力する比較器と、減数
の符号部を入力とする反転器と、被減数の符号部と前記
反転器の出力と前記比較器の出力を入力とするデコーダ
とから構成され、請求項１の方式により減算結果の桁あ
ふれを検出することを特徴とする桁あふれ検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185552A JP2894015B2 (ja) | 1991-06-28 | 1991-06-28 | 桁あふれ検出方法および回路 |
| US07/901,859 US5260890A (en) | 1991-06-28 | 1992-06-22 | Overflow detection system and its circuit for use in addition and subtraction |
| DE69227482T DE69227482T2 (de) | 1991-06-28 | 1992-06-23 | Überlaufdetektionssystem und dessen Schaltung zum Gebrauch beim Addieren und Substrahieren |
| EP92110572A EP0520378B1 (en) | 1991-06-28 | 1992-06-23 | Overflow detection system and its circuit for use in addition and subtraction |
| CA002072265A CA2072265C (en) | 1991-06-28 | 1992-06-25 | Overflow detection system and its circuit for use in addition and subtraction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185552A JP2894015B2 (ja) | 1991-06-28 | 1991-06-28 | 桁あふれ検出方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0511980A true JPH0511980A (ja) | 1993-01-22 |
| JP2894015B2 JP2894015B2 (ja) | 1999-05-24 |
Family
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