JP2591250B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2591250B2 JP2591250B2 JP2105545A JP10554590A JP2591250B2 JP 2591250 B2 JP2591250 B2 JP 2591250B2 JP 2105545 A JP2105545 A JP 2105545A JP 10554590 A JP10554590 A JP 10554590A JP 2591250 B2 JP2591250 B2 JP 2591250B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、乗算機能を有するデータ処理装置に関す
るものである。
るものである。
第４図は従来のデータ処理装置のうち、乗算処理に用
いられる部分の構成を説明するブロック図である。
いられる部分の構成を説明するブロック図である。
図において、１は32ビット幅のS1バス、２は32ビット
幅のS2バス、３は32ビット幅のＤバスである。
幅のS2バス、３は32ビット幅のＤバスである。
10はデータ処理装置内で使用する定数を格納している
定数ROMで、S1バス1,S2バス２への出力経路を備えてい
る。20は複数個の32ビット幅のレジスタで構成されるレ
ジスタファイルで、Ｄバス３からの入力経路とS1バス１
およびS2バス２への出力経路を備えている。
定数ROMで、S1バス1,S2バス２への出力経路を備えてい
る。20は複数個の32ビット幅のレジスタで構成されるレ
ジスタファイルで、Ｄバス３からの入力経路とS1バス１
およびS2バス２への出力経路を備えている。
31はＡレジスタで、S1バスからの入力経路とALU35へ
の出力経路をもつ33ビット幅のレジスタで、S1バス１か
らデータを入力する際には33ビットに符号拡張またはゼ
ロ拡張を行い、ALU35に出力する際には33ビットをその
まま出力する。また、Ａレジスタ31の値をゼロにした
り、Ａレジスタ31の値を反転させてALU35に出力する機
能を有している。32はＢレジスタで、S2バス２およびAL
U35からの入力経路とALU35への出力経路を持つ33ビット
幅のレジスタである。S2バス２からデータを入力する際
には33ビットに符号拡張またはゼロ拡張を行い、ALU35
との入出力は33ビットで行う。また、Ｂレジスタ32の値
をゼロにしたり、Ｂレジスタ32の値を反転させてALU35
に出力する機能を有している。Ｂレジスタ32は、Ｍレジ
スタ33と結合して左右方向に１ビットのシフトが可能で
ある。33はＭレジスタで、S2バス２からの入力経路とＤ
バス３への出力経路をもつ33ビット幅のレジスタであ
る。S2バス２からデータを入力する際には、33ビットに
符号拡張またはゼロ拡張を行い、Ｄバス３への出力は下
位32ビット分を出力する。なお、Ａレジスタ31,Bレジス
タ32およびＭレジスタ33が33ビット幅を持つのは符号付
きデータの乗算も符号なしデータの乗算も同一に行わせ
ることを考慮し、32ビット符号なしデータをゼロ拡張し
て33ビット符号付きデータに変換させるためである。Ｍ
レジスタ33のLSB側には１ビットの付加ビット34が結合
されている。Ｍレジスタ33と付加ビット34を結合して右
方向に１ビットのシフトを行うことができる。35は算術
論理演算回路（ALU）で、Ａレジスタ31およびＢレジス
タ32から出力される33ビットのデータ間で演算を行い、
その結果をＤバス３またはＢレジスタ32に出力する。算
術論理演算回路（ALU）35は33ビットデータ間で演算し
た結果は33ビットとなるが、Ｄバス３には下位32ビット
を出力し、Ｂレジスタ32には33ビットデータをそのまま
出力する。ALU35では加減算，論理和，論理積，排他的
論理和等の各種演算処理が可能である。
の出力経路をもつ33ビット幅のレジスタで、S1バス１か
らデータを入力する際には33ビットに符号拡張またはゼ
ロ拡張を行い、ALU35に出力する際には33ビットをその
まま出力する。また、Ａレジスタ31の値をゼロにした
り、Ａレジスタ31の値を反転させてALU35に出力する機
能を有している。32はＢレジスタで、S2バス２およびAL
U35からの入力経路とALU35への出力経路を持つ33ビット
幅のレジスタである。S2バス２からデータを入力する際
には33ビットに符号拡張またはゼロ拡張を行い、ALU35
との入出力は33ビットで行う。また、Ｂレジスタ32の値
をゼロにしたり、Ｂレジスタ32の値を反転させてALU35
に出力する機能を有している。Ｂレジスタ32は、Ｍレジ
スタ33と結合して左右方向に１ビットのシフトが可能で
ある。33はＭレジスタで、S2バス２からの入力経路とＤ
バス３への出力経路をもつ33ビット幅のレジスタであ
る。S2バス２からデータを入力する際には、33ビットに
符号拡張またはゼロ拡張を行い、Ｄバス３への出力は下
位32ビット分を出力する。なお、Ａレジスタ31,Bレジス
タ32およびＭレジスタ33が33ビット幅を持つのは符号付
きデータの乗算も符号なしデータの乗算も同一に行わせ
ることを考慮し、32ビット符号なしデータをゼロ拡張し
て33ビット符号付きデータに変換させるためである。Ｍ
レジスタ33のLSB側には１ビットの付加ビット34が結合
されている。Ｍレジスタ33と付加ビット34を結合して右
方向に１ビットのシフトを行うことができる。35は算術
論理演算回路（ALU）で、Ａレジスタ31およびＢレジス
タ32から出力される33ビットのデータ間で演算を行い、
その結果をＤバス３またはＢレジスタ32に出力する。算
術論理演算回路（ALU）35は33ビットデータ間で演算し
た結果は33ビットとなるが、Ｄバス３には下位32ビット
を出力し、Ｂレジスタ32には33ビットデータをそのまま
出力する。ALU35では加減算，論理和，論理積，排他的
論理和等の各種演算処理が可能である。
36はゼロフラグで、ALU35における演算結果がゼロの
場合に、「１」となるフラグであり、演算結果がゼロ以
外の場合は「０」となる。37はデコード回路で、Ｍレジ
スタ33のLSB値と付加ビット34の２ビットをデコード
し、ALU35の演算を指定する信号を送る回路である。デ
コード回路37の動作は第５図に示してある。
場合に、「１」となるフラグであり、演算結果がゼロ以
外の場合は「０」となる。37はデコード回路で、Ｍレジ
スタ33のLSB値と付加ビット34の２ビットをデコード
し、ALU35の演算を指定する信号を送る回路である。デ
コード回路37の動作は第５図に示してある。
40はバレルシフタで、32ビットのデータを一度に複数
ビットシフトさせることができる。シフト幅データと被
シフトデータをそれぞれS1バス１とS2バス２から入力
し、シフト結果をＤバス３に出力する。
ビットシフトさせることができる。シフト幅データと被
シフトデータをそれぞれS1バス１とS2バス２から入力
し、シフト結果をＤバス３に出力する。
第５図は、第４図に示したデコード回路37のデコード
状態に基づくALU35の実行演算種別対応を説明する対応
図である。
状態に基づくALU35の実行演算種別対応を説明する対応
図である。
Ｍレジスタ33のLSB値と付加ビット34の２ビットをデ
コードした結果、ALU35に対してどのような演算を指定
するかを示したものである。
コードした結果、ALU35に対してどのような演算を指定
するかを示したものである。
第６図は、第４図に示したデータ処理装置における乗
算実行処理シーケンスを説明する図である。以下、32ビ
ットデータどうしの乗算を行う場合について説明する。
なお、乗算は一次のBoothのアルゴリズムを用いて実行
する。これは、部分積の下位２ビットをデコードし、そ
の結果に基づいて部分積を加えるか、減じるかあるいは
何もしないかを選択して右にシフトしていく方法であ
る。
算実行処理シーケンスを説明する図である。以下、32ビ
ットデータどうしの乗算を行う場合について説明する。
なお、乗算は一次のBoothのアルゴリズムを用いて実行
する。これは、部分積の下位２ビットをデコードし、そ
の結果に基づいて部分積を加えるか、減じるかあるいは
何もしないかを選択して右にシフトしていく方法であ
る。
先ず、データを各レジスタに入力する。乗数をＡレジ
スタ31に、被乗数をＭレジスタ33に入力する。その際、
それぞれのレジスタには32ビットのデータを33ビットに
拡張して格納する。符号付きデータなら符号拡張，符号
なしデータならゼロ拡張である。このように、32ビット
符号付きデータと32ビット符号なしデータを33ビット符
号付きデータに変換させることにより、符号付きデータ
と符号なしデータを同じ方法で乗算実行することができ
る。一方、Ｂレジスタ32と付加ビット34はゼロにする。
スタ31に、被乗数をＭレジスタ33に入力する。その際、
それぞれのレジスタには32ビットのデータを33ビットに
拡張して格納する。符号付きデータなら符号拡張，符号
なしデータならゼロ拡張である。このように、32ビット
符号付きデータと32ビット符号なしデータを33ビット符
号付きデータに変換させることにより、符号付きデータ
と符号なしデータを同じ方法で乗算実行することができ
る。一方、Ｂレジスタ32と付加ビット34はゼロにする。
次に、デコード回路37がＭレジスタ33のLSB値と付加
ビット34の２ビットをデコードし、第５図に示すような
演算操作をALU35に指定する。ALU35で実行された演算結
果をＢレジスタ32に戻す。そして、Ｂレジスタ32,Mレジ
スタ33および付加ビット34を結合して１ビット右方向に
算術シフトを行う。
ビット34の２ビットをデコードし、第５図に示すような
演算操作をALU35に指定する。ALU35で実行された演算結
果をＢレジスタ32に戻す。そして、Ｂレジスタ32,Mレジ
スタ33および付加ビット34を結合して１ビット右方向に
算術シフトを行う。
このようなALU35の演算と右シフトを33回繰り返す
と、Ｂレジスタ32とＭレジスタ33とに66ビットの積を得
ることができる。Ｂレジスタ32には、上位33ビット分
が、Ｍレジスタ33には下位33ビット分が格納されてい
る。Ｂレジスタ32を左に「１」ビットシフトする。この
時、Ｂレジスタ32のLSBにはＭレジスタ33のMSB値が入
る。
と、Ｂレジスタ32とＭレジスタ33とに66ビットの積を得
ることができる。Ｂレジスタ32には、上位33ビット分
が、Ｍレジスタ33には下位33ビット分が格納されてい
る。Ｂレジスタ32を左に「１」ビットシフトする。この
時、Ｂレジスタ32のLSBにはＭレジスタ33のMSB値が入
る。
以上のような方法で、32ビットデータどうしの乗算を
行い、64ビットの積をＢレジスタ32およびＭレジスタ33
に得ることができる。
行い、64ビットの積をＢレジスタ32およびＭレジスタ33
に得ることができる。
ここで、オーバーフローの検出処理について説明す
る。
る。
積を下位桁32ビットで表わす場合には、積が32ビット
に納まらないことを示すオーバーフローの検出が必要で
ある。上位桁の全ビットが下位桁の符号ビットと一致し
ていない場合がオーバーフローであるので、乗算実行後
の上記状態でオーバーフローとなる条件は、符号付きデ
ータならばＢレジスタ32の各ビットの中でＭレジスタ33
のMSBと一致しないビットがあるとき、符号なしデータ
ならばＢレジスタ32に格納されている値がゼロ以外の時
である。オーバーフローを検出するためには、以下のよ
うな処理が必要である。
に納まらないことを示すオーバーフローの検出が必要で
ある。上位桁の全ビットが下位桁の符号ビットと一致し
ていない場合がオーバーフローであるので、乗算実行後
の上記状態でオーバーフローとなる条件は、符号付きデ
ータならばＢレジスタ32の各ビットの中でＭレジスタ33
のMSBと一致しないビットがあるとき、符号なしデータ
ならばＢレジスタ32に格納されている値がゼロ以外の時
である。オーバーフローを検出するためには、以下のよ
うな処理が必要である。
先ず、Ｍレジスタ33の値をＤバス３に出力し、その値
をレジスタファイル20中のレジスタであるR0レジスタに
格納する。次にR0レジスタの値をバレルシフタで右方向
に32ビットシフトし、その結果をR1レジスタに格納す
る。この時、符号付きデータの場合には算術シフトを行
い、符号なしデータの場合は論理シフトを行う。すなわ
ち、符号付きデータでR0レジスタの値が負の場合には、
全ビット１（16進数で（FFFFFFFFH））となり、それ以
外はゼロとなる。最後に、R1レジスタの値をＡレジスタ
31に入力し、ALU35でＢレジスタ32の値と比較する。比
較した結果、一致しなければオーバーフローであること
を示しており、ゼロフラグ36が「０」となる。
をレジスタファイル20中のレジスタであるR0レジスタに
格納する。次にR0レジスタの値をバレルシフタで右方向
に32ビットシフトし、その結果をR1レジスタに格納す
る。この時、符号付きデータの場合には算術シフトを行
い、符号なしデータの場合は論理シフトを行う。すなわ
ち、符号付きデータでR0レジスタの値が負の場合には、
全ビット１（16進数で（FFFFFFFFH））となり、それ以
外はゼロとなる。最後に、R1レジスタの値をＡレジスタ
31に入力し、ALU35でＢレジスタ32の値と比較する。比
較した結果、一致しなければオーバーフローであること
を示しており、ゼロフラグ36が「０」となる。
一方、オーバーフローしていなければ比較結果が一致
するのでゼロフラグ36が「１」となる。このように、ゼ
ロフラグ36の値によってオーバーフローの有無を検出す
ることができる。つまり、ゼロフラグ36が「０」ならば
オーバーフローであり、ゼロフラグ36が「１」ならばオ
ーバーフローでないことを表わしている。
するのでゼロフラグ36が「１」となる。このように、ゼ
ロフラグ36の値によってオーバーフローの有無を検出す
ることができる。つまり、ゼロフラグ36が「０」ならば
オーバーフローであり、ゼロフラグ36が「１」ならばオ
ーバーフローでないことを表わしている。
以上のように、乗算におけるオーバーフローを検出す
る処理は、積の読み出し、シフト、比較という３
サイクルの処理が必要となる。
る処理は、積の読み出し、シフト、比較という３
サイクルの処理が必要となる。
〔発明が解決しようとする課題〕 従来のデータ処理装置は以上のように構成されている
ので、乗算におけるオーバフローを検出するためには、
３サイクルを必要とし、処理時間が長くなるという問題
点があった。
ので、乗算におけるオーバフローを検出するためには、
３サイクルを必要とし、処理時間が長くなるという問題
点があった。
この発明は、上記の問題点を解決するためになされた
もので、積の下位桁データの符号が正の場合には積の上
位桁データをそのままALUに出力し、負の場合には積の
上位桁データの反転値をALUに出力するように制御する
ことにより、乗算におけるオーバフローを高速に検出で
きるデータ処理装置を得ることを目的とする。
もので、積の下位桁データの符号が正の場合には積の上
位桁データをそのままALUに出力し、負の場合には積の
上位桁データの反転値をALUに出力するように制御する
ことにより、乗算におけるオーバフローを高速に検出で
きるデータ処理装置を得ることを目的とする。
この発明に係るデータ処理装置は、第２の格納手段の
最上位ビットの値に応じて第１の格納手段に格納されて
いるデータの算術論理演算手段への反転出力または非反
転出力を制御する制御手段を設け、算術論理演算手段が
反転出力または非反転出力された第１の格納手段に格納
されているデータの値に応じてゼロ検出ビットを設定
し、乗算結果の下位桁の最上位ビットの値をもとに制御
手段が乗算結果の上位桁を反転／非反転することによ
り、 オーバーフローのとき＝０以外の値 オーバーフローでないとき＝０の値 が生成されるようにし、この値をゼロ検出することで、
オーバーフローの有無が検出できるようにしたものであ
る。
最上位ビットの値に応じて第１の格納手段に格納されて
いるデータの算術論理演算手段への反転出力または非反
転出力を制御する制御手段を設け、算術論理演算手段が
反転出力または非反転出力された第１の格納手段に格納
されているデータの値に応じてゼロ検出ビットを設定
し、乗算結果の下位桁の最上位ビットの値をもとに制御
手段が乗算結果の上位桁を反転／非反転することによ
り、 オーバーフローのとき＝０以外の値 オーバーフローでないとき＝０の値 が生成されるようにし、この値をゼロ検出することで、
オーバーフローの有無が検出できるようにしたものであ
る。
また、制御手段は、第２の格納手段の最上位ビットの
値と符号付きデータであるか符号なしデータであるかの
情報に応じて第１の格納手段に格納されているデータの
算術論理演算手段への反転出力または非反転出力を制御
するように構成したものである。
値と符号付きデータであるか符号なしデータであるかの
情報に応じて第１の格納手段に格納されているデータの
算術論理演算手段への反転出力または非反転出力を制御
するように構成したものである。
この発明においては、算術論理演算手段による乗算処
理がｍビットのデータとｎビットのデータとの乗算によ
って得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデ
ータが第１の格納手段に格納され、下位桁のデータが第
２の格納手段に格納されると、制御手段が第２の格納手
段の最上位ビットの値に応じて第１の格納手段に格納さ
れているデータの算術論理演算手段への反転出力または
非反転出力を制御し、算術論理演算手段が反転出力また
は非反転出力された第１の格納手段に格納されているデ
ータの値に応じてゼロ検出ビットを設定する。
理がｍビットのデータとｎビットのデータとの乗算によ
って得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデ
ータが第１の格納手段に格納され、下位桁のデータが第
２の格納手段に格納されると、制御手段が第２の格納手
段の最上位ビットの値に応じて第１の格納手段に格納さ
れているデータの算術論理演算手段への反転出力または
非反転出力を制御し、算術論理演算手段が反転出力また
は非反転出力された第１の格納手段に格納されているデ
ータの値に応じてゼロ検出ビットを設定する。
また、算術論理演算手段による乗算処理がｍビットの
データとｎビットのデータとの乗算によって得られる
（ｍ＋ｎ）ビットの積のうち上位桁のデータが第１の格
納手段に格納され、下位桁のデータが第２の格納手段に
格納されると、制御手段が第２の格納手段の最上位ビッ
トの値と符号付きデータであるか符号なしデータである
かの情報に応じて第１の格納手段に格納されているデー
タの算術論理演算手段への反転出力または非反転出力を
制御し、算術論理演算手段が反転出力または非反転出力
された第１の格納手段に格納されているデータの値に応
じてゼロ検出ビットを設定する。
データとｎビットのデータとの乗算によって得られる
（ｍ＋ｎ）ビットの積のうち上位桁のデータが第１の格
納手段に格納され、下位桁のデータが第２の格納手段に
格納されると、制御手段が第２の格納手段の最上位ビッ
トの値と符号付きデータであるか符号なしデータである
かの情報に応じて第１の格納手段に格納されているデー
タの算術論理演算手段への反転出力または非反転出力を
制御し、算術論理演算手段が反転出力または非反転出力
された第１の格納手段に格納されているデータの値に応
じてゼロ検出ビットを設定する。
第１図はこの発明の一実施例を示すデータ処理装置の
うち、乗算処理に用いられる部分の構成を説明するブロ
ック図であり、第４図と同一のものには同じ符号を付し
てある。
うち、乗算処理に用いられる部分の構成を説明するブロ
ック図であり、第４図と同一のものには同じ符号を付し
てある。
図において、38はＢレジスタ出力制御回路で、Ｍレジ
スタ33のMSB値と扱うデータが符号付きであるか符号な
しであるかの情報をもとにＢレジスタ32の出力を制御す
る。39は信号線で、現在処理しているデータが符号付き
であるか符号なしであるかを示す。
スタ33のMSB値と扱うデータが符号付きであるか符号な
しであるかの情報をもとにＢレジスタ32の出力を制御す
る。39は信号線で、現在処理しているデータが符号付き
であるか符号なしであるかを示す。
このように構成されたデータ処理装置において、算術
論理演算手段（この実施例ではALU35）による乗算処理
がｍビットのデータとｎビットのデータとの乗算によっ
て得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデー
タが第１の格納手段（この実施例ではＢレジスタ32）に
格納され、下位桁のデータが第２の格納手段（この実施
例ではＭレジスタ33）に格納されると、制御手段（この
実施例ではＢレジスタ出力制御回路38）が第２の格納手
段の最上位ビットの値に応じて第１の格納手段に格納さ
れているデータの算術論理演算手段への反転出力または
非反転出力を制御し、算術論理演算手段が反転出力また
は非反転出力された第１の格納手段に格納されているデ
ータの値に応じてゼロ検出ビットを設定する。
論理演算手段（この実施例ではALU35）による乗算処理
がｍビットのデータとｎビットのデータとの乗算によっ
て得られる（ｍ＋ｎ）ビットの積のうち、上位桁のデー
タが第１の格納手段（この実施例ではＢレジスタ32）に
格納され、下位桁のデータが第２の格納手段（この実施
例ではＭレジスタ33）に格納されると、制御手段（この
実施例ではＢレジスタ出力制御回路38）が第２の格納手
段の最上位ビットの値に応じて第１の格納手段に格納さ
れているデータの算術論理演算手段への反転出力または
非反転出力を制御し、算術論理演算手段が反転出力また
は非反転出力された第１の格納手段に格納されているデ
ータの値に応じてゼロ検出ビットを設定する。
また、ALU35による乗算処理がｍビットのデータとｎ
ビットのデータとの乗算によって得られる（ｍ＋ｎ）ビ
ットの積のうち、上位桁のデータがＢレジスタ32に格納
され、下位桁のデータがＭレジスタ33に格納されると、
Ｂレジスタ出力制御回路38がＭレジスタ33の最上位ビッ
トの値と符号付きデータであるか符号なしデータである
かの情報に応じてＢレジスタ32に格納されているデータ
のALU35への反転出力または非反転出力を制御し、ALU35
が反転出力または非反転出力されたＢレジスタ32に格納
されているデータの値に応じてゼロ検出ビットを設定す
る。
ビットのデータとの乗算によって得られる（ｍ＋ｎ）ビ
ットの積のうち、上位桁のデータがＢレジスタ32に格納
され、下位桁のデータがＭレジスタ33に格納されると、
Ｂレジスタ出力制御回路38がＭレジスタ33の最上位ビッ
トの値と符号付きデータであるか符号なしデータである
かの情報に応じてＢレジスタ32に格納されているデータ
のALU35への反転出力または非反転出力を制御し、ALU35
が反転出力または非反転出力されたＢレジスタ32に格納
されているデータの値に応じてゼロ検出ビットを設定す
る。
第２図は、第１図に示したＢレジスタ出力制御回路38
の動作を説明する図であり、Ｍレジスタ33のMSB値と扱
うデータが符号付きであるか符号なしであるかの情報を
示す信号線39の内容からＢレジスタ32の出力をどのよう
に制御するかを示したものである。
の動作を説明する図であり、Ｍレジスタ33のMSB値と扱
うデータが符号付きであるか符号なしであるかの情報を
示す信号線39の内容からＢレジスタ32の出力をどのよう
に制御するかを示したものである。
以下、第１図に示したデータ処理装置の各部の動作に
ついて説明する。
ついて説明する。
先ず、データを各レジスタに入力する。乗数をＡレジ
スタ31に、被乗数をＭレジスタ33に入力する。その際、
それぞれのレジスタには32ビットのデータを33ビットに
拡張して格納する。符号付きデータなら符号拡張，符号
なしデータならゼロ拡張である。このように、32ビット
符号付きデータと32ビット符号なしデータを33ビット符
号付きデータに変換させることにより、符号付きデータ
と符号なしデータを同じ方法で乗算実行することができ
る。一方、Ｂレジスタ32と付加ビット34はゼロにする。
スタ31に、被乗数をＭレジスタ33に入力する。その際、
それぞれのレジスタには32ビットのデータを33ビットに
拡張して格納する。符号付きデータなら符号拡張，符号
なしデータならゼロ拡張である。このように、32ビット
符号付きデータと32ビット符号なしデータを33ビット符
号付きデータに変換させることにより、符号付きデータ
と符号なしデータを同じ方法で乗算実行することができ
る。一方、Ｂレジスタ32と付加ビット34はゼロにする。
次に、デコード回路37がＭレジスタ33のLSB値と付加
ビット34の２ビットをデコードし、第５図に示すような
演算操作をALU35に指定する。ALU35で実行された演算結
果をＢレジスタ32に戻す。そして、Ｂレジスタ32,Mレジ
スタ33および付加ビット34を結合して１ビット右方向に
算術シフトを行う。
ビット34の２ビットをデコードし、第５図に示すような
演算操作をALU35に指定する。ALU35で実行された演算結
果をＢレジスタ32に戻す。そして、Ｂレジスタ32,Mレジ
スタ33および付加ビット34を結合して１ビット右方向に
算術シフトを行う。
このようなALU35の演算と右シフトを33回繰り返す
と、Ｂレジスタ32とＭレジスタ33とに66ビットの積を得
ることができる。Ｂレジスタ32には、上位33ビット分
が、Ｍレジスタ33には下位33ビット分が格納されてい
る。Ｂレジスタ32を左に「１」ビットシフトする。この
時、Ｂレジスタ32のLSBにはＭレジスタ33のMSB値が入
る。
と、Ｂレジスタ32とＭレジスタ33とに66ビットの積を得
ることができる。Ｂレジスタ32には、上位33ビット分
が、Ｍレジスタ33には下位33ビット分が格納されてい
る。Ｂレジスタ32を左に「１」ビットシフトする。この
時、Ｂレジスタ32のLSBにはＭレジスタ33のMSB値が入
る。
以上のような方法で、32ビットデータどうしの乗算を
行い、64ビットの積をＢレジスタ32およびＭレジスタ33
に得ることができる。
行い、64ビットの積をＢレジスタ32およびＭレジスタ33
に得ることができる。
以下、この発明に係る乗算処理時のオーバーフローの
検出処理について説明する。
検出処理について説明する。
積を下位桁32ビッドで表わす場合には、積が32ビット
に納まらないことを示すオーバフローの検出が必要であ
る。上位桁の全ビットが下位桁の符号ビットと一致して
いない場合がオーバフローであるので、乗算実行後の上
記状態でオーバフローとなる条件は、符号付きデータな
らばＢレジスタ32に格納されている値の各ビットの中で
Ｍレジスタ33のMSB値と一致しないビットがある時、符
号なしデータならばＢレジスタ32に格納されている値が
ゼロ以外の時である。オーバフローを検出するために
は、以下のような処理が必要である。
に納まらないことを示すオーバフローの検出が必要であ
る。上位桁の全ビットが下位桁の符号ビットと一致して
いない場合がオーバフローであるので、乗算実行後の上
記状態でオーバフローとなる条件は、符号付きデータな
らばＢレジスタ32に格納されている値の各ビットの中で
Ｍレジスタ33のMSB値と一致しないビットがある時、符
号なしデータならばＢレジスタ32に格納されている値が
ゼロ以外の時である。オーバフローを検出するために
は、以下のような処理が必要である。
先ず、Ａレジスタ31の値をゼロにしてALU35に出力す
る。Ｂレジスタ32の値はＢレジスタ出力制御回路38によ
る指示に従って出力する。すなわち、符号付きデータを
扱っている場合には、Ｍレジスタ33のMSB値が「１」の
時のみ、Ｂレジスタ32の値を反転して出力し、それ以外
の時には、そのまま出力する。符号なしデータを扱って
いる場合には、Ｍレジスタ33のMSB値にかかわらずＢレ
ジスタ32の値をそのまま出力する。このような制御を行
うことによって、積の符号や符号付きデータであるか符
号なしデータであるかの区別なく、Ｂレジスタ32からの
出力がオーバフローのない場合には必ずゼロになる。AL
U35ではＡレジスタ31からの出力とＢレジスタ32からの
出力との論理和をとる。つまり、Ｂレジスタ32の値をそ
のままＤバス３に出力することになる。この時、オーバ
フローでなければ演算結果がゼロとなるのでゼロフラグ
36が「１」となる。オーバフローであれば演算結果がゼ
ロにならないので、ゼロフラグ36が「０」となる。この
ように、ゼロフラグ36によって乗算におけるオーバフロ
ーの検出を行うことができる。
る。Ｂレジスタ32の値はＢレジスタ出力制御回路38によ
る指示に従って出力する。すなわち、符号付きデータを
扱っている場合には、Ｍレジスタ33のMSB値が「１」の
時のみ、Ｂレジスタ32の値を反転して出力し、それ以外
の時には、そのまま出力する。符号なしデータを扱って
いる場合には、Ｍレジスタ33のMSB値にかかわらずＢレ
ジスタ32の値をそのまま出力する。このような制御を行
うことによって、積の符号や符号付きデータであるか符
号なしデータであるかの区別なく、Ｂレジスタ32からの
出力がオーバフローのない場合には必ずゼロになる。AL
U35ではＡレジスタ31からの出力とＢレジスタ32からの
出力との論理和をとる。つまり、Ｂレジスタ32の値をそ
のままＤバス３に出力することになる。この時、オーバ
フローでなければ演算結果がゼロとなるのでゼロフラグ
36が「１」となる。オーバフローであれば演算結果がゼ
ロにならないので、ゼロフラグ36が「０」となる。この
ように、ゼロフラグ36によって乗算におけるオーバフロ
ーの検出を行うことができる。
第３図はこの発明に係るデータ処理装置におけるオー
バフロー検出処理手順の一例を説明するフローチャート
である。なお、（１）〜（10）は各ステップを示す。
バフロー検出処理手順の一例を説明するフローチャート
である。なお、（１）〜（10）は各ステップを示す。
ALU35による乗算処理が実行されると、Ｂレジスタ32
には積の上位桁が、Ｍレジスタ33には積の下位桁が格納
される（１）。次にＡレジスタ31に「０」をセットする
（２）。信号線39が符号付きデータを示しているか符号
なしデータを示しているかを判定し（３）、符号付きデ
ータならば、さらにＭレジスタ33のMSBの値を判定する
（４）。この判定でMSB値が「１」ならばＢレジスタ32
の値を反転してALU35に出力し（５）、「０」ならばＢ
レジスタ32の値をそのままALU35に出力する（６）。一
方、ステップ（３）の判定で符号なしデータと判定され
た場合は、Ｍレジスタ33のMSB値に関係なくＢレジスタ3
2の値をそのままALU35に出力する（６）。このような操
作を行うことにより、Ｂレジスタ32からの出力は、オー
バフローが発生していなければゼロとなる。次にALU35
でＡレジスタ31の値（＝０）とＢレジスタ32からの出力
との論理和をとり（７）、演算結果が「０」かどうかを
判定し（８）、「０」ならばゼロフラグ36に「１」がセ
ットされ、オーバフローでないことを示す（９）。一
方、ステップ（８）の判定で「１」ならばゼロフラグ36
に「０」がセットされ、オーバフローであることを示す
（10）。こうしてオーバフロー検出処理を終了し、他の
処理に移行する。
には積の上位桁が、Ｍレジスタ33には積の下位桁が格納
される（１）。次にＡレジスタ31に「０」をセットする
（２）。信号線39が符号付きデータを示しているか符号
なしデータを示しているかを判定し（３）、符号付きデ
ータならば、さらにＭレジスタ33のMSBの値を判定する
（４）。この判定でMSB値が「１」ならばＢレジスタ32
の値を反転してALU35に出力し（５）、「０」ならばＢ
レジスタ32の値をそのままALU35に出力する（６）。一
方、ステップ（３）の判定で符号なしデータと判定され
た場合は、Ｍレジスタ33のMSB値に関係なくＢレジスタ3
2の値をそのままALU35に出力する（６）。このような操
作を行うことにより、Ｂレジスタ32からの出力は、オー
バフローが発生していなければゼロとなる。次にALU35
でＡレジスタ31の値（＝０）とＢレジスタ32からの出力
との論理和をとり（７）、演算結果が「０」かどうかを
判定し（８）、「０」ならばゼロフラグ36に「１」がセ
ットされ、オーバフローでないことを示す（９）。一
方、ステップ（８）の判定で「１」ならばゼロフラグ36
に「０」がセットされ、オーバフローであることを示す
（10）。こうしてオーバフロー検出処理を終了し、他の
処理に移行する。
以上説明したように、この発明は第２の格納手段の最
上位ビットの値に応じて第１の格納手段に格納されてい
るデータの算術論理演算手段への反転出力または非反転
出力を制御する制御手段を設けたので、符号付きデータ
に対してオーバフローのない場合には積の上位桁データ
がゼロとなるように第１の格納手段の出力を算術論理演
算手段に出力できる。
上位ビットの値に応じて第１の格納手段に格納されてい
るデータの算術論理演算手段への反転出力または非反転
出力を制御する制御手段を設けたので、符号付きデータ
に対してオーバフローのない場合には積の上位桁データ
がゼロとなるように第１の格納手段の出力を算術論理演
算手段に出力できる。
また、制御手段は、第２格納手段の最上位ビットの値
と符号付きデータであるか符号なしデータであるかの情
報に応じて第１の格納手段に格納されているデータの算
術論理演算手段への反転出力または非反転出力を制御す
るように構成したので、積の符号や符号付きデータであ
るか符号なしデータであるかの区別なく、オーバフロー
のない場合には積の上位桁データがゼロとなるように第
１の格納手段の出力を算術論理演算手段に出力できる。
と符号付きデータであるか符号なしデータであるかの情
報に応じて第１の格納手段に格納されているデータの算
術論理演算手段への反転出力または非反転出力を制御す
るように構成したので、積の符号や符号付きデータであ
るか符号なしデータであるかの区別なく、オーバフロー
のない場合には積の上位桁データがゼロとなるように第
１の格納手段の出力を算術論理演算手段に出力できる。
従って、乗算を実行した後、上位桁データを算術論理
演算手段に出力するだけでゼロフラグによるオーバフロ
ーの検出を行うことが可能となり、従来の読み出し処
理，ビットシフト処理等を実行しないで済み、乗算処理
時のオーバフロー検出処理を大幅に高速化できる等の効
果を奏する。
演算手段に出力するだけでゼロフラグによるオーバフロ
ーの検出を行うことが可能となり、従来の読み出し処
理，ビットシフト処理等を実行しないで済み、乗算処理
時のオーバフロー検出処理を大幅に高速化できる等の効
果を奏する。
第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図、第２図は、第１図に示したＢ
レジスタ出力制御回路の動作を説明する図、第３図はこ
の発明に係るデータ処理装置におけるオーバフロー検出
処理手順の一例を説明するフローチャート、第４図は従
来のデータ処理装置における乗算処理に用いられる部分
の構成説明するブロック図、第５図は、第４図に示した
デコード回路のデコード状態に基づくALUの実行演算種
別対応を説明する対応図、第６図は、第４図に示したデ
ータ処理装置における乗算実行処理シーケンスを説明す
る図である。 図において、１はS1バス、２はS2バス、３はＤバス、10
は定数ROM、20はレジスタファイル、31はＡレジスタ、3
2はＢレジスタ、33はＭレジスタ、34は付加ビット、35
はALU、36はゼロフラグ、37はデコード回路、38はＢレ
ジスタ出力制御回路、39は信号線、40はバレルシフタで
ある。 なお、各図中の同一符号は同一または相当部分を示す。
成を説明するブロック図、第２図は、第１図に示したＢ
レジスタ出力制御回路の動作を説明する図、第３図はこ
の発明に係るデータ処理装置におけるオーバフロー検出
処理手順の一例を説明するフローチャート、第４図は従
来のデータ処理装置における乗算処理に用いられる部分
の構成説明するブロック図、第５図は、第４図に示した
デコード回路のデコード状態に基づくALUの実行演算種
別対応を説明する対応図、第６図は、第４図に示したデ
ータ処理装置における乗算実行処理シーケンスを説明す
る図である。 図において、１はS1バス、２はS2バス、３はＤバス、10
は定数ROM、20はレジスタファイル、31はＡレジスタ、3
2はＢレジスタ、33はＭレジスタ、34は付加ビット、35
はALU、36はゼロフラグ、37はデコード回路、38はＢレ
ジスタ出力制御回路、39は信号線、40はバレルシフタで
ある。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】ｍビットのデータとｎビットのデータとの
算術演算を実行する算術論理演算手段と、ｍビットのデ
ータとｎビットのデータとの乗算によって得られる（ｍ
＋ｎ）ビットの積のうち上位桁のデータを格納するため
の前記算術論理演算手段への出力経路を有する第１の格
納手段と、ｍビットのデータとｎビットのデータとの乗
算によって得られる（ｍ＋ｎ）ビットの積のうち下位桁
のデータを格納する第２の格納手段と、前記算術論理演
算手段における演算結果に応じて論理状態が設定される
ゼロ検出ビットを備えたデータ処理装置において、前記
第２の格納手段の最上位ビットの値に応じて前記第１の
格納手段に格納されているデータの前記算術論理演算手
段への反転出力または非反転出力を制御する制御手段と
を具備し、前記算術論理演算手段が反転出力または非反
転出力された第１の格納手段に格納されているデータの
値に応じてゼロ検出ビットを設定し、乗算結果の下位桁
の最上位ビットの値をもとに前記制御手段が乗算結果の
上位桁を反転／非反転することにより、 オーバーフローのとき＝０以外の値 オーバーフローでないとき＝０の値 が生成されるようにし、この値をゼロ検出することで、
オーバーフローの有無が検出できるようにしたことを特
徴とするデータ処理装置。 - 【請求項２】ｍビットのデータとｎビットのデータとの
算術演算を実行する算術論理演算手段と、ｍビットのデ
ータとｎビットのデータとの乗算によって得られる（ｍ
＋ｎ）ビットの積のうち上位桁のデータを格納するため
の前記算術論理演算手段への出力経路を有する第１の格
納手段と、ｍビットのデータとｎビットのデータとの乗
算によって得られる（ｍ＋ｎ）ビットの積のうち下位桁
のデータを格納する第２の格納手段と、前記算術論理演
算手段における演算結果に応じて論理状態が設定される
ゼロ検出ビットを備えたデータ処理装置において、前記
第２の格納手段の最上位ビットの値と符号付きデータで
あるか符号なしデータであるかの情報に応じて第１の格
納手段に格納されているデータの前記算術論理演算手段
への反転出力または非反転出力を制御する制御手段とを
具備し、前記算術論理演算手段が反転出力または非反転
出力された第１の格納手段に格納されているデータの値
に応じてゼロ検出ビットを設定し、乗算結果の下位桁の
最上位ビットの値と符号付きデータ／符号なしデータの
情報をもとに前記制御手段が乗算結果の上位桁を反転／
非反転することにより、 オーバーフローのとき＝０以外の値 オーバーフローでないとき＝０の値 が生成されるようにし、この値をゼロ検出することで、
オーバーフローの有無が検出できるようにしたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105545A JP2591250B2 (ja) | 1990-04-19 | 1990-04-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105545A JP2591250B2 (ja) | 1990-04-19 | 1990-04-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043222A JPH043222A (ja) | 1992-01-08 |
| JP2591250B2 true JP2591250B2 (ja) | 1997-03-19 |
Family
ID=14410557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105545A Expired - Lifetime JP2591250B2 (ja) | 1990-04-19 | 1990-04-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591250B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
-
1990
- 1990-04-19 JP JP2105545A patent/JP2591250B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043222A (ja) | 1992-01-08 |
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