JPH10187416A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH10187416A JPH10187416A JP8340695A JP34069596A JPH10187416A JP H10187416 A JPH10187416 A JP H10187416A JP 8340695 A JP8340695 A JP 8340695A JP 34069596 A JP34069596 A JP 34069596A JP H10187416 A JPH10187416 A JP H10187416A
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- G06F7/49942—Significance control
- G06F7/49947—Rounding
Abstract
(57)【要約】
【課題】 ソフトウェアによる浮動少数点演算処理で
は、処理時間が長く高速な制御系への適用が難しい。専
用のバードウェアを用いる処理では、その処理の出現比
率からみて効率が悪く、コスト高になる。 【解決手段】 レジスタファイル１の出力をＡＬＵ２，
シフタ３、乗算器４で演算し、かつ予め仮想小数点レジ
スタ７に仮想少数点位置情報を設定する。丸め制御回路
６では、仮想小数点レジスタ７の設定値に基づき、乗算
器４で演算した積に対する丸め処理を行った結果を出力
する。専用の浮動小数点演算プロセッサや浮動少数点演
算器を導入することなく、最小限のハードウェアで浮動
小数点演算が実現でき、かつＣＰＵによる命令処理を必
要最小限に抑えることができ、高速な浮動小数点演算が
容易に実現できる。
は、処理時間が長く高速な制御系への適用が難しい。専
用のバードウェアを用いる処理では、その処理の出現比
率からみて効率が悪く、コスト高になる。 【解決手段】 レジスタファイル１の出力をＡＬＵ２，
シフタ３、乗算器４で演算し、かつ予め仮想小数点レジ
スタ７に仮想少数点位置情報を設定する。丸め制御回路
６では、仮想小数点レジスタ７の設定値に基づき、乗算
器４で演算した積に対する丸め処理を行った結果を出力
する。専用の浮動小数点演算プロセッサや浮動少数点演
算器を導入することなく、最小限のハードウェアで浮動
小数点演算が実現でき、かつＣＰＵによる命令処理を必
要最小限に抑えることができ、高速な浮動小数点演算が
容易に実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は浮動小数点演算装置
に関し、特にマイクロコンピュータに内蔵の浮動小数点
演算装置に関する。
に関し、特にマイクロコンピュータに内蔵の浮動小数点
演算装置に関する。
【０００２】
【従来の技術】制御演算処理において、変数ｘにゲイン
Ｋを乗じて出力ｙを得るような計算（ｙ＝Ｋ・ｘ）を行
う場合に、ゲインＫが小数点を含む値の場合、浮動小数
点演算は必穎の要件である。従来、この種の機能を必要
とするマイクロコンピュータ応用システムでは、マイコ
ンの他に浮動小数点演算ＤＳＰ（ディジタル・シグナル
・プロセッサ）を用いたり、浮動小数点演算機能を内蔵
した高性能なマイコンを採用するなどしていた。この場
合、本来の整数演算のみを実行可能なマイコンやＤＳＰ
の他に、浮動小数点演算を分担する専用の浮動小数点演
算プロセッサを備える必要があり、コスト高になってい
た。また、浮動小数点演算機能を内蔵するタイプのもの
としては、専用の浮動小数点演算器を備える必要が有っ
た。この浮動小数点演算器としては、特開平２−１８３
８２８号公報に記載の浮動小数点乗算器などが知られて
いる。ここでは、固定小数点の乗算回路に対して、仮数
部の丸め制御回路の他に、指数部も含めた複数のシフタ
回路及び加算回路、キヤリー検出器、マルチプレクサな
ど多くの専用回路を必要とし、構成が複雑化することは
避けられない。
Ｋを乗じて出力ｙを得るような計算（ｙ＝Ｋ・ｘ）を行
う場合に、ゲインＫが小数点を含む値の場合、浮動小数
点演算は必穎の要件である。従来、この種の機能を必要
とするマイクロコンピュータ応用システムでは、マイコ
ンの他に浮動小数点演算ＤＳＰ（ディジタル・シグナル
・プロセッサ）を用いたり、浮動小数点演算機能を内蔵
した高性能なマイコンを採用するなどしていた。この場
合、本来の整数演算のみを実行可能なマイコンやＤＳＰ
の他に、浮動小数点演算を分担する専用の浮動小数点演
算プロセッサを備える必要があり、コスト高になってい
た。また、浮動小数点演算機能を内蔵するタイプのもの
としては、専用の浮動小数点演算器を備える必要が有っ
た。この浮動小数点演算器としては、特開平２−１８３
８２８号公報に記載の浮動小数点乗算器などが知られて
いる。ここでは、固定小数点の乗算回路に対して、仮数
部の丸め制御回路の他に、指数部も含めた複数のシフタ
回路及び加算回路、キヤリー検出器、マルチプレクサな
ど多くの専用回路を必要とし、構成が複雑化することは
避けられない。
【０００３】これを解決するものとして、オーム社発行
の「ＯＨＭ」９３年９月号記事「パワーエレクトロニク
スのすべて」第９５頁に記載のような、整数演算を実行
可能なマイコンを用いて固定小数点演算をソフトウェア
で行う方法が知られている。ここで、図７にそのソフト
ウェア処理のフローチヤート及び図８に演算手法を示
し、その処理方法について説明する。ここではｎビット
の小数点以下の値を持つゲインＫを用いた制御処理を例
とする。この場合、図８の（１）に示すように、ｍビッ
トデータの最上位ビット（ＭＳＢ）がビットＭ−１であ
るような構成のデータにおいて、ゲインＫデータの下位
ｎビットの上、すなわちビットＮ−１とビットＮの間に
仮想小数点を設けて演算処理を行うことになる。
の「ＯＨＭ」９３年９月号記事「パワーエレクトロニク
スのすべて」第９５頁に記載のような、整数演算を実行
可能なマイコンを用いて固定小数点演算をソフトウェア
で行う方法が知られている。ここで、図７にそのソフト
ウェア処理のフローチヤート及び図８に演算手法を示
し、その処理方法について説明する。ここではｎビット
の小数点以下の値を持つゲインＫを用いた制御処理を例
とする。この場合、図８の（１）に示すように、ｍビッ
トデータの最上位ビット（ＭＳＢ）がビットＭ−１であ
るような構成のデータにおいて、ゲインＫデータの下位
ｎビットの上、すなわちビットＮ−１とビットＮの間に
仮想小数点を設けて演算処理を行うことになる。
【０００４】図７のフローチャートにおいて、ゲインＫ
を２n 倍するために、ｎビット左シフトした係数ｋを算
出する（ステップ１）。次いで、変数ｘと係数ｋの積Ｙ
（図８の（２））を算出する（ステップ２）。また、最
終的に演算結果の整数部を取り出す際の丸め誤差の影響
を処理するために、ビットＮ−１において、小数部の切
り上げ、切り捨てを行う丸め処理（図８の（３））が必
要となる。丸め処理として四捨五入が必要な場合では、
小数部の値を中間値である０．５と比較し（ステップ
３）、０．５以上の際はビットＮにおいて“１”に丸め
るために変数Ｔに“１”を設定した後（ステップ４）、
変数ＴをビットＮの位置までシフトし（ステップ６）、
Ｙに加算する（ステップ７）。一方、ステップ３の比較
において０．５未満の際はビットＮにおいて“０”に丸
めるために変数Ｔに“０”を設定（ステップ５）した
後、変数ＴをビットＮの位置までシフト（ステップ６）
し、Ｙに加算する。（ステップ７）この場合、Ｙの値自
体に変更はない。最後に、丸め処理を行った結果として
のＹをｎビット右シフトすなわち１／２n して、整数部
の値（図８の（４））を得る（ステップ８）。
を２n 倍するために、ｎビット左シフトした係数ｋを算
出する（ステップ１）。次いで、変数ｘと係数ｋの積Ｙ
（図８の（２））を算出する（ステップ２）。また、最
終的に演算結果の整数部を取り出す際の丸め誤差の影響
を処理するために、ビットＮ−１において、小数部の切
り上げ、切り捨てを行う丸め処理（図８の（３））が必
要となる。丸め処理として四捨五入が必要な場合では、
小数部の値を中間値である０．５と比較し（ステップ
３）、０．５以上の際はビットＮにおいて“１”に丸め
るために変数Ｔに“１”を設定した後（ステップ４）、
変数ＴをビットＮの位置までシフトし（ステップ６）、
Ｙに加算する（ステップ７）。一方、ステップ３の比較
において０．５未満の際はビットＮにおいて“０”に丸
めるために変数Ｔに“０”を設定（ステップ５）した
後、変数ＴをビットＮの位置までシフト（ステップ６）
し、Ｙに加算する。（ステップ７）この場合、Ｙの値自
体に変更はない。最後に、丸め処理を行った結果として
のＹをｎビット右シフトすなわち１／２n して、整数部
の値（図８の（４））を得る（ステップ８）。
【０００５】
【発明が解決しようとする課題】マイコン応用システム
における制御演算処理では、小数点以下のデータの取り
扱いが演算精度を左右する。特に、モータ制御における
位置制御等のフィードバック制御系で多用される積分演
算では、小数点以下のデータを含めた積算値の演算が不
可欠である。ここで上述の従来の浮動小数点演算のソフ
トウェア処理では、マイコンのＣＰＵによる命令処理に
より実現していたため処理時間が長く、高速な制御系に
は適用できないという問題があった。一方で、こうした
浮動小数点演算が必要な処理はマイコン応用システム全
体の処理から見ればその出現比率は高くなく、専用の浮
動小数点演算プロセッサや浮動小数点演算器を導入した
場合にこれを有効活用することが出来ず、効果が極めて
少ないものとなっていた。
における制御演算処理では、小数点以下のデータの取り
扱いが演算精度を左右する。特に、モータ制御における
位置制御等のフィードバック制御系で多用される積分演
算では、小数点以下のデータを含めた積算値の演算が不
可欠である。ここで上述の従来の浮動小数点演算のソフ
トウェア処理では、マイコンのＣＰＵによる命令処理に
より実現していたため処理時間が長く、高速な制御系に
は適用できないという問題があった。一方で、こうした
浮動小数点演算が必要な処理はマイコン応用システム全
体の処理から見ればその出現比率は高くなく、専用の浮
動小数点演算プロセッサや浮動小数点演算器を導入した
場合にこれを有効活用することが出来ず、効果が極めて
少ないものとなっていた。
【０００６】本発明は、このような従来の問題点を改善
すべくなされたものであって、最小限のハードウェアで
高速な浮動小数点演算機能を提供することを目的として
いる。
すべくなされたものであって、最小限のハードウェアで
高速な浮動小数点演算機能を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】本発明の浮動小数点演算
装置は、処理変数を記憶する複数の汎用レジスタと、汎
用レジスタに記憶されたデータに基づき整数演算処理を
実行する演算部と、あらかじめ仮想小数点位置を指定す
る仮想小数点位置指定手段と、この仮想小数点位置指定
手段の指定に基づき前記汎用レジスタや演算部から出力
される処理データ対して丸め処理を実行する丸め処理手
段とを備えている。ここで、丸め処理手段が処理する処
理データは前記演算部の出力であるよう構成し、あるい
は前記汎用レジスタの出力であるよう構成する。また、
演算部は、汎用レジスタの記憶データに基づき算術論理
演算を行うＡＬＵと、同じく記憶データに基づき任意の
双方向ビットシフトを実行するシフタと、同じく記憶デ
ータに基づき乗算を実行する乗算部とを備える構成とす
る。さらに、前記仮想小数点位置指定手段は、前記汎用
レジスタとは独立した専用のハードウェアとして構成す
ることが好ましい。
装置は、処理変数を記憶する複数の汎用レジスタと、汎
用レジスタに記憶されたデータに基づき整数演算処理を
実行する演算部と、あらかじめ仮想小数点位置を指定す
る仮想小数点位置指定手段と、この仮想小数点位置指定
手段の指定に基づき前記汎用レジスタや演算部から出力
される処理データ対して丸め処理を実行する丸め処理手
段とを備えている。ここで、丸め処理手段が処理する処
理データは前記演算部の出力であるよう構成し、あるい
は前記汎用レジスタの出力であるよう構成する。また、
演算部は、汎用レジスタの記憶データに基づき算術論理
演算を行うＡＬＵと、同じく記憶データに基づき任意の
双方向ビットシフトを実行するシフタと、同じく記憶デ
ータに基づき乗算を実行する乗算部とを備える構成とす
る。さらに、前記仮想小数点位置指定手段は、前記汎用
レジスタとは独立した専用のハードウェアとして構成す
ることが好ましい。
【０００８】
（第１の実施形態）次に、本発明の実施形態を図面を参
照して説明する。図１は本発明の浮動小数点演算装置の
第１の実施形態のブロック構成図である。処理変数を記
憶する複数の汎用レジスタから構成されるレジスタファ
イル１を備え、このレジスタファイル１の記憶データに
基づき算術論理演算を実行するＡＬＵ２と、同様に任意
の双方向ビットシフトを実行するシフタ３と、同様に乗
算を実行する乗算器４とがそれぞれ前記レジスタファイ
ル１に接続されている。前記ＡＬＵ２の算術論理演算の
種類の指定は図示されない実行制御部により行われる。
同様にシフタ３のシフト方向の指定も同じく実行制御部
により行われる。シフタ３でのビットシフト数はレジス
タファイル１の汎用レジスタの値に基づき指定される。
さらに、前記乗算器４の出力が入力される丸め制御回路
６が設けられ、データバス５に接続されている仮想小数
点レジスタ７からそのビット位置の指定が行われ、出力
データ８を出力する。
照して説明する。図１は本発明の浮動小数点演算装置の
第１の実施形態のブロック構成図である。処理変数を記
憶する複数の汎用レジスタから構成されるレジスタファ
イル１を備え、このレジスタファイル１の記憶データに
基づき算術論理演算を実行するＡＬＵ２と、同様に任意
の双方向ビットシフトを実行するシフタ３と、同様に乗
算を実行する乗算器４とがそれぞれ前記レジスタファイ
ル１に接続されている。前記ＡＬＵ２の算術論理演算の
種類の指定は図示されない実行制御部により行われる。
同様にシフタ３のシフト方向の指定も同じく実行制御部
により行われる。シフタ３でのビットシフト数はレジス
タファイル１の汎用レジスタの値に基づき指定される。
さらに、前記乗算器４の出力が入力される丸め制御回路
６が設けられ、データバス５に接続されている仮想小数
点レジスタ７からそのビット位置の指定が行われ、出力
データ８を出力する。
【０００９】前記丸め制御回路６は、前記乗算器４で生
成された積を入力とし、仮想小数点レジスタ７で指定さ
れたビット位置において、積に対して丸め処理を行う。
例えば、前記乗算器４において３２ビットの積を生成す
る場合であって、小数点以下を８ビットデータで表現す
るような場合、乗算に先立って仮想小数点レジスタ７に
図２に示すようなビット８のみ“１”であるデータを設
定しておく。この指定に基づき、乗算器４で生成された
積のビット７以下すなわち小数点以下の値を丸め制御回
路６において評価する。丸め制御回路６では、小数点以
下の値が０．５以上の場合は、ビット８以上のデータに
対して＋１インクリメントを行った結果を出力データ８
に出力し、一方、小数点以下の値が０．５未満の場合は
ビット８以上のデータをそのまま出力データ８に出力す
る。
成された積を入力とし、仮想小数点レジスタ７で指定さ
れたビット位置において、積に対して丸め処理を行う。
例えば、前記乗算器４において３２ビットの積を生成す
る場合であって、小数点以下を８ビットデータで表現す
るような場合、乗算に先立って仮想小数点レジスタ７に
図２に示すようなビット８のみ“１”であるデータを設
定しておく。この指定に基づき、乗算器４で生成された
積のビット７以下すなわち小数点以下の値を丸め制御回
路６において評価する。丸め制御回路６では、小数点以
下の値が０．５以上の場合は、ビット８以上のデータに
対して＋１インクリメントを行った結果を出力データ８
に出力し、一方、小数点以下の値が０．５未満の場合は
ビット８以上のデータをそのまま出力データ８に出力す
る。
【００１０】例えば３２ビットの積の値が、 “011010011010010110010110.11111111 ”Ｂ 〔なお、（．）は仮想小数点位置、以下同じ〕である場
合はビット７〜０を評価すると０．５以上であるため、
ビット８に村して＋１の丸め処理を行い、 “011010011010010110010111.11111111 ”Ｂ を得る。また、積の値が、 “011010011010010110010110.00000001 ”Ｂ である場合は、ビット７〜０を評価すると０．５未満で
あるため、ビット８での処理は行わず、 “011010011010010110010110.00000001 ”Ｂ を得る。
合はビット７〜０を評価すると０．５以上であるため、
ビット８に村して＋１の丸め処理を行い、 “011010011010010110010111.11111111 ”Ｂ を得る。また、積の値が、 “011010011010010110010110.00000001 ”Ｂ である場合は、ビット７〜０を評価すると０．５未満で
あるため、ビット８での処理は行わず、 “011010011010010110010110.00000001 ”Ｂ を得る。
【００１１】前記ＡＬＵ２、シフタ３、乗算器４及び丸
め制御回路６の出力は、図示されない実行制御部の指定
により選択的にデータバス５に出力され、レジスタファ
イル１の内部の汎用レジスタに記憶される。また、仮想
小数点レジスタ７に対して、レジスタファイル１の内部
の汎用レジスタの値をシフタ３を介して直通でデータバ
ス５に出力し、この値を設定するよう動作する。
め制御回路６の出力は、図示されない実行制御部の指定
により選択的にデータバス５に出力され、レジスタファ
イル１の内部の汎用レジスタに記憶される。また、仮想
小数点レジスタ７に対して、レジスタファイル１の内部
の汎用レジスタの値をシフタ３を介して直通でデータバ
ス５に出力し、この値を設定するよう動作する。
【００１２】図３は、本発明の浮動小数点演算装置にお
いて用いられるレジスタファイル１における汎用レジス
タの内容を示した図である。ＰＴは仮想小数点レジスタ
７にデータ設定するための仮想小数点ビット位置を保持
する。ｎはＰＴ値に対応して用意される値であり、丸め
処理時のシフト量を保持する。Ｋ（ｋ）はゲインＫまた
は演算結果として仮想小数点位置に正規化された係数ｋ
の値を保持する。ｘは変数、Ｙ（ｙ）は積または演算結
果として仮想小数点位置に正規化された出力ｙの値を保
持する。
いて用いられるレジスタファイル１における汎用レジス
タの内容を示した図である。ＰＴは仮想小数点レジスタ
７にデータ設定するための仮想小数点ビット位置を保持
する。ｎはＰＴ値に対応して用意される値であり、丸め
処理時のシフト量を保持する。Ｋ（ｋ）はゲインＫまた
は演算結果として仮想小数点位置に正規化された係数ｋ
の値を保持する。ｘは変数、Ｙ（ｙ）は積または演算結
果として仮想小数点位置に正規化された出力ｙの値を保
持する。
【００１３】ここで、図４に本発明の浮動小数点演算装
置におけるフローチャートを示し、処理方法について説
明する。ここではｎビット構成の小数点以下の値を持つ
ゲインＫを用いた制御処理を例とする。この場合、図８
の（１）と同様にして、ｍビットデータの最上位ビット
（ＭＳＢ）がビットＭであるような構成のデータにおい
て、ゲインＫデータの下位ｎビットの上、すなわちビッ
トＮ−１とビットＮの間に仮想小数点を設けて演算処理
を行うことになる。まず、ゲインＫを２n 倍するため
に、ｎビット右シフトした係数ｋを算出する（ステップ
１０）。ついで、ＰＴ値を促想小数点レジスタ７に設定
する（ステップ１１）。さらに、変数ｘと係数ｋの積Ｙ
を算出する（ステップ１２）。ここでは、最終的に演算
結果の整数部を取り出す際の丸め誤差の影響を処理する
ために、ビットＮにおいて、小数部の切り上げ、切り捨
てを行う丸め処理（図８の（３））が同時に実行され
る。丸め制御回路６にて小数部の値を中間値である０．
５と比較し、０．５以上の際はビットＮにおいて＋１に
丸める。一方、丸め制御回路６での比較において０．５
未満の際はビットＮにおいて０に丸める処理を行う（ス
テップ１２）。最後に、丸め処理を行った結果としての
Ｙをｎビット右シフト、すなわち１／２n して、整数部
の値（図８の（４））を得る（ステップ１３）。
置におけるフローチャートを示し、処理方法について説
明する。ここではｎビット構成の小数点以下の値を持つ
ゲインＫを用いた制御処理を例とする。この場合、図８
の（１）と同様にして、ｍビットデータの最上位ビット
（ＭＳＢ）がビットＭであるような構成のデータにおい
て、ゲインＫデータの下位ｎビットの上、すなわちビッ
トＮ−１とビットＮの間に仮想小数点を設けて演算処理
を行うことになる。まず、ゲインＫを２n 倍するため
に、ｎビット右シフトした係数ｋを算出する（ステップ
１０）。ついで、ＰＴ値を促想小数点レジスタ７に設定
する（ステップ１１）。さらに、変数ｘと係数ｋの積Ｙ
を算出する（ステップ１２）。ここでは、最終的に演算
結果の整数部を取り出す際の丸め誤差の影響を処理する
ために、ビットＮにおいて、小数部の切り上げ、切り捨
てを行う丸め処理（図８の（３））が同時に実行され
る。丸め制御回路６にて小数部の値を中間値である０．
５と比較し、０．５以上の際はビットＮにおいて＋１に
丸める。一方、丸め制御回路６での比較において０．５
未満の際はビットＮにおいて０に丸める処理を行う（ス
テップ１２）。最後に、丸め処理を行った結果としての
Ｙをｎビット右シフト、すなわち１／２n して、整数部
の値（図８の（４））を得る（ステップ１３）。
【００１４】このように、専用の浮動小数点演算プロセ
ッサや浮動小数点演算器を用いることなく、最小限のハ
ードウェアで浮動小数点演算を実現することが可能であ
る。また、マイコンのＣＰＵによる命令処理を必要最小
限に抑えることができ、高速な演算処理のニーズにも容
易に適用できる。なお、この第１の実施形態における浮
動小数点演算に関わる固有のハードウェアとしては、丸
め制御回路６及び仮想小数点レジスタ７があるが、前者
は単一方向のシフタ、比較回路と加算器、後者は単純な
ラツチ回路で構成可能である。
ッサや浮動小数点演算器を用いることなく、最小限のハ
ードウェアで浮動小数点演算を実現することが可能であ
る。また、マイコンのＣＰＵによる命令処理を必要最小
限に抑えることができ、高速な演算処理のニーズにも容
易に適用できる。なお、この第１の実施形態における浮
動小数点演算に関わる固有のハードウェアとしては、丸
め制御回路６及び仮想小数点レジスタ７があるが、前者
は単一方向のシフタ、比較回路と加算器、後者は単純な
ラツチ回路で構成可能である。
【００１５】（第２の実施形態）次に、本発明の第２の
実施形態を説明する。図５は本発明の第２の実施形態の
浮動小数点演算装置のブロック構成図である。処理変数
を記憶する複数の汎用レジスタから構成されるレジスタ
ファイル１１を備え、このレジスタファイル１１の記憶
データに基づき算術論理演算を実行するＡＬＵ１２と、
同様に任意の双方向ビットシフトを実行するシフタ１３
と、同様に乗算を実行する乗算器１４とがそれぞれ前記
レジスタファイル１１に接続されている。ＡＬＵｌ２の
算術論理演算の種類の指定は図示されない実行制御部に
より行われる。同様にシフタ１３のシフト方向の指定も
同様の実行制御部により行われる。シフタ１３でのビッ
トシフト数は前記レジスタファイル１１の汎用レジスタ
の値に基づき指定される。
実施形態を説明する。図５は本発明の第２の実施形態の
浮動小数点演算装置のブロック構成図である。処理変数
を記憶する複数の汎用レジスタから構成されるレジスタ
ファイル１１を備え、このレジスタファイル１１の記憶
データに基づき算術論理演算を実行するＡＬＵ１２と、
同様に任意の双方向ビットシフトを実行するシフタ１３
と、同様に乗算を実行する乗算器１４とがそれぞれ前記
レジスタファイル１１に接続されている。ＡＬＵｌ２の
算術論理演算の種類の指定は図示されない実行制御部に
より行われる。同様にシフタ１３のシフト方向の指定も
同様の実行制御部により行われる。シフタ１３でのビッ
トシフト数は前記レジスタファイル１１の汎用レジスタ
の値に基づき指定される。
【００１６】丸め制御回路１６は、前記レジスタファイ
ル１１の汎用レジスタのデータを入力とし、仮想小数点
レジスタ１７で指定されたビット位置において、入力デ
ータに付して丸め処理を行う。例えば、汎用レジスタに
おいて３２ビットの演算結果データが格納されている場
合であって、小数点以下を８ビットデータで表現するよ
うな場合、丸め処理に先立って仮想小数点レジスタ１７
に図２に示したようなビット８のみ“１”であるデータ
を設定しておく。この指定に基づき、乗算器１４で生成
された積のビット７以下すなわち小数点以下の値を丸め
制御回路１６において評価する。丸め制御回路１６で
は、小数点以下の値が０．５以上の場合は、ビット８以
上のデータに対して＋１インクリメントを行った結果を
出カデータ１８に出力し、一方、小数点以下の値が０．
５未満の場合はビット８以上のデータをそのまま出力デ
ータ１８に出力する。この動作は第１の実施形態の丸め
制御回路６におけるものと同一であるため詳細な説明は
省略する。
ル１１の汎用レジスタのデータを入力とし、仮想小数点
レジスタ１７で指定されたビット位置において、入力デ
ータに付して丸め処理を行う。例えば、汎用レジスタに
おいて３２ビットの演算結果データが格納されている場
合であって、小数点以下を８ビットデータで表現するよ
うな場合、丸め処理に先立って仮想小数点レジスタ１７
に図２に示したようなビット８のみ“１”であるデータ
を設定しておく。この指定に基づき、乗算器１４で生成
された積のビット７以下すなわち小数点以下の値を丸め
制御回路１６において評価する。丸め制御回路１６で
は、小数点以下の値が０．５以上の場合は、ビット８以
上のデータに対して＋１インクリメントを行った結果を
出カデータ１８に出力し、一方、小数点以下の値が０．
５未満の場合はビット８以上のデータをそのまま出力デ
ータ１８に出力する。この動作は第１の実施形態の丸め
制御回路６におけるものと同一であるため詳細な説明は
省略する。
【００１７】前記ＡＬＵ１２、シフタ１３、乗算器１４
及び丸め制御回路１６の出力は、図示されない実行制御
部の指定により選択的にデータバス１５に出力され、レ
ジスタファイル１１の内部の汎用レジスタに記憶され
る。また、仮想小数点レジスタ１７に対して、レジスタ
ファイル１１の内部の汎用レジスタの値をシフタ１３を
介して直通でデータバス１５に出力し、この値を設定す
るよう動作する。また、、ここで浮動小数点演算装置に
おいて用いられるレジスタファイル１における汎用レジ
スタの内容は図３に示した構成と同じである。
及び丸め制御回路１６の出力は、図示されない実行制御
部の指定により選択的にデータバス１５に出力され、レ
ジスタファイル１１の内部の汎用レジスタに記憶され
る。また、仮想小数点レジスタ１７に対して、レジスタ
ファイル１１の内部の汎用レジスタの値をシフタ１３を
介して直通でデータバス１５に出力し、この値を設定す
るよう動作する。また、、ここで浮動小数点演算装置に
おいて用いられるレジスタファイル１における汎用レジ
スタの内容は図３に示した構成と同じである。
【００１８】ここで、図６にこの実施形態の浮動小数点
演算装置におけるフローチャートを示し、処理方法につ
いて説明する。ここではｎビット構成の小数点以下の値
を持つゲインＫを用いた制御処理を例とする。この場
合、図８の（１）と同様にして、ｍビットデータの最上
位ビット（ＭＳＢ）がビットＭであるような構成のデー
タにおいて、ゲインＫデータの下位ｎビットの上、すな
わちビットＮ−１とビットＮの間に仮想小数点を設けて
演算処理を行うことになる。まず、ゲインＫを２n 倍す
るために、ｎビット右シフトした係数ｋを算出する（ス
テップ２０）。次いで、ＰＴ値を仮想小数点レジスタ１
７に設定する（ステップ２１）。さらに、変数ｘと係数
ｋの積Ｙを算出する（ステップ２２）。続いて、最終的
に演算結果の整数部を取り出す際の丸め誤差の影響を処
理するために、ビットＮにおいて、小数部の切り上げ、
切り捨てを行う丸め処理（図８の（３））を実行する
（ステップ２３）。丸め制御回路１６にて小数部の値を
中間値である０．５と比較し、０．５以上の際はビット
Ｎにおいて＋１に丸める。一方、丸め制御回路１６での
比較において０．５未満の際はビットＮにおいて０に丸
める処理を行う（ステップ２３）。最後に、丸め処理を
行った結果としてのＹをｎビット右シフト、すなわち１
／２n して、整数部の値（図８の（４））を得る（ステ
ップ２４）。
演算装置におけるフローチャートを示し、処理方法につ
いて説明する。ここではｎビット構成の小数点以下の値
を持つゲインＫを用いた制御処理を例とする。この場
合、図８の（１）と同様にして、ｍビットデータの最上
位ビット（ＭＳＢ）がビットＭであるような構成のデー
タにおいて、ゲインＫデータの下位ｎビットの上、すな
わちビットＮ−１とビットＮの間に仮想小数点を設けて
演算処理を行うことになる。まず、ゲインＫを２n 倍す
るために、ｎビット右シフトした係数ｋを算出する（ス
テップ２０）。次いで、ＰＴ値を仮想小数点レジスタ１
７に設定する（ステップ２１）。さらに、変数ｘと係数
ｋの積Ｙを算出する（ステップ２２）。続いて、最終的
に演算結果の整数部を取り出す際の丸め誤差の影響を処
理するために、ビットＮにおいて、小数部の切り上げ、
切り捨てを行う丸め処理（図８の（３））を実行する
（ステップ２３）。丸め制御回路１６にて小数部の値を
中間値である０．５と比較し、０．５以上の際はビット
Ｎにおいて＋１に丸める。一方、丸め制御回路１６での
比較において０．５未満の際はビットＮにおいて０に丸
める処理を行う（ステップ２３）。最後に、丸め処理を
行った結果としてのＹをｎビット右シフト、すなわち１
／２n して、整数部の値（図８の（４））を得る（ステ
ップ２４）。
【００１９】この第２の実施形態においても、専用の浮
動小数点演算プロセッサや浮動小数点演算器を用いるこ
となく、最小限のハードウェアで浮動小数点演算を実現
することが可能である。また、マイコンのＣＰＵによる
命令処理を必要最小限に抑えることができ、高速な演算
処理のニーズにも容易に適用できることは第１の実施形
態と同じである。また、この第２の実施形態では、丸め
処理を汎用レジスタに格納された値に対して実行できる
ため、第１の実施形態のような乗算実行時のみでなら
ず、あらゆる演算結果に対して丸め処理を行えるという
特徴がある。なお、本実施形態においても、浮動小数点
演算に関わる固有のハードウェアとしては第１の実施形
態と同様に、丸め制御回路１６及び仮想小数点レジスタ
１７があるが、前者は単一方向のシフタ、比較回路と加
算器、後者は単純なラツチ回路で構成可能である。
動小数点演算プロセッサや浮動小数点演算器を用いるこ
となく、最小限のハードウェアで浮動小数点演算を実現
することが可能である。また、マイコンのＣＰＵによる
命令処理を必要最小限に抑えることができ、高速な演算
処理のニーズにも容易に適用できることは第１の実施形
態と同じである。また、この第２の実施形態では、丸め
処理を汎用レジスタに格納された値に対して実行できる
ため、第１の実施形態のような乗算実行時のみでなら
ず、あらゆる演算結果に対して丸め処理を行えるという
特徴がある。なお、本実施形態においても、浮動小数点
演算に関わる固有のハードウェアとしては第１の実施形
態と同様に、丸め制御回路１６及び仮想小数点レジスタ
１７があるが、前者は単一方向のシフタ、比較回路と加
算器、後者は単純なラツチ回路で構成可能である。
【００２０】
【発明の効果】以上説明したように、本発明の浮動小数
点演算装置は、汎用レジスタまたはこの汎用レジスタに
記憶されたデータを演算する演算部から出力される処理
データを、仮想小数点位置指定手段の指定に基づいて丸
め処理を実行する丸め処理手段を備えていることによ
り、マイコン応用システムにおける制御演算処理におい
て、専用の浮動小数点演算プロセッサや浮動小数点演算
器を導入することなく、最小限のハードウェアで浮動小
数点演算を実現することが可能である。さらに、高速な
制御系においても、マイコンのＣＰＵによる命令処理を
必要最小限に抑えることにより、高速な演算処理のニー
ズにも容易に適用できる。
点演算装置は、汎用レジスタまたはこの汎用レジスタに
記憶されたデータを演算する演算部から出力される処理
データを、仮想小数点位置指定手段の指定に基づいて丸
め処理を実行する丸め処理手段を備えていることによ
り、マイコン応用システムにおける制御演算処理におい
て、専用の浮動小数点演算プロセッサや浮動小数点演算
器を導入することなく、最小限のハードウェアで浮動小
数点演算を実現することが可能である。さらに、高速な
制御系においても、マイコンのＣＰＵによる命令処理を
必要最小限に抑えることにより、高速な演算処理のニー
ズにも容易に適用できる。
【図１】本発明の第１の実施形態の浮動小数点演算回路
のブロック構成図である。
のブロック構成図である。
【図２】図１の仮想小数点レジスタ７のデータ設定例を
示した図である。
示した図である。
【図３】図１のレジスタファイル１のデータ構成を示し
た図である。
た図である。
【図４】本発明の第１の実施形態の処理工程を示すフロ
ーチャートである。
ーチャートである。
【図５】本発明の第２の実施形態の浮動小数点演算回路
のブロック構成図である。
のブロック構成図である。
【図６】本発明の第２の実施形態の処理工程を示すフロ
ーチャートである。
ーチャートである。
【図７】従来の浮動小数点演算の処理工程を示すフロー
チャートである。
チャートである。
【図８】従来における浮動小数点演算の処理内容を示し
た図である。
た図である。
１，１１ レジスタファイル ２，１２ ＡＬＵ ３，１３ シフタ ４，１４ 乗算器 ５，１５ データバス ６，１６ 丸め制御回路 ７，１７ 仮想小数点レジスタ ８，１８ 出カデータ
Claims (5)
- 【請求項１】 処理変数を記憶する複数の汎用レジスタ
と、該汎用レジスタに記憶されたデータに基づき整数演
算処理を実行する演算部と、あらかじめ仮想小数点位置
を指定する仮想小数点位置指定手段と、該仮想小数点位
置指定手段の指定に基づき前記汎用レジスタまたは演算
部から出力される処理データ対して丸め処理を実行する
丸め処理手段とを備えたことを特徴とする浮動小数点演
算装置。 - 【請求項２】 前記丸め処理手段が処理する処理データ
は前記演算部の出力であるよう構成した請求項１の浮動
小数点演算装置。 - 【請求項３】 前記丸め処理手段が処理する処理データ
は前記汎用レジスタの出力であるよう構成した請求項１
の浮動小数点演算装置。 - 【請求項４】 演算部は、汎用レジスタの記憶データに
基づき算術論理演算を行うＡＬＵと、同じく記憶データ
に基づき任意の双方向ビットシフトを実行するシフタ
と、同じく記憶データに基づき乗算を実行する乗算部と
を備える請求項１ないし３のいずれかの浮動小数点演算
装置。 - 【請求項５】 前記仮想小数点位置指定手段は、前記汎
用レジスタとは独立した専用のハードウェアとして具備
する請求項１ないし４のいずれかの浮動小数点演算装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340695A JPH10187416A (ja) | 1996-12-20 | 1996-12-20 | 浮動小数点演算装置 |
| EP97122568A EP0849662A3 (en) | 1996-12-20 | 1997-12-19 | Arithmetic operation and rounding system |
| KR1019970071119A KR100297312B1 (ko) | 1996-12-20 | 1997-12-20 | 산술연산시스템 |
| US08/995,861 US6014683A (en) | 1996-12-20 | 1997-12-22 | Arithmetic operation system for arithmetically operating a first operand having an actual point and a second operand having no actual point |
| CN97122094A CN1195808A (zh) | 1996-12-20 | 1997-12-22 | 算术运算系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340695A JPH10187416A (ja) | 1996-12-20 | 1996-12-20 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187416A true JPH10187416A (ja) | 1998-07-21 |
Family
ID=18339434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340695A Pending JPH10187416A (ja) | 1996-12-20 | 1996-12-20 | 浮動小数点演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6014683A (ja) |
| EP (1) | EP0849662A3 (ja) |
| JP (1) | JPH10187416A (ja) |
| KR (1) | KR100297312B1 (ja) |
| CN (1) | CN1195808A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317770B1 (en) | 1997-08-30 | 2001-11-13 | Lg Electronics Inc. | High speed digital signal processor |
| JP3755602B2 (ja) * | 2003-03-04 | 2006-03-15 | ソニー株式会社 | 信号処理装置、信用処理装置用プログラム、信号処理装置用プログラムを記録した記録媒体、及び信号処理方法 |
| US7949695B2 (en) * | 2004-10-27 | 2011-05-24 | Via Technologies Inc. | Two's complement circuit |
| JP4482052B2 (ja) * | 2006-02-14 | 2010-06-16 | 富士通株式会社 | 演算装置および演算方法 |
| US9223751B2 (en) * | 2006-09-22 | 2015-12-29 | Intel Corporation | Performing rounding operations responsive to an instruction |
| US7958179B2 (en) * | 2006-12-06 | 2011-06-07 | Electronics And Telecommunications Research Institute | Arithmetic method and device of reconfigurable processor |
| JP6492739B2 (ja) * | 2015-02-20 | 2019-04-03 | セイコーエプソン株式会社 | 回路装置、物理量検出装置、電子機器及び移動体 |
| JP7087918B2 (ja) * | 2018-10-31 | 2022-06-21 | 富士通株式会社 | 演算処理装置及びその制御方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164247A (ja) * | 1984-02-07 | 1985-08-27 | Mitsubishi Electric Corp | 回転探傷装置 |
| JPH01116730A (ja) * | 1987-10-30 | 1989-05-09 | Mitsubishi Electric Corp | デイジタル信号処理プロセツサ |
| JPH02183828A (ja) * | 1989-01-11 | 1990-07-18 | Fujitsu Ltd | 浮動小数点乗算器 |
| US5208770A (en) * | 1989-05-30 | 1993-05-04 | Fujitsu Limited | Accumulation circuit having a round-off function |
| JPH0473249A (ja) * | 1990-07-14 | 1992-03-09 | Oji Paper Co Ltd | 不織布の製造方法及び装置 |
| JPH0473249U (ja) * | 1990-10-29 | 1992-06-26 | ||
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
| JPH05224888A (ja) * | 1992-02-13 | 1993-09-03 | Fujitsu Ltd | 小数点位置可変型データの乗算回路 |
| GB2268604A (en) * | 1992-07-02 | 1994-01-12 | Motorola Inc | Integer divider. |
| JPH06180649A (ja) * | 1992-12-14 | 1994-06-28 | Hitachi Ltd | マイクロプロセッサ |
| JP2513139B2 (ja) * | 1993-07-27 | 1996-07-03 | 日本電気株式会社 | 信号処理プロセッサ |
-
1996
- 1996-12-20 JP JP8340695A patent/JPH10187416A/ja active Pending
-
1997
- 1997-12-19 EP EP97122568A patent/EP0849662A3/en not_active Withdrawn
- 1997-12-20 KR KR1019970071119A patent/KR100297312B1/ko not_active IP Right Cessation
- 1997-12-22 US US08/995,861 patent/US6014683A/en not_active Expired - Fee Related
- 1997-12-22 CN CN97122094A patent/CN1195808A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980064405A (ko) | 1998-10-07 |
| CN1195808A (zh) | 1998-10-14 |
| KR100297312B1 (ko) | 2001-10-24 |
| EP0849662A3 (en) | 1999-12-01 |
| EP0849662A2 (en) | 1998-06-24 |
| US6014683A (en) | 2000-01-11 |
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