JPS62197868A - パイプライン構成の直線近似変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 溌４−隣科本 発明の分野 この発明は電子式計算回路、更に具体的に云えば、曲線
の区間別直線近眼を計算する電子回路に関する。

発明の背景 グラフィック処理装置の様な多くの電子装置では、曲線
の区間別直線近似を発生することが役に立つ。例えば、
第１図に曲線を示しであるが、その最初の２つの部分は
、何れも特定の勾配及びＹ軸との交点の値を持つ２つの
線分によって近似されている。従来、この計算は全部ソ
フトウェアで、又はボード・レベルの電子回路を用いて
行なわれていた。然し、グラフィックス・プロセッサの
様な非常に高速のシステムでは、こういう計算を行なう
時の時間が重要である。従って、曲線のこういう直線近
似を発生し１）る専用回路を設けることが望ましい。更
に、この様なシステムに使う為、平方根又は逆数の様な
数学的な関数を発生し得ることが望ましい。従って、こ
の発明の目的は、この様な機能を提供することである。

好ましい実施例では、ｌＱＭＨｚのクロック周波数で、
１００ナノ秒のスルーブツト速度で、変換を３００ナノ
秒以内に遂行し得るパイプライン構成を持つ集積回路を
説明する。

発明の要約 曲線は、それを一連の線分に分割することによって近似
することが出来る。各々の線分に関し、勾配及びＹ軸受
点の値という形の情報が、この発明の変換回路に結合さ
れた固定メモリ（ＲＯＭ）の様な１つ又は更に多くの電
子式メモリ装置に貯蔵される。第２図について説明する
と、３２ビツト数が変換回路に入力される。入力数の内
の１２ビツトが２つの異なるＲＯＭをアドレスする為に
使われる。交点ＲＯＭが、所望の曲線の線分近似のＹ軸
受点の仮数部分を表わす２３ビツトの整数を発生する。

勾配ＲＯＭが同じ入力を使って、所望の曲線の線分近似
の勾配を表わす１２ビツトの整数を出力する。入力数が
Ｉ　ＥＥＥで提唱された３２ビット浮動小数点数形式で
ある場合、使う１２ビツトは、２３ビツトの入力の仮数
の内の最上位の１２ビツトである。最下位の１１ビツト
は、交点ＲＯＭからのＹ軸受点の値の間の１次補間に使
われる。この方式では、２１２個の線分を用いてあらゆ
る曲線を近似することが出来る。普通、これによって最
下位の２ビツトまでの精度を持つ曲線の近似が出来る。

変換回路に対するこういう入力を用いて、曲線の値は次
の式で近似することが出来る。

データ出力−交点＋（データ入力×勾配）／２１１この
発明の好ましい実施例の変換回路では、掛算器及び加算
器を用いてこの式の計算をする。入力データの最下位の
１２ビット及び勾配ＲＯＭから得られる１２ビツトの勾
配を乗算する。この結果の最上位の１２ビットを交点Ｒ
ＯＭから得られる２３ビツトのＹ軸受点の値に加算する
。

この発明の好ましい実施例は３つの主要な動作モードを
持っている。第１のモードは、入力数を制御入力及びＲ
ＯＭの入力に基づいて変換する通常の動作モードである
。回路では、入力の内の最下位の１２ビツトが、勾配Ｒ
ＯＭからの勾配と共に掛算器に送られる。この結果の最
上位の１２ビツトが加算器囲路の一方の入力に送られる
。加算器に対する他方の入力が、マルチプレクサの出力
から来る。この動作モードでは、マルチプレクサは、掛
算器の積に加算すべき交点ＲＯＭの値を選択する。同時
に、行なう変換の種類に基づいて、入力の指数を調節す
る。次に、加算器の出力及び調節済みの指数を組合せ、
出力レジスタに送る。

出力レジスタの出力がマルチプレクサを介して回路の出
力接続部に直接的に送られる。

第２の動作モードは動作なしく　ｒＮＯＯＰＪ　）モー
ドである。このモードでは、入力データは、レジスタ３
個の遅延があるが、変更なしに回路を通過する。掛算器
は通常のモードと同じ［２１に動作するか、加算器に対
する入力では、掛算器の績をゼロに設定する。加算器に
対する他方の入力がやはりマルチプレクサの出力から来
るが、この場合は、制御信号によって、交点ＲＯＭから
の交点データではなく、元の入力データが選択される。

この為、元のデータ入力がゼロと加算され、これによっ
て入力データが変更なしに回路を通過する。

指数は指数調節部分を変更なしに通過し、入力データか
らの仮数と再び一緒にされる。これが出力レジスタ及び
出力マルチプレクサを通過して、回路の出力接続部に送
られる。

第３の動作モードは側路モードであり、この場合、入力
データは変更されずにレジスタの遅延もなしに、回路を
通過する。この場合、制御信号は、出力マルチプレクサ
が出力レジスタの出力ではなく、元のデータ入力を選択
する様に構成されている。従って、入力データが回路の
出力接続部へ直接的に通過する。

この発明はＩＥＥＥで提唱された標準的な浮動小数点形
式を用いる。これは２３ビツトの仮数、８ビツトの指数
及び符号ビットで構成されている。

この形式では、２進小数点はビット位置２２及び２３の
間にあると了解されている。浮動小数点数は次のどれか
１つの方法で表わされる。

１、指数がゼロ以外であれば 数−［（−１）（符号）　　　（指数−１２７）×２ ×（１，データ）コ ２）指数がゼロであるが、データがゼロ以外である（即
ち正規化解除された数であることを示す）場合、 数−［（−１）　　（符号＞　　　（−１２７）×２ ×（０，データ）］ ３、指数及びデータが共にゼロであれば数−０，０ ４、指数がＦＦ１６であり、仮数がゼロであれば、数は
（＋又は−）無限大とみなされる。

５、数がＦＦＩＢであり、仮数がゼロ以外であれば、 数は数ではないとみなされる。

この発明の回路を簡単にする為に、正規化解除された数
を強制的にゼロにし、ＦＦ１６の指数を持つあらゆる数
を、符号ビットに応じて、（＋又は−）無限大に強制的
に定める。

詳しい記載 第３図はこの発明の回路の詳しいブロック図である。こ
の発明の好ましい実施例の回路では、最終的な利用者の
便宜の為に余分の回路を追加する。

この様な回路が存在することは、この発明の制約と解し
てはならない。

この発明の好ましい実施例は、７５本の入力信号線及び
３４本の出力信号線を持っている。入力信号線が浮動小
数点数に対する３２本のデータ入力線、交点ＲＯＭから
取出された整数の交点の値に対する２３本のデータ入力
線、及び勾配ＲＯＭから取出したｌの勾配の値に対する
１２本のデータ入力線を含んでいる。入力制御信号は次
のものかある。

Ｈｏ１ｄｌｎ・・・この１１：す御信号は、データ入力
レジスタに対するクロックを不作動にし、現在のデータ
・ワードをクロック作用によって入力レジスタに入れる
と共に、入力レジスタに対する次のクロック信号を阻止
し、こうして前の入力数を入力レジスタに保持する為に
使われる。

Ｈｏ１ｄＯｕｔ・・・この信号はデータ出力レジスタに
対するクロック信号を不作動にし、出力レジスタの入力
に印加された新しいデータがあっても、その貯蔵を阻止
する。

減算制御（ＳＵＢ）・・・この制御信号は曲線に対する
負の勾配を処理する為に使われる。この信号が作動され
ると、変換回路は入力データに対する減算を行なう。

モード制御信号線・・・Ｉ　ＥＥＥで提唱された３２ビ
ット浮動小数点形式でデータが入力された時、変換回路
の動作モードを決定する為に２本の信号線が設けられて
いる。１つのモードはＮ０ＯＰモードであり、この時の
データは変更なしに回路を通過するが、レジスタ３個の
遅延を伴う。２番目のモードは入力数の指数を変更なし
に回路に通過させる。３番目のモードは、指数を２で除
すことにより、入力数の平方根を近似する。４番目のモ
−ドは入力数の指数の１の補数を求めることにより。入
力数の逆数を近似する。

側路（ＢＹＰＡＳＳ）・・・この信号線は内部レジスタ
の遅延なしに、データを変更せずに変換回路に通過させ
ることが出来る様にする。

回路の出力が、入力数の変換された値を構成する３２個
の信号を持っている。

逆数及び平方根モードでは、成る入力数により、回路が
出力を予め設定された値にクランプする。

例えば、入力数の指数がゼロに等しい（この系では０の
浮動小数点を表わす）場合、出力が平方根モードではゼ
ロにクランプされ（指数がゼロに等しく、仮数がゼロに
等しい）、逆数モードでは無限大にクランプされる（指
数がＦＦ１６に等しく、仮数がＯに等しい）。入力数の
指数がＦ　Ｆ　ｔｅに等しい（無限大の浮動小数点入力
を表わす）場合、出力が平方根モードでは無限大にクラ
ンプされ、逆数モードではゼロにクランプされる。入力
の符号は、ゼロにクランプする時を除き、変わらない。

この場合、符号ビットは常にゼロに設定される。

この発明の変換回路は、何れも２つのパイプライン段を
持つ２つの主部分に論理的に分割することが出来る。即
ち、仮数捕間部分と指数調節部分とである。仮数捕間部
分が、データ入力の仮数部分及び２つのＲＯＭテーブル
の入力を受取り、補間機能ｙ−ｍｘ＋ｂ（ここでｂは、
ＳＵＢ信号によって定められる通り、負でも正でもよい
）を実施する。入力データが「Ｘ′」の値であり、変換
回路がそれに対応する「ｙ′」の値を計算する。

指数調節部分は、回路が平方根モード、逆数モード又は
対数モードのどれにあるかに応じて、データ入力の指数
部分に対してどんな動作を行なうべきかを決定する為に
モード制御入力信号を用いる。

第３図について説明すると、回路に対する全ての入力が
最初は入力レジスタ１に貯蔵される。その後、次のクロ
ック・サイクルで、このデータが回路の他の部分に利用
出来る様になる。

Ｈｏ１ｄｌｎｌ信号によって制御されるアンド・ゲート
７が、入力レジスタ１に対するクロック入力を調整する
。

仮数補間部分が、入力データの補間に必要な算術演算を
行なう。この部分は、アンダーフロー及びオーバフロー
状態を検出して、必要に応じて出力の結果をクランプし
、回路がＮ０ＯＰモードにある時に、入力データを変更
せずに通過させるのに必要な制御論理回路をも持ってい
る。

仮数補間部分の第１のパイプライン段では、３つのアン
ド・ゲート２，３．４により２つのモード制御信号が逆
数信号（ＲＥＣＩＰ）　、平方根信号（ＳＱＲＴ）及び
Ｎ２Ｏ２信号に復号される。

他の２つのアンド・ゲート５．６が入力数の指数部分に
結合されていて、夫々信号ＺＥＲＯ及びＭＡＸで示す様
に、入力数がゼロか無限大かを調べる為に使われる。

Ｎ２Ｏ２信号を使って回路で変換が行なわれるかどうか
又は入力データを、パイプラインの遅延を伴うが、変更
せずに回路に通過させるかどうかを決定する。特に、Ｎ
２Ｏ２信号は、第１のマルチプレクサ１０を制御する為
に使われる。Ｎ２Ｏ２信号が作用していれば、マルチプ
レクサ１０が入力数の仮数の２３ビツトを第１の中間レ
ジスタ１１へ通過させる。次のクロック・サイクルで、
第１の中間レジスタ１１の出力が（アンド・ゲート２３
を介して）条件つきで、加算器／減算器回路１２に結合
される。Ｎ２Ｏ２信号が作用していなければ、交点ＲＯ
Ｍからの２３ビツトが中間レジスタ１１へ通過し、その
後（やはりアンド・ゲート２３を介して）加算器／減算
器１２へ通過する。　仮数補間部分のこの段は、入力の
仮数の最下位の１２ビツトをも部分掛算器回路１３に受
取り、この回路が入力の仮数を１位置だけ左にシフトし
て、その倍率を正しくする。（シフトは、単に入力仮数
信号の結合を１ビット位置だけずらすことによって行な
うことが出来る。）シフト／山算器回路１３に対する他
方の入力が、勾配ＲＯＭからの１２ビツトである。この
実施例では、部分掛算器回路１３は、装置のクロック・
サイクル時間未満の内に、その２つの入力数の必要な完
全な乗算を行なわない。その為、この実施例では、部分
乗算だけを行なうことが必“皮であり、その結果１８ビ
ツト及び１６ビツトで構成された２つの部分的な積が生
じ、それらが第２の中間レジスタ１４に貯蔵される。次
のクロック・サイクルで、この２つの部分的な積が加算
器回路１５で加算されて、最終的な積を発生する。

この第１の部分で発生される逆数信号（ＲＥＣＩＰ）、
平方根信号（ＳＱＲＴ）及びＮ０ＯＰ信号が、次のクロ
ック・サイクルの間、次のパイプライン段で使う為に、
第３の中間レジスタ１６に貯蔵される６３つの中間レジ
スタ１１，１４．１６の全ては、希望によっては１個の
大形レジスタに置き換えることが出来る。

仮数捕間部分の第２のパイプライン段では、加算器１５
からの出力積の最上位の１２ビツトが、アンド・ゲート
２０を介して加算器／減算器回路１２に結合される。ア
ンド・ゲート２０に対する他方の入力は、ＭＡＸ、ＲＥ
ＣＩ　Ｐ、ＺＥＲＯ及びＳＱＲＴ信号を組合せて、ゼロ
・クランプ信号（ＣＬＯ’）を形成する一組のゲート２
１によって決定される。第２組のゲート２２が同じ入力
を異なる順序で組合せて、無限大クランプ信号（ＣＬＩ
ＮＦ）を形成する。基本的には、ゲート回路２、２２に
よって発生される信号は、無限大の平方根又はゼロの逆
数を求めることにより、ＣＬＩＮＦ信号が作用し、ゼロ
の平方根又は無限大の逆数を求めることにより、ＣＬＯ
信号が作用する様に構成されている。これらの２つの信
号がＮ。

ＯＰ倍信号共に組合されて、加算器１５からの積をアン
ド・ゲート２０を介して加算器／減算器回路１２に入力
することを制御する。この為、Ｎ。

ＯＰ倍信号けが作用していれば、加算器／減算器回路に
対するＡ入力がゼロに加算され、こうして変更なしにこ
の回路を通過する。ＣＬＩＮＦ、ＣＬＯ又はＮ０ＯＰ信
号が作用していれば、加算器／減算器回路１２に対する
Ｂ入力がゼロに設定される。同様に、第１の中間レジス
タ１１の出力がアンド・ゲート２３でゲートされる。こ
のゲートはノア・ゲート１８を介してＣＬＩＮＦ及びＣ
ＬＯ信号によっても制御される。これらの２つの信号の
いずれかが作用していれば、加算器／減算器回路１２の
Ａ入力が実効的にゼロに設定される。

従って、ＣＬＩＮＦ又はＣＩ、Ｏ信号の何れかが作用し
ていれば、加算器／減算器回路１２の出力がゼロにクラ
ンプされる。

入力レジスタ１からの減算信号ＳＵＢ　（これは第３の
中間レジスタ１６を通過する）が作用するか、又は逆数
信号ＲＥＣＩＰが作用していれば、加算器／減算器回路
を減算モードに設定することが出来る。それ以外の場合
、加算器／減算器回路１２は加算モードにとどまる。回
路のこの様な融通性により、負の勾配の曲線を処理する
ことが出来る。

この為、（イ）ゼロ又は無限大状態が検出され、その場
合加算器の仮数出力がゼロに設定されるか、又は（ロ）
入力データを変更なしに回路に通過させる場合でなけれ
ば、加算器／減算器回路１２に対する制御信号によって
通常の加算を行なうことが出来る。ＮＣ）Ｏｒ’動作の
場合、加算器／減算器回路１２の出力は単に入力データ
の仮数である。

全ての場合に、加算器／減算器回路１２の仮数出力が出
力レジスタ３０に結合される。

変換回路の指数調節部分が、異なる種類の曲線を近似す
ることが出来る様にする為に、入力数の指数を操作する
。曲線の種類はモード制御信号によって決定される。逆
数モードでは、指数の２の補数を発生する。これは元の
指数の逆数を発生し、こうして浮動小数点数全体の逆数
を近似する。平方根モードでは、指数を２で除し、こう
して入力数の平方根を近似する。対数モード及びＮ０Ｏ
Ｐモードでは、指数は変更せずに回路に通す。指数調節
部分はアンダーフロー及びオーバーフロー状態に対する
指数のクランプ作用をも行なう。結果をゼロにする場合
、指数をゼロにクランプしなければならない。結果が無
限大になる場合、指数をＦＦＩＧにクランプしなければ
ならない。指数調節動作も２つのパイプライン段で行な
われる。

指数調節部分の第１段が減算器１７を持ち、これがＩ　
ＥＥＥで提唱された３２ビット浮動小数点数括ｑに固有
の指数のバイアスを除く為に、入力数の指数から定数ｒ
１２７＋ｏＪを減算する。減算器回路１７の出力が、指
数調節部分の第２段で使う為に第３の中間レジスタ１６
に貯蔵される。

第２のバイブライン段では、所要の演算を行なう為に、
指数が一連のマルチプレクサに通される。

最初、指数及びその１の補数（反転）が、逆数信号ＲＥ
ＣＩＰによって制御される第１のマルチプレクサ２４に
結合される。この信号が作用していれば、指数の１の補
数が第１のマルチプレクサ２４を通過する。そうでなけ
れば、元の指数が変更されずに第１のマルチプレクサ２
４を通過する。

この結果得られる出力が、平方根信号５ＱＲＴによって
制御される第２のマルチプレクサ２５に結合される。第
２のマルチプレクサ２５に対する一方の入力は、単に第
１のマルチプレクサ２４の出力である。第２のマルチプ
レクサ２５に対する２番目の入力は、第１のマルチプレ
クサ２４からの８ビツト出力の内の最上位の７ビツトと
、重慢する最上位ビット（ビット８）とである。第２の
マルチプレクサに対する２番目の入力は、実効的に、指
数を１位置だけ右ヘシフトさせたものであり、これは２
進数系では、指数を２で除したことに相当する。５ＱＲ
Ｔ信号か作用していれば、この第２の入力が第２のマル
チプレクサ２５を通過する。

そうでなければ、第１のマルチプレクサ２４の変更しな
い出力が３対１マルチプレクサ２６へ通過する。この３
対１マルチプレクサが指数のクランプ作用を制御する。

このマルチプレクサに対する他の２つの入力は定数であ
り、これらの定数は、指数バイアスがこの段の後で復元
された時、これらの入力定数によって夫々０及びＦＦ１
６の指数が得られる様に定められている。信号ＣＬ　Ｉ
　ＮＦ及びＣＬＯが、３対１マルチプレクサ２６のどの
入力を出力するかを制御する。この結果得られた指数が
加算器回路２７に結合され、これが指数に定数“１２７
＋ｏ”を加算し、指数をＩＥＥＥで提唱された３２ビッ
ト浮動小数点数の基準に必要な形式に復元する。

入力データの数の符号も指数調節部分で処理される。こ
れは第１のバイブライン段を変更なしに単に通過し、第
２段では、ＣＬＯ信号が作用していなければ、変更され
ないままである。この場合、アンド・ゲート２８によっ
て符号がゼロにクランプされる。

アンド・ゲート２８、加算器回路２７及び加算器／減算
器回路１２の出力が最終的な出力数を構成し、これが出
力レジスタ３０で組立てられて一時的に貯蔵される。ア
ンド・ゲート３１がＨｏ１ｄｏｕ　を信号により、出力
レジスタ３０に対するクロック信号を制御する。Ｈｏ　
ｌ　ｄｏｕ　を信号が作用している時、出力レジスタ３
０に新しいデータを入力することが出来ない。

出力レジスタ３０の出力が側路（ＢＹＰＡＳＳ）信号に
よって制御される出力マルチプレクサ３２に結合される
。この信号が作用していれば、元の入力データが変更さ
れずに、出力マルチプレクサ３２を介して回路の出力に
結合され、内部レジスタの遅延はない。出力マルチプレ
クサ３２に対する側路信号が作用していない場合、出力
レジスタ３０に貯蔵された最終的な数が、出力マルチプ
レクサ３２を介して回路の出力接続部へ通過する。

この発明を好ましい実施例について説明したが、以上の
説明がこの発明を制約するものと解してはならない。当
業者には、これまでの説明から、好ましい実施例の種々
の変更並びにこの発明のその他の構成が容易に考えられ
よう。例えば、この発明の基本回路は非パイプライン形
の構成にも容易に改造することが出来る。従って、特許
請求の範囲は、この発明の範囲内に含まれるこの様な全
ての変更を包括するものであることを承知されたい。

【図面の簡単な説明】

第１図は曲線の一部分を線分で近似することを示すグラ
フ、 第２図はこの発明の回路の簡略ブロック図で、外部メモ
リ装置に対する接続を示す。 第３図はこの発明の回路の詳しいブロック図である。 主な符号の説明 １：入力レジスタ、１２；加算／減算器回路、１３：部
分掛算器回路、３０：出力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １）符号、指数及び仮数で構成された浮動小数点入力を
   用いて一連の線分を発生することによって、曲線を近似
   するパイプライン構成の直線近似変換回路に於て、 入力浮動小数点数、及びこの入力数に対応する勾配デー
   タ及び交点データを受取って一時的に貯蔵する入力部分
   と、 該入力部分に結合されていて、前記入力数の仮数の一部
   分に勾配データを乗じてその結果得られた積を一時的に
   貯蔵する掛算回路と、 該掛算回路に結合されていて、前記積及び前記交点デー
   タを加算する加算回路と、 該加算回路の出力に結合されていて、変換回路からの加
   算結果を一時的に貯蔵して出力する出力回路とを有する
   パイプライン構成の直線近似変換回路。 ２）特許請求の範囲１）に記載したパイプライン構成の
   直線近似変換回路に於て、更に 前記入力部分に結合されていて、直線交点データを貯蔵
   し、前記入力数の一部分をアドレスとして受取り、且つ
   前記アドレスに対応する直線交点データを前記入力部分
   に出力する第１の貯蔵手段と、 前記入力部分に結合されていて、直線勾配データを貯蔵
   し、前記入力数の一部分をアドレスとして受取り、該ア
   ドレスに対応する直線勾配データを前記入力部分に出力
   する第２の貯蔵手段とを有するパイプライン構成の直線
   近似変換回路。 ３）特許請求の範囲１）に記載したパイプライン構成の
   直線近似変換回路に於て、前記入力部分、掛算回路及び
   加算回路に結合されていて、入力データを変更なしに掛
   算回路、加算回路及び出力回路に伝える選択手段を有す
   るパイプライン構成の直線近似変換回路。 ４）特許請求の範囲１）に記載したパイプライン構成の
   直線近似変換回路に於て、前記入力部分及び出力回路に
   結合されていて、入力数の指数を反転することにより、
   入力数の逆数を近似して出力する指数調節回路を有する
   パイプライン構成の直線近似変換回路。 ５）特許請求の範囲１）に記載したパイプライン構成の
   直線近似変換回路に於て、前記入力部分及び出力回路に
   結合されていて、入力数の指数を２で除すことにより、
   入力数の平方根を近似して出力する指数調節回路を有す
   るパイプライン構成の直線近似変換回路。 ６）特許請求の範囲５）に記載したパイプライン構成の
   直線近似変換回路に於て、２の除算が、指数を１ビット
   位置だけシフトすることによって行なわれるパイプライ
   ン構成の直線近似変換回路。 ７）特許請求の範囲４）に記載したパイプライン構成の
   直線近似変換回路に於て、前記入力部分、指数調節回路
   及び加算回路に結合されていて、調節後又は入力があっ
   た時、指数が数系の限界を越えた場合、加算結果の仮数
   をゼロに設定すると共に出力指数を無限大の表示に設定
   する無限大クランプ回路を有するパイプライン構成の直
   線近似変換回路。 ８）特許請求の範囲４）に記載したパイプライン構成の
   直線近似変換回路に於て、前記入力部分、指数調節回路
   及び加算回路に結合されていて、調節後又は入力があっ
   た時、指数がゼロに等しい場合、加算結果の仮数をゼロ
   に設置すると共に出力指数をゼロに設定するゼロ・クラ
   ンプ回路を有するパイプライン構成の直線近似変換回路
   。 ９）符号、指数及び仮数で構成された浮動小数点数入力
   を用いて一連の線分を発生することにより、曲線を近似
   するパイプライン構成の直線近似変換回路に於て、 入力浮動小数点数、及び該入力数に対応する勾配データ
   及び交点データを受取って一時的に貯蔵する入力部分と
   、 該入力部分に結合されていて、直線交点データを貯蔵し
   、前記入力数の一部分をアドレスとして受取り、該アド
   レスに対応する直線交点データを前記入力部分に出力す
   る第１の貯蔵手段と、前記入力部分に結合されていて、
   直線勾配データを貯蔵し、前記入力数の一部分をアドレ
   スとして受取り、該アドレスに対応する直線勾配データ
   を前記入力部分に出力する第２の貯蔵手段と、前記入力
   部分に結合されていて、前記入力数の仮数の一部分に勾
   配データを乗じ、その結果得られた積を一時的に貯蔵す
   る掛算回路と、 該掛算回路に結合されていて、前記積及び前記交点デー
   タを加算する加算回路と、 前記入力部分に結合されていて、入力数の逆数又は平方
   根を選択的に近似して出力する指数調節回路と、 前記加算回路及び指数調節部分の出力に結合されていて
   、変換回路からの加算して調節した結果を一時的に貯蔵
   して出力する出力回路とを有するパイプライン構成の直
   線近似変換回路。 １０）特許請求の範囲９）に記載したパイプライン構成
   の直線近似変換回路に於て、前記入力部分、指数調節回
   路及び加算回路に結合されていて、調節後又は入力があ
   った時、指数が数系の限界を越える場合、加算結果の仮
   数をゼロに設定すると共に出力指数を無限大の表示に設
   定する無限大クランプ回路を有するパイプライン構成の
   直線近似変換回路。 １１）特許請求の範囲９）に記載したパイプライン構成
   の直線近似変換回路に於て、前記入力部分、指数調節回
   路及び加算回路に結合されていて、調節後又は入力があ
   った時、指数がゼロに等しい場合、前記加算結果の仮数
   をゼロに設定すると共に出力指数をゼロに設定するゼロ
   ・クランプ回路を有するパイプライン構成の直線近似変
   換回路。 １２）符号、指数及び仮数で構成された浮動小数点数入
   力を用いて一連の線分を発生することにより、曲線を近
   似する直線近似変換回路に於て、入力浮動小数点数、及
   び該入力数に対応する勾配データ及び交点データを受取
   る入力部分と、該入力部分に結合されていて、前記入力
   数の仮数の一部分に勾配データを乗する掛算回路と、該
   掛算回路に結合されていて、前記積及び交点データを加
   算する加算回路と、 該加算回路の出力に結合されていて、変換回路からの加
   算結果を出力する出力回路とを有する直線近似変換回路
   。