JPH06105421B2

JPH06105421B2 - 逆三角関数演算装置

Info

Publication number: JPH06105421B2
Application number: JP30820488A
Authority: JP
Inventors: 貴司中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1994-12-21
Anticipated expiration: 2009-12-21
Also published as: JPH02153412A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は計算機を用いた逆三角関数の演算装置に関す
る。

〔従来の技術〕

逆三角関数arctan（χ）は、数値計算を扱う計算機にで
は是非とも備えなければならない機能の一つである。

従来、逆三角関数は、次式による多項式近似により求め
られていた。

arctan（χ）＝a₀χ＋a₁×χ^３＋…＋am ×χ²m⁺¹ ……（１）（ここで、a₀,a₁,…,amは定数）この式において、引数｜χ｜が「１」に近いときは、多
項式の次数ｍが高くなるため、二倍角の公式や加法定理
を用いてχの範囲を狭める工夫が必要である。また多項
式近似では、乗算と加算を繰返し実行するため、演算時
間が長くなる欠点があった。

一方、マイクロプログラム制御の計算機では、逆三角関
数をCORDIC（COordininate Rotaion DIgital Compute
r）法によって求める場合もある。CORDIC法によると、
逆三角関数は以下のように得られる。

x₀＝1,y₀＝χ,v₀＝０とする。

ｋ＝₀,₁,₂,…,Nについて次のを実行する。

yk≧０ならばak＝１ yk＜０ならばak＝−１ yk＋１＝xk＋ak2^-kyk yk＋１＝xk−ak2^-kxk Vk＋１＝vk＋arctan（2^-k） ……（２） arctan（χ）＝v_Nが得られる。

このCORDIC法では、Ｎ桁の逆三角関数を得るために、加
減算やシフトなどの演算をＮ回繰り返す必要がある。そ
のため、CORDIC法には演算時間が長くなるという欠点が
あり、あまり用いられていない。

〔発明が解決しようとする課題〕

上述した従来例の、逆三角関数演算装置には、以下の問
題点がある。

（１）、演算時間が長い。

多項式近似の方式では、（１）式を演算するのに、（ｍ
＋２）回の乗算とｍ回の加算が必要である。｜χ｜≦の
範囲で16ビットの精度の解を得るためにはｍ≧４である
必要がある。つまり、乗算６回分と加算４回分の演算時
間がかかる。

また、CORDIC法では16ビットの精度の解を得るにはｋ＝
0,1,…,15として（２）式を演算する必要がある。つま
り、32回のシフト演算と46回の加減算を行なう必要があ
る。もし、バレルシフタを２組，加減算器を３組用意す
れば（２）式の演算が１ステップで可能だが、シフトと
加減算が16回分の演算時間がかかる。

（２）、ハードウェアが複雑である。

CORDIC法では、ハードウェアとして、バレルシフタ，加
減算器に加えて、シーケンサが必要である。

また、多項式近似の方式でも、乗算と加算を繰返し実行
するため、乗算器と加算器以外にシーケンサが必要であ
る。

（３）、乗算器が大規模である。

多項式近似の方式では、2nビットの精度を得るために
は、2nビットの精度で乗算および加算を行なう必要があ
る。従って、2nビット×2nビットの乗算器が必要であ
る。

これは、LSI化する上で面積の増大をまねく。

本発明の目的は、このような問題を解決し、arctan
（χ）とのテーブルを持ち、テーブル検索を２回，乗算を１回，
加算を１回実行することにより、高速に逆三角関数arct
an（χ）を求めることのできる逆三角関数演算装置を提
供することにある。

〔課題を解決するための手段〕

本発明による逆三角関数演算装置の構成は、初期値χを
上位桁Ｈと下位桁Ｌ（χ＝Ｈ＋Ｌ）に分割して保持する
レジスタと、このレジスタから前記上位桁Ｈを入力し予
め計算され記憶されarctan（Ｈ）の値との値とを出力するメモリと、このメモリの出力値と前記
レジスタの下位桁Ｌとの乗算を行なう乗算器と、この乗
算器の出力値と前記メモリの出力値とを加算する加算器
とから構成され、前記乗算器に前記メモリのと前記下位桁Ｌを入力し、前記加算器によって前記乗算
器出力値を前記メモリのarctan（Ｈ）値に加算すること
により、逆三角関数arctan（χ）を演算することを特徴
とする。

〔作用〕

以下、数式を用いて、本発明の逆三角関数演算原理を説
明する。

arctan（χ）を演算する場合、次式が成立する。

arctan（−χ）＝−arctan（χ） ……（３）ここでは、０≦χ＜１について考えればよい。

ここで、2n桁の２進数で表現されたχから、2nのarctan
（χ）を求めることを考える。先ず、χをｎ桁ずつ上位
桁Ｈと下位桁Ｌに分割する。

ただし、χｋ＝｛1,0｝０≦χ＜１ ……（６）ここで、加法定理および（５）式から、この式の第２項をＬについてテイラー展開すると、が、Ｈ＜1,L＜2^-nであるためL³の項以降は無視できる。
よって（10）式は次式ように近似できる。

この式において、Ｈを入力としarctan（Ｈ）の値との値を出力とするテーブルROMを用意すると、乗算１回
と加算１回でarctan（χ）が得られる。

Ｈ＜1,L＜2^-nなので，（11）式の第２項の演算精度はｎ
桁でよい。arctan（χ）に2n桁の精度を得るためには、
2n桁×2n語のarctan（Ｈ）テーブルと、ｎ桁×2n語のテーブルと、テーブル出力ｎ桁とＬのｎ桁を乗算する乗算器と、arct
an（Ｈ）テーブル出力2n桁に乗算結果の上位ｎ桁を加算
する加算器が必要である。

〔実施例〕

次に図面により本発明を詳細に説明する。

第１図は本発明に従って逆三角関数arctan（χ）を演算
する装置の実施例のブロック図である。図において、レ
ジスタ11は変数χを入力信号18として入力する2nビット
のレジスタ、信号31はレジスタ11の上位ｎビットである
Ｈを出力する信号、信号32はレジスタ11の下位ｎビット
であるＬを出力する信号、ROM12はarctan（Ｈ）およびの値を記憶する2nビット×2n⁺¹語のROM、信号30はROM12
の出力がarctan（Ｈ）かかを指定する１ビットの制御信号。レジスタ13はROM12
の出力値を保持する2nビットのレジスタ、信号33はレジ
スタ13の上位ｎ桁を出力する信号、乗算器14は信号32と
信号33との積を演算するｎ×ｎビットの乗算器、レジス
タ15は乗算器14の出力2nビットのうち上位ｎビットを保
持するレジスタ、信号34はレジスタ15の値を下位ｎビッ
トとして出力し上位ｎビットをゼロを出力する2nビット
の信号、加算器16はレジスタ13の値に信号34の値を加算
する2nビットの加算器、レジスタ17は加算器16の出力を
保持し出力信号19として出力する2nビットのレジスタで
ある。

レジスタ11,13,17では、小数点をMSBの上に置いた固定
小数点数を扱い、レジスタ11上のχは、０＜χ＜１を満
たすものとする。

第２図は、第１図の演算装置によって逆三角関数arctan
（χ）を演算する手順を示すフローチャートである。

図において、第１段階として、ステップ１でレジスタ11
に入力信号χを設定する。次のステップ２では指定信号
30によりROM12を側に指定し、ステップ３でレジスタ11に指定されたχの
値の上位桁Ｈ（信号31）をアドレスとしてROM12からの値を取り出し、レジスタ13に保持する。第２段階では
ステップ６で乗算器14によっての上位桁（信号33）とχの下位桁Ｌ（信号32）を乗算
し、ステップ７でこの乗算結果の上位桁をレジスタ15に保持する。同時に、ステップ４
で指定信号30によりROM12をarctanH側に指定し、ステッ
プ５でレジスタ11に設定されたχの値の上位桁Ｈ（信号
31）をアドレスとしてROM12からarctan（Ｈ）の値を取
り出し、レジスタ13に保持する。次の第３段階では、ス
テップ８で、レジスタ13からのarctan（Ｈ）の値とレジ
スタ15の値を下位ビットとし上位ビットを０とした信号
34の値とを加算し、ステップ９でその加算値をレジスタ
17に保持する。

以上のように、レジスタ11上のχからレジスタ17上のar
ctan（χ）が、３段階で得られる。

例えば、16ビットの精度でarctan（χ）を求める場合、
ROM12は16ビット×512語、乗算器14は８ビット×８ビッ
トの乗算器、加算器16は16ビットであり、充分LSI化で
きる大きさである。

第３図は、本発明の第２の実施例のブロック図であり、
arctan（Ｈ）とのテーブルROM21,22を独立に有する場合の演算装置を示
している。

図において、ROM21はarctan（Ｈ）の値を記憶する2nビ
ット×2n語のメモリ、ROM22はの値を記憶するｎビット×2n語のメモリ、乗算器14は信
号22とROM22の積を演算するｎ×ｎビットの乗算器、信
号34は乗算器14の出力2nビットのうち上位ｎビットとし
た信号、加算器16はROM21の値から信号34の値を加算す
る2nビットの加算器である。

次に、この逆三角関数演算装置の動作について説明す
る。

レジスタ11,ROM21,22および加算器16,レジスタ17では、
小数点がMSBの上に置いた固定小数点数を扱うものとす
る。

先ず、レジスタ11上に、０＜χ＜１を満たすχの値を与
える。すると、信号31,32にはχの値を上位下位に分割
したH,Lが出力される。このＨ信号31をアドレスとし
て、ROM21からはarctan（Ｈ）,ROM22からはの値が出力される。次いで、乗算器14ではの演算が行なわれる。加算器16では、次式が演算され、 arctan（χ）の値としてレジスタ17に出力される。

以上述べたように、第２の実施例ではarctan（χ）を１
ステップで演算することができる。演算時間は、テーブ
ル検索１回，乗算１回および加算１回に要する時間の和
になる。

例えば、16ビットの精度でarctan（χ）を求める場合、
ROM21は16ビット×256語、ROM21は８ビット×256語、乗
算器14は８ビット×８ビットの乗算器、加算器14は16ビ
ットであり、充分LSI化できる大きさである。

さらに、別の実施方法を次に説明する。

ROM21,22は同一のアドレス信号31でアクセスされるの
で、3nビット×2n語のROMとしても実現できる。また、
乗算器14を桁上げ保存加算器と桁上げ伝播加算器で構成
する場合は、桁上げ伝播加算器を加算器14で代用する
と、演算時間が短くなり、ハードウェア量も減少する。

また、ROM21,22、信号32の出力にレジスタを挿入するこ
とにより、パイプライン方式の演算装置が実現できる。
この方式では、テーブル乗算および加算を行なっている
期間に、次のarctan（χ）の演算のためのテーブルROM
検索を行なえる。そのため大量の配列データ｛χ_１｝に
対して｛arctan（χ_１）｝を求める場合に、演算時間を
第２の実施例の約半分にできる。

〔発明の効果〕

以上説明したように、本発明による逆三角関数演算装置
は、次の効果を有する。

（１）演算速度が早く、演算時間が短い。

第１の実施例の逆三角関数演算装置では、３ステップで
演算を行なう。１ステップの処理時間は、テーブルROM
の読出し時間，乗算時間，加算時間のうち、最も長い時
間となるが、乗算とテーブルの読出しを並行して行なう
ことにより、演算時間を短縮している。

第２の実施例の逆三角関数演算装置では、１ステップで
演算を行なっている。１ステップの処理時間は、テーブ
ルROMの呼出し時間，乗算時間，加算時間の和になる
が、２つのテーブルの読出しを同時に行うことにより、
演算時間を短縮している。

（２）演算ハードウェア構成が簡単である。

演算ハードウェアは、テーブルはROM,乗算器，加減算器
だけである。従来のCORDIC法による逆三角関数演算装置
では、バレルシフタや加減算器に加えて、シーケンサが
必要であり、多項式近似による演算装置では、乗算器が
加算器に加えて、シーケンサが必要であった。一方、本
発明の演算装置では、第１の実施例ではシーケンサが簡
単なものでよく、第２の実施例ではシーケンサが不要で
ある。

（３）乗算器が小規模でよい。

従来例の多項式近似による演算装置では、2nビット×2n
ビットの乗算器が必要であったが、本発明の演算装置で
はｎビット×ｎビットの乗算器でよい。これにより、乗
算器の面積は従来例の約1/4になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図でarctan（χ）を演算する処理のフロー図、第３
図は本発明の第２の実施例のブロック図である。１〜９……処理ステップ、11,13,15,17……レジスタ、1
2,21,22……ROM、14……乗算器、16……加算器、18……
入力信号、19……出力信号、30……制御信号、31,32…
…上位、下位ｎビット信号、33……上位出力信号。

Claims

【特許請求の範囲】

【請求項１】初期値χを上位桁Ｈと下位桁Ｌ（χ＝Ｈ＋
Ｌ）に分割して保持するレジスタと、このレジスタから
前記上位桁Ｈを入力し予め計算され記憶されたarctan
（Ｈ）の値との値とを出力するメモリと、このメモリの出力値と前記
レジスタの下位桁Ｌとの乗算を行なう乗算器と、この乗
算器の出力値と前記メモリの出力値とを加算する加算器
とから構成され、前記乗算器に前記メモリの値と前記下位桁Ｌを入力し、前記加算器によって前記乗
算器出力値を前記メモリのarctan（Ｈ）値に加算するこ
とにより、逆三角関数arctan（χ）を演算することを特
徴とする逆三角関数演算装置。