JPH02153412A - 逆三角関数演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機を用いた逆三角関数の演算装置に関する
。

〔従来の技術〕

逆三角関数ａｒｃｔａｎ（χ）は、数値計算を扱う計算
機にでは是非とも備えなければならない機能の一つであ
る。

従来、逆三角関数は、次式による多項式近似により求め
られていた。

ａｒｃｔａｎ（χ）＝ａ６χ＋ａｌ　Ｘ　Ｚ”十・・・
＋ａｍＸ　Ｚ　＊　ｍ＋　ｌ　　　　　　・・・・・・
　（１）（ここで、ａ　Ｑ　＋　ａ　１　ｅ・・・、ａ
□は定数）この式において、引数１χ１が「１」に近い
ときは、多項式の次数ｍが高くなるため、二倍角の公式
や加法定理を用いて２の範囲を狭める工夫が必要である
。また多項式近似では、乗算と加算を繰返し実行するた
め、演算時間が長くなる欠点があった。

一方、マイクロプログラム制御の計算機では、逆三角関
数をＣ０ＲＤＩＣ（ＣＯｏｒｄｉｎｉｎａｔｅ　Ｒｏｔ
ａｉｏｎＤＩｇｉｔａｌ　Ｃｏｍｐｕｔｅｒ）法によっ
て求める場合もある。Ｃ０ＲＤＩＣ法によると、逆三角
関数は以下のように得られる。

■　ＸＯ”１＋ｙＯ”χ＋”１０”０　　とする。

■　ｋ””　＃　”　Ｉ　”　ｌ　・・・　、Ｎについ
て次の■■を実行する。

■　ｙｋ≧０ならばａｋ＝１ ｙｋく０ならばａｌ（＝　−１ ■　ｘｋ＋ｓ　＝　Ｘｋ　＋　ａｋ　２−ｋｙｋｙｋ＋
　１　”　）ｌｃ　−ａｌ（２−ｋｘｋＶｋ−Ｈ＝Ｙｋ
＋ａｒｃｔａｎ（２−Ｊ　　−・・・・（２）■　ａｒ
ｃｔａｎ（Ｚ）　＝　ｖｔｉが得られる。

このＣ０ＲＤＩＣ法では、Ｎ桁の逆三角関数を得るため
に、加減算やシフトなどの演算をＮ回繰り返す必要があ
る。そのため、Ｃ０ＲＤＩＣ法には演算時間が長くなる
という欠点があり、あまり用いられていない。

〔発明が解決しようとする課題〕 上述した従来例の、逆三角関数演算装置ｌこは、以下の
問題点がある。

＋１）、演算時間が長い。

多項式近似の方式では、（１）式を演算するのに、（ｍ
＋２）回の乗算とｍ回の加算が必要である。

１χ１≦の範囲で１６ビツトの精度の解を得るためｌこ
はｍ≧４である必要がある。つまり、乗算６回分と加算
４回分の演算時間がかかる。

また、Ｃ０ＲＤＩＣ法では１６ピツトの精度の解を得る
にはに＝ｏ　、　１　、・・・、１５として（２）式を
演算する必要がある。つまり、３２回のシフト演算と４
６回の加減算を行なう必要がある。もし、バレルシフタ
を２組、加減算器を３組用意すれば（２）式の演算が１
ステツプで可能だが、シフトと加減算が１６回分の演算
時間がかかる。

（２）、ハードウェアが複雑である。

Ｃ０ＲＤＩＣ法では、ハードウェアとして、バレルシフ
タ、加減算器に加えて、シーケンサが必要である。

また、多項式近似の方式でも、乗算と加算を繰返し実行
するため、乗算器と加算器以外ｌこシーケンサが必要で
ある。

（３）、乗算器が大規模である。

多項式近似の方式では、２ｎビツトの精度を得るためＩ
こは、２０ビツトの精度で乗算および加算を行なう必要
がある。従って、２０ビツトＸ２ｎビツトの乗算器が必
要である。

これは、ＬＳＩ化する上で面積の増大をまねく。

本発明の目的は、このような問題を解決し、プル検索を
２回０乗算を１回、加算を１口実行するこ、”−ｆこよ
り、高速に逆三角関数ａｒｃｔａｎ（χ）を求めること
のできる逆三角関数演算装置を提供することにある。

〔課題を解決するための手段〕

本発明による逆三角関数演算装置の栴成は、初期値χを
上位桁■（と下位桁Ｌ（χ＝ＨｆＬ）に分割して保持す
るレジスタと、このレジスタから前記上位桁Ｈを入力し
予め計算され記憶されａｒｃｔａｎこのメモリの出力値
と前記レジスタの下位桁りとの乗算を行なう乗算器と、
この乗算器の出力値と前記メモリの出力値とを加算する
加算器とから構前記下位桁Ｌ７ｉ：入力し、前記加算器
によって前記乗算器出力値を前記メモリのａｒｃｔａｎ
（Ｈ）値に加算することｌこより）、逆三角関数３ｒｃ
ｔａｎ（χ）を演算することを％像とする。

〔作用〕

以下、数式を用いて、本発明の逆三角関数演算原理を説
明する。

ＢｒｃｔＢｎ（Ｘ）を演算する場合、次式が成立する。

ａｒｃｔａｎ（−χ）＝　−ａｒｃｔａｎ（Ｚ）　　−
・・・（３１ａｒｃｔａｎ（χ）　＝−ｙ　−ａｒｃｔ
ａｎ　（７）　””　（４）ここでは、０≦χく１につ
いて考えればよい。

ここで、２ｎ桁の２進数で表現された２から、２ｎのａ
ｒｃｔａｎ（χ）を求めることを考える。先ず、２をｎ
桁ずつ上位桁Ｈと下位桁りに分割する。

ただし、Ｚｋ＝（−１，０） ０≦χ〈１ ・・・・・・　（６） Ｈ＝Σ０　（χに×　２−ｋ） ｋ＝１ ・・・・・・　（）） ここで、加法定理および（５）式から、・・・・・・（
９） この式において、Ｈを入力としａｒｃｔａｎ（Ｈ）の意
すると、乗算１回と加算１回でａｒｃｔａｎ（Ｚ）が得
−恥。

Ｈ＜１　、Ｌ＜２−Ｈナノ−ｔ’、（１１）式の第２項
の演算８度は１桁でよい。ａｒｃｔａｎ（χ）に２ｎ桁
の精度を得るためには、２ｎ桁Ｘ２ｎ語のａｒｃｔａｎ
・・・・・・（１０） この式の第２項をＬについてティラー展開すると、 が、Ｈ＜１．Ｌ＜２−”　　であるためＬ３の項以降は
無視できる。よって（１０）式は次式ように近似できる
。

・・・・・・（１１） する乗算器と、ａｒｃｔａｎ（Ｈ）　　テーブル出力２
ｎ桁に乗算結果の上位１桁を加算する加算器が必要であ
る。

〔実施例〕

次に図面により本発明の詳細な説明する。

第１図は本発明に従って逆三角関数ａｒｃｔａｎ（Ｚ）
を演算する装置の実施例のブロック図である。図におい
て、レジスタ１１は変数２を入力信号１８として入力す
る２ｎビツトのレジスタ、信号３１はレジスタ１１の上
位ｎビットであるＨを出力する信号、色号３２はレジス
タ１１の下位ｎビットであるＬを出力する信号、ＲＯＭ
１２はａｒｃｔａｎＸ２ｎ”語のＲＯＭ、１号３０はＲ
ＯＭ１２の出トの制御信号、レジスタ１３はＲＯＭ１２
の出力値を保持する２１ビツトのレジスタ、信号３３は
レジスタ１３の上位１桁を出力する信号、乗算器１４は
信号３２と信号３３との積を演算するｎ×ｎビットの乗
算器、レジスタ１５は乗算器１４の出力２０ビツトのう
ち上位ｎビットを保持するレジスタ、信号３４はレジス
タ１５の値を下位ｎビットとして出力し上位ｎビットは
ゼロを出力する２ｎビツトの信号、加算器１６はレジス
タ１３の値に信号３４の値を加算する２ｎビツトの加算
器、レジスタ１７は加算器１６の出力を保持し出力信号
１９として出力する２ｎビツトのレジスタである。

レジスタ１１．１３．１７では、小数点をＭＳＢの上、
に置いた固定小数点数を扱い、レジスタ１１上の２は、
０＜ｚ＜１を満たすものとする。

第２図は、第１図の演算装置によって逆三角関数ａｒｃ
ｔａｎ（ｚ）を演算する手順を示すフローチャートであ
る。

図において、第１段階として、ステップ１でレジスタ１
１に入力信号２を設定する。次のステラ側に指定し、ス
テップ３でレジスタ１１に設定された２の値の上位桁Ｈ
（信号３１）をアドレスとジスタ１３に保持する。第２
段階ではステップ６３３）と２の下位桁Ｌ（信号３２）
を乗算し、ス３０によりＲＯＭ１２をａｒｃｔａｎ）Ｉ
側に指定し、ステップ５でレジスタ１１に設定されたχ
の値の上位桁Ｈ１号３１）をアドレスとしてＲＯＭ１２
からａｒｃｔａｎ　（Ｈ）の値を取り出し、レジスタ１
３に保持する。次の第３段階では、ステップ８で、レジ
スタ１３からのａｒｃｔａｎ　（Ｈ）の値とレジスタｌ
５の値を下位ビットとし上位ビットを０とした信号３４
の値とを加算し、ステップ９でその加算値をレジスタ１
７に保持する。

以上のように、レジスタ１１上のχからレジスタ１７上
のａｒｃｔａｎ　（ｘ　）が、３段階で得られる。

例えば１１６ビツトの精度でａｒｃｔａｎ（χ）を求め
る場合、ＲＯＭ１２は１６ビツト×５１２語、乗算器１
４は８ビツト×８ビツトの乗算器、加算器１６は１６ビ
ツトであり、充分ＬＳＩ化できる大きさである。

第３図は、本発明の第２の実施例のブロック図とした信
号、加算器１６はＲＯＭ２１の値から信号３４の値を加
算する２ｎビツトの加算器である。

次に、この逆三角関数演算装置の動作について説明する
。

レジスタ１１．ＲＯＭ２１．２２および加算器１６、レ
ジスタ１７では、小数点がＭＳＢの上に置いた固定小数
点数を扱うものとする。

先ず、レジスタ１１上に、０＜Ｚ＜１を満たす２の値を
与える。すると、信号３１．３２にはχθ値を上位下位
に分割したＨ、Ｌが出力される。

このＨ信号３１をアドレスとして、ＲＯＭ２１かＭ２１
．２２を独立に有する場合の演算装置を示している。

図において、ＲＯＭ２１はａｒｃｔａｎ（Ｈ）の値を記
憶する２ｎビツト×２ｎ　語のメモリ、ＲＯＭのメモリ
、乗算器１４は信号２２とＲＯＭ２２の積を演算するｎ
Ｘｒｌビットの乗算器、信号３４は乗算器１４の出力２
ｎビツトのうち上位ｎビットが出力される。次いで、乗
算器１４ではＬ×式が演算され、 ａｒｃｔａｎ　（、Ｚ　）　　の値としてレジスタ１７
に出力される。

以上述べたように、第２の実施例ではａｒｃｔａｎ＜２
＞を１ステツプで演算することができる。演算時間は、
テーブル検索１回９乗算１回および加算１回に要する時
間の和をこなる。

例えば、１６ビツトの精度でａｒｃｔａｎ（χ）を求め
る場合、ＲＯＭ２１は１６ビツト×２５６語、ＲＯＭ２
１は８ビット×２５６語、乗算器１４は８ビツト×８ビ
ツトの乗算器、加算器１４は１６ビツトであり、充分Ｌ
ＳＩ化できる大きさである。

さらに、別の実施方法を次に説明する。

ＲＯＭ２１．２２は同一のアドレス信号３１でアクセス
されるので、３ｎピツ）　Ｘ　Ｚｎ　語のＲＯＭとして
も実現できる。また、乗算器１４を桁上げ保存加算器と
桁上げ伝播加Ｘ器で構成する場合は、桁上は伝播加算器
を加算器１４で代用すると、演算時間が短くなり、ノ１
−ドウエア量も減少する。

また、ＲＯＭ２１．２２、信号３２の出力にレジスタを
押入することにより、バイグライン方式の演算装置が実
現できる。この方式では、テーブル乗算および加算を行
なっている期間に、次のａｒｃｔａｎ（Ｘ　）の演算の
ためのテープ＃　ＲＯＭ検索を行なえる。そのため大量
の配列データ（χ１）に対して（ａｒｃｔａｎ（Ｚｌ　
）　）を求める場合、に、演算時間を第２の実施例の約
半分にできる。

〔発明の効果〕

以上説明したように、本発明による逆三角関数演算装置
は、次の効果を有する。

（１）演算速度が早く、演算時間が短い。

第１の実施例の逆三角関数演算装置では、３ステツプで
演算を行なう。１ステツプの処理時間は、テーブルＲＯ
Ｍの読出し時間１乗算時間、加算時間のうち、最も長い
時間となるが、乗算とテーブルの読出しを並行して行な
うことにより、演算時間を短縮している。

第２の実施例の逆三角関数演算装置では、１ステツプで
演算を行なっている。ｌステップの処理時間は、テーブ
ルＲＯＭの読出し時間１乗算時間。

加算時間の和になるが、２つのテーブルの読出しを同時
に行うことにより、演算時間を短縮している。

（２）演算ハードウェア構成が簡単である。

演算ハードウェアは、テーブルはＲＯＭ、乗算器、加減
算器だけである。従来のＣ０ＲＤＩＣ法による逆三角関
数演算装置では、バレルシフタや加減算器に加えて、シ
ーケンサが必要であり、多項式近０１１こよる演算装置
では、乗算器が加算器に加えて、シーケンサが必要であ
った。一方、本発明の演算装置では、第１の実施例では
シーケンサが簡単なものでよく、第２の実施例ではシー
ケンサが不要である。

（３）乗算器が小規模でよい。

従来例の多項式近似による演算装置では、２ｎビツトＸ
２ｎビツトの乗算器が必要であったが、本発明の演算装
置ではｎピッ）Ｘｎビットの乗算器でよい。これにより
、乗算器の面積は従来例の約１７４になる。

１〜，４′・・・・・・処理ステップ、１１．１３，１
５゜１７・・・・・・レジスタ、１２，２１．２２・・
・・・・ＲＯＭ。

１４・・・・・・乗算器、１６・・・・・・加算器、１
８・・・・・・入力信号、１９・・・・・・出力信号、
３０・・・・・・制御信号、３１．３２・・・・・・上
位、下位ｎビット信号、３３・・・・・・上位出力信号
。

代理人　弁理士　　　内　　原　　　晋

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第４図でａｒｃｔａｎ（Ｚ　）を演算する処理の７０−
図、第３図は本発明の第２の実施例のブロック図である
。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 初期値χを上位桁Ｈと下位桁Ｌ（χ＝ＨｆＬ）に分割し
   て保持するレジスタと、このレジスタから前記上位桁Ｈ
   を入力し予め計算され記憶されたａｒｃｔａｎ（Ｈ）の
   値と（１）／（Ｈ＾２＋１）の値とを出力するメモリと
   、このメモリの出力値と前記レジスタの下位桁Ｌとの乗
   算を行なう乗算器と、この乗算器の出力値と前記メモリ
   の出力値とを加算する加算器とから構成され、 前記乗算器に前記メモリの（１）／（Ｈ＾２＋１）値と
   前記下位桁Ｌを入力し、前記加算器によって前記乗算器
   出力値を前記メモリのａｒｃｔａｎ（Ｈ）値に加算する
   ことにより、逆三角関数ａｒｃｔａｎ（χ）を演算する
   ことを特徴とする逆三角関数演算装置。