JPS6347874A - 算術演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は算術演算装置に関し、特に乗算と加算との演算
を同時に行なうことができる算術演算装置に関する。

〔従来の技術〕

従来、情報処理装置において、乗算を行なってその結果
にある値を加算するという算術演算は、先ず乗算器を用
いて乗算結果を求め、その後、加算器を用いてその乗算
結果に加算値を加えて最終結果を求めるという二つのプ
ロセスを経ていた。

〔発明が解決しようとする問題点〕

上述した従来の算術演算装置では、乗算プロセスと加算
プロセスとが別れている為、（乗算＋加算）の演算に要
する時間は乗算プロセスに要する時間と加算プロセスに
要する時間との和になり、この和以上の演算時間の短縮
は図れない。

本発明の目的は、乗算を行なってその結果にある値を加
算するという（乗算＋加算）の算術演算を、従来の乗算
プロセスに要する時間内で実現することができる算術演
算装置を提供することにあ（問題点を解決するための手
段） 本発明は上記目的を達成するために、乗数を格納する乗
数レジスタと、被乗数を格納する被乗数レジスタと、前
記乗数レジスタの乗数と前記被乗数レジスタの被乗数と
を入力とする部分積生成回路と、該部分積生成回路の出
力を入力とするウォーレス木と、該ウォーレス木の出力
を入力とする加算回路とを含む算術演算装置において、
前記乗数レジスタの乗数と前記被乗数レジスタの被乗数
との乗算結果に加算すべき加算値を加算項として前記ウ
ォーレス木に入力する入力信号線を設け、前記ウォーレ
ス木は、前記入力信号線を介して加えられた前記加算項
と前記部分積生成回路から出力された複数の部分積とを
入力とするように構成されている。

〔作用〕

ウォーレス木の加算項として、乗数レジスタの乗数と被
乗数レジスタの被乗数との乗算結果に加算すべき加算値
を入力信号線により入力することができるので、乗数と
被乗数との演算結果を求める過程において加算値を加算
することができ、従来のウォーレス木を用いた乗算器と
同一の乗算サイクル内で、（乗算＋加算）の演算が行な
える。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は、本発明の一実施例のブロック図であり、乗数
と被乗数との積にある値を加算するという（乗算＋加算
）の算術演算を高速に行なう算術演算装置のブロック図
を示す。

この実施例の算術演算装置は、乗数がセットされる乗数
レジスタ１と、被乗数がセントされる被乗数レジスタ２
と、乗数レジスタ１と被乗数レジスタ２とに格納された
乗数、被乗数の値に対応した複数の部分積を生成する例
えばＢｏｏ　ｔｈのアルゴリズムを用いた部分積生成回
路３と、加算値がセットされる加算値レジスタ７と、部
分積生成回路３の出力と加算値レジスタ７の出力とを入
力とするビット切り加算器であるウォーレス木（ＷＡＬ
Ｉ、ＡＣＥＴＲＥＥ）　　４と、このウォーレス木４の
出力値を入力とする２人力桁上げ先見加算回路である加
算回路５と、この加算回路５の出力を保持する結果レジ
スタ６とから構成され、乗数レジスタ１と部分積生成回
路３との間はデータ線１１で接続され、被乗数レジスタ
２と部分積生成回路３との間はデータ線２０で接続され
、部分積生成回路３とウォーレス木４との間はデータ４
１３０で接続され、加算値レジスタ７とウォーレス木４
との間はデータ線７０で接続され、ウォーレス木４と加
算回路５との間はデータ線４０で接続され、加算回路５
と結果レジスタ６との間はデータｉ％１Ｉ５０で接続さ
れ、結果レジスタ６の内容はデータ線６０に出力されて
いる。

第１図において、今、乗数のビット数をｍ、被乗数のビ
ット数をｎとすると１、乗数レジスタ１にセットされた
ｍビットの乗数と被乗数レジスタ２にセットされたｎビ
ットの被乗数とによって部分積生成回路３によって生成
される部分積の項数は、部分積生成回路３の構成によっ
ても相違するが、一般にｍ以下のに項となる。従来のウ
ォーレス木を用いた乗算器においては、上記に個の部分
積を入力するための入力端子をウォーレス木に用意して
いたに過ぎないが、本実施例では、加算値レジスタ７に
セットされた加算値をあたかも一つの部分積としてウォ
ーレス木４に加える構成を採るため、ウォーレス木４の
入力はに＋１項になっている。

ウォーレス木４は、部分積生成回路３から入力されたに
項の部分積と、加算値レジスタ７から入力された１項と
を加算することによって、２人力の加算形式に絞り、こ
れを加算回路５に出力する。

加算回路５は前述したように２人力桁上げ先見型の加算
回路であり、この加算回路５によって最終結果すなわち
乗数と被乗数の積に加算値を加えた値が求められ、結果
レジスタ６に格納される。

第１図の部分積生成回路３の出力が５項となる場合、ウ
ォーレス木４は例えば第２図に示すように構成される。

第２図は６個の部分積を加算するウォーレス木の要部ブ
ロック図であり、ｉ−１桁目とｉ桁目とｉ＋１桁目の構
成部分を示し、５０ｔ〜５３１　はｉ桁目を構成する全
加算回路、ａ、〜ｆ。

は１桁目の入力、５０ト、〜５３ト、はｉ−１桁目を構
成する全加算回路、ａ　Ｊ−１〜ｆ　Ｉ−１はｉ−１桁
目の入力、５０＋、１〜５３ｏ、はｉ＋１桁目を構成す
る全加算回路、ａｌ、、〜ｒ　ｌ＋Ｉ　はｉ＋１桁目の
入力であり、５は第１図の２人力桁上げ先見加算回路で
ある。１桁目を例にして説明すると、第１図の部分積生
成回路３から出力された合計５項の部分積のｉ桁目のそ
れぞれの項の出力は例えば全加算回路５０ｔ、５１ｔの
入力ａ１〜ｅ１としてウォーレス木４に入力され、第１
図の加算値レジスタ７の１桁目の出力は全加算回路５１
直の人力ｆｉ　としてウォーレス木４に入力され、ここ
で、Ｉ−１桁目からのキャリーを加味して合計６個の部
分積の要素（但し、その内の一つは加算値レジスタ７の
要素）の和とｔ＋１桁目へのキャリーとが求められる。

以上のようにウォーレス木４の入力段に新たに一項だけ
加算項を増やすことによって、乗算の部分積項の加算時
に加算項の和も生成することができ、乗算＋加算の演算
を従来の乗算サイクル内で行なうことが可能となる。

第３図は本発明の別の実施例のブロック図であり、第１
図の加算値レジスタ７を省略し、結果レジスタ６の出力
をウォーレス木４に戻すように構成したものである。こ
のような構成によれば、前回の乗算結果を後の乗算結果
に加算する操作を１乗算サイクル内で行なうことが可能
となる。

第４図は本発明の更に別の実施例のブロック図であり、
８はシフタ、９はセレクタ、１０は制御回路、３５はデ
ータ線、８０．８１は制御線であり、第１図と同一符号
は同一部分を示す。

本実施例が第１図の実施例と相違するところは、シフタ
８．セレクタ９．制御回路１０を付加し、加算値レジス
タ７とシフタ８とをデータ線７０で接続し、シフタ８と
ウォーレス木４とをデータｗＡ３５で接続し、結果レジ
スタ６とセレクタ９とをデータ線６０で接続し、シフタ
８のシック量およびセレクタ９の選択ビット位置を制御
線８０．８１で制御する制御回路１０を設け、演算結果
をセレクタ９の出力に接続されたデータ線９１から取出
すように構成した点にある。

第４図において、ウォーレス木４ヘデータ線３５からの
加算すべき人力信号がない場合、すなわちデータ線３５
がない場合は、ウォーレス木４の出力は、乗数をｍビッ
ト被乗数をｎビットとすると、（ｍ＋ｎ）ビットとなり
、セレクタ９の出力である最終結果も（ｍ＋ｎ）ピント
となる。

しかし、データ線３５からの加算入力がある場合は加算
値の入力の仕方によって第５図〜第７図に示す三つの場
合が考えられる。なお、有効桁は何れも（ｍ＋ｎ＋１）
ビットである。

第５図は乗数レジスタ１にセットされた乗数と被乗数レ
ジスタ２にセントされた被乗数との乗算結果（１）と、
加算値レジスタ７にセットされた加算（ｉ！　＋２１と
の加算時における桁ずれかない場合であり、第６図は加
算値（２）の桁の重み〉乗算結果（１１の桁の重みの場
合であり、第７図は加算値（２）の桁の重みく乗算結果
＋１１の桁の重みの場合である。ウオーレ決定され、こ
の場合のウォーレス木４の入力段における必要最大桁数
は２　（ｍ＋ｎ）−１であり、加算回路５も２　（ｍ＋
ｒｌ）−１桁となる。従って、結果レジスタ６も２　（
ｍ＋ｎ）−１ビツトの容量が必要となるが、最終結果の
有効桁は（ｍ　＋　ｎ　＋１）ビットであるから、セレ
クタ９において、結果レジスタ６の出力ピントから（ｍ
＋ｎ＋１）ビットを取出している。

制御回路１０は外部から入力される加算値レジスタ７に
セットされた加算値の重み情報に応じてシフタ８のシッ
ク量とセレクタ９の選択ビット位置を制御するものであ
る。このシフタ８とセレクタ９との関係は、たとえばシ
フタ８が加算値レジスタ７の加算値を左にｉビットだけ
シフトしたときは、セレクタ９において結果レジスタ６
の右端から数えてｉビット目から（ｍ＋ｎ）ビット目ま
での（ｙＨ＋ｎ＋１）ビットだけを選択するようにセレ
クタ９を制御する。

なお、第４図において、セレクタ９と結果レジスタ６の
位置を反対にすることも可能である。但し、結果レジス
タ６には最終結果が保持されるので、第４図に示すよう
な配置構造にすることによって、乗数レジスタ１及び被
乗数レジスタ２の入力段階から最終結果が得られるまで
のデータ伝播の遅延時間をセレクタ９の分だけ短くする
ことができる。

以上、本発明の実施例について説明したが、本発明は以
上の実施例にのみ限定されず、その他各種の付加変更が
可能である０例えば、複数個の加算値を乗算結果に加算
し得るように、ウォーレス木に複数個の加算項を入力す
る入力信号線を接続し、ウォーレス木はその複数個の加
算項と複数の部分積とを入力とするように構成しても良
い。

〔発明の効果〕

以上説明したように、本発明は、ウォーレス木の入力段
において部分積生成回路で生成された部分積とは別に新
たな加算項を付は加えることにより、乗算と加算の演算
を従来の乗算サイクル内で実現することが可能となる。

一般に、乗算＋加算の演算は種々な所で使用される０例
えば、浮動小数点演算の除算のときに収束型除算方式を
採用した場合には、 Ｎ／Ｄ玉Ｑ なる除算を行なうとき、 Ｎ／Ｄ−（Ｎ／Ｄ）Ｘ　（ＲＯ／Ｒｅ）Ｘ　（Ｒ１／Ｒ
１）×、・・・、×（Ｒイ×Ｒ工） とおき、分母−Ｄ　’　Ｒｏ　　・Ｒ１・・・・・・Ｒ
，を１に収束するようにＲＯ，Ｒ，、・・・、　　Ｒ，
ｌを決め、分子＝Ｑとするが、このＲｅ、Ｒ，、・・・
、ＲＮを決めるときに乗算＋加算を使用するときがある
。このような場合に本発明の算術演算装置を使用すれば
、このＲｅ。

Ｒ１，・・・、ＲＮを決定するプロセス時間を短縮する
ことができ、除算の速度をも高速化することができる。

更に、三角関数、指数関数、対数関数などの数学関数を
多項近似式を用いて求める際には乗算＋加算のプロセス
を多用することになり、本発明を採用することにより数
学関数の算出時間の短縮にもかなりの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はウォ
ーレス木の構成例を示す要部ブロック図、 第３図は本発明の別の実施例のブロック図、第４図は本
発明の更に別の実施例のブロック図、第５図〜第７図は
乗算値と加算値との加算の仕方を説明する為の図である
。 図において、１・・・乗算レジスタ、２・・・被乗数レ
ジスタ、３・・・部分積生成回路、４・・・ウォーレス
木、５・・・２人力桁上げ先見型の加算回路、６・・・
結果レジスタ、７・・・加算値レジスタ、８・・・シフ
タ、９・・・セレクタ、１０・・・シフタ８とセレクタ
９０制御回路、１１、２０．３０．３５．４０．５０．
６０．７０．９１・・・データ線、５０ｉ　　〜５３五
、　　　５０　　ｉ−＋　　〜５３ｔ−＋、５０ム、、
　　〜５３ｔ−０・・・全加算回路、８０．８１・・・
制御線。

Claims (1)

1. 【特許請求の範囲】 乗数を格納する乗数レジスタと、被乗数を格納する被乗
   数レジスタと、前記乗数レジスタの乗数と前記被乗数レ
   ジスタの被乗数とを入力とする部分積生成回路と、該部
   分積生成回路の出力を入力とするウォーレス木と、該ウ
   ォーレス木の出力を入力とする加算回路とを含む算術演
   算装置において、 前記乗数レジスタの乗数と前記被乗数レジスタの被乗数
   との乗算結果に加算すべき加算値を加算項として前記ウ
   ォーレス木に入力する入力信号線を有し、 前記ウォーレス木は、前記入力信号線を介して加えられ
   た前記加算項と前記部分積生成回路から出力された複数
   の部分積とを入力とするように構成されたことを特徴と
   する算術演算装置。