JP2737933B2 - 除算装置 - Google Patents
除算装置Info
- Publication number
- JP2737933B2 JP2737933B2 JP63156124A JP15612488A JP2737933B2 JP 2737933 B2 JP2737933 B2 JP 2737933B2 JP 63156124 A JP63156124 A JP 63156124A JP 15612488 A JP15612488 A JP 15612488A JP 2737933 B2 JP2737933 B2 JP 2737933B2
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- output
- multiplier
- bit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、除算方式とその装置、更に詳しくは繰り返
し乗算による収束型除算を高速におこなう除算方式とそ
の装置に関するものである。
し乗算による収束型除算を高速におこなう除算方式とそ
の装置に関するものである。
（従来の技術） 除算を高速に処理する演算方式として繰り返し乗算に
よる収束型除算が広く採用されている。（例えば特開昭
62−229440号公報に詳説されている。） この従来の除算方式は、被除数をＮ、除数をＤ、商を
Ｑとしたとき、 とおいてＤ×P0×P1×…を１に近づけるようなP0,P1,P2
…を求めることにより、 Ｑ＝Ｎ×P0×P1×… を求めるものである。
よる収束型除算が広く採用されている。（例えば特開昭
62−229440号公報に詳説されている。） この従来の除算方式は、被除数をＮ、除数をＤ、商を
Ｑとしたとき、 とおいてＤ×P0×P1×…を１に近づけるようなP0,P1,P2
…を求めることにより、 Ｑ＝Ｎ×P0×P1×… を求めるものである。
最初のP0は除数Ｄより、近似逆数表を引いて、Ｄの逆
数の近似値として求める。P0の精度は近似逆数表の大き
さに依存するが、今仮に次式で示される精度であったと
する。
数の近似値として求める。P0の精度は近似逆数表の大き
さに依存するが、今仮に次式で示される精度であったと
する。
Ｄ×P0＝D1＝１±ε ０＜ε≪１ ここで、 P1＝２−D1 とすると、 P1＝２−（１±ε）＝１ε と表され、 D1×P1＝D2＝（１±ε）（１ε）＝１−ε２ となる。次に、 P2＝２−D2 とすると、 P2＝２−（１−ε２）＝１＋ε２ D2×P2＝（１−ε２）（１＋ε２）＝１−ε４ となる。同様の操作を繰り返すことにより、 Ｄ×P0×P1×… ×Pn→１ とすることができる。
今仮に、ε４が対象とする除算装置のデータ表現の有
効桁数以下の精度とすれば、 となって、Ｑ＝Ｎ×P0×P1×P2を商とすることができ
る。
効桁数以下の精度とすれば、 となって、Ｑ＝Ｎ×P0×P1×P2を商とすることができ
る。
このように収束型除算は、データ表現有効桁数より精
度の悪い除数の近似的な逆数をあらかじめ用意してお
き、乗算処理を繰り返すことにより逆数の精度を上げて
商を得ようとするものである。
度の悪い除数の近似的な逆数をあらかじめ用意してお
き、乗算処理を繰り返すことにより逆数の精度を上げて
商を得ようとするものである。
上記従来の除算方式では、乗算の反復処理は２種類お
こなわねばならない。１つは分母（除数）側の乗算Ｄ×
P0×P1×…であり、１つは分子（被除数）側の乗算Ｎ×
P1×P1×…である。
こなわねばならない。１つは分母（除数）側の乗算Ｄ×
P0×P1×…であり、１つは分子（被除数）側の乗算Ｎ×
P1×P1×…である。
従来の収束型除算装置においては、この２種類の反復
処理を１台の乗算器で交互に実行していた。すなわちデ
ータの有効桁数をｍビットとすると、ｍビット×ｍビッ
トの乗算をおこなう１台の乗算器が、Ｄ×P0、Ｎ×P0、
Ｄ×P0×P1、Ｎ×P0×P1…の順で、反復処理を実行す
る。第３図は、このような従来型の除算装置の基本構成
図である。以下第３図を用いて従来型の除算装置の動作
を説明する。
処理を１台の乗算器で交互に実行していた。すなわちデ
ータの有効桁数をｍビットとすると、ｍビット×ｍビッ
トの乗算をおこなう１台の乗算器が、Ｄ×P0、Ｎ×P0、
Ｄ×P0×P1、Ｎ×P0×P1…の順で、反復処理を実行す
る。第３図は、このような従来型の除算装置の基本構成
図である。以下第３図を用いて従来型の除算装置の動作
を説明する。
まず除数がROM230に入力されて、Ｄの近似逆数P0が引
かれる。P0は第３のレジスタ212に書き込まれ、次にｍ
ビット×ｍビット乗算器250へ入力される。またＤがデ
ータバスセレクタ240を経由してｍビット×ｍビット乗
算器250に入力されることで、Ｄ×P0＝D1が計算され、
結果が第１のレジスタ210に格納される。
かれる。P0は第３のレジスタ212に書き込まれ、次にｍ
ビット×ｍビット乗算器250へ入力される。またＤがデ
ータバスセレクタ240を経由してｍビット×ｍビット乗
算器250に入力されることで、Ｄ×P0＝D1が計算され、
結果が第１のレジスタ210に格納される。
次に被除数Ｎがデータバスセレクタ240を経由して、
ｍビット×ｍビット乗算器250へ入力される。乗算器250
へのもう１つの入力は第３のレジスタ212の内容P0であ
る。こうしてＮ×P0が計算され、結果が第２のレジスタ
211に格納される。
ｍビット×ｍビット乗算器250へ入力される。乗算器250
へのもう１つの入力は第３のレジスタ212の内容P0であ
る。こうしてＮ×P0が計算され、結果が第２のレジスタ
211に格納される。
次に第１のレジスタ210の内容D1が読み出され、デー
タバスセレクタ240を経由してｍビット×ｍビット乗算
器250へ入力される。また２の補数生成器220が２−D1＝
P1を計算し、P1は第３のレジスタ212へ書き込まれ、ま
たｍビット×ｍビット乗算器250へ入力される。ｍビッ
ト×ｍビット乗算器250はD1×P1を計算し結果を第１の
レジスタ210へ書き込む。
タバスセレクタ240を経由してｍビット×ｍビット乗算
器250へ入力される。また２の補数生成器220が２−D1＝
P1を計算し、P1は第３のレジスタ212へ書き込まれ、ま
たｍビット×ｍビット乗算器250へ入力される。ｍビッ
ト×ｍビット乗算器250はD1×P1を計算し結果を第１の
レジスタ210へ書き込む。
次に第２のレジスタ211の内容Ｎ×P0と、第３のレジ
スタ212の内容P1が乗ぜられ結果が第２のレジスタ211へ
書き込まれる。
スタ212の内容P1が乗ぜられ結果が第２のレジスタ211へ
書き込まれる。
以下所定の演算精度が得られるまで同様の処理を繰り
返す。その結果、第１のレジスタ210の内容は１に収束
し、第２のレジスタ211の内容は商Ｑに収束する。
返す。その結果、第１のレジスタ210の内容は１に収束
し、第２のレジスタ211の内容は商Ｑに収束する。
（発明が解決しようとする課題） 以上述べた従来の除算装置及び除算方式では所定の精
度を得るまでに必要な繰り返し回数に相当するだけの実
行時間を必要とし、高速な処理を望めないという欠点が
あった。例えば、最初の近似逆数の精度を４倍上げるに
は、５回の乗算（Ｄ×P0、Ｎ×P0、Ｄ×P0×P1、Ｎ×P0
×P1、Ｎ×P0×P1×P2）のための時間が必要となる。
度を得るまでに必要な繰り返し回数に相当するだけの実
行時間を必要とし、高速な処理を望めないという欠点が
あった。例えば、最初の近似逆数の精度を４倍上げるに
は、５回の乗算（Ｄ×P0、Ｎ×P0、Ｄ×P0×P1、Ｎ×P0
×P1、Ｎ×P0×P1×P2）のための時間が必要となる。
（課題を解決するための手段） 本発明の除算方式は、漸化的に求められる収束因子
を、除数と被除数とに、それぞれ繰り返し乗じていき、
除数側の繰り返し乗算の結果を１に収束させ、被除数側
の繰り返し乗算の結果を商に収束させて答えを得る収束
型除算において、除数側の収束のための繰り返し乗算
と、被除数側の収束のための繰り返し乗算とを２個の乗
算器で並列におこなうことを特徴とする。
を、除数と被除数とに、それぞれ繰り返し乗じていき、
除数側の繰り返し乗算の結果を１に収束させ、被除数側
の繰り返し乗算の結果を商に収束させて答えを得る収束
型除算において、除数側の収束のための繰り返し乗算
と、被除数側の収束のための繰り返し乗算とを２個の乗
算器で並列におこなうことを特徴とする。
また本発明の除算装置は記憶手段、第１〜第４のデー
タバスセレクタ、第１、第２の乗算器、２の補数生成
器、及び加算器から構成され、記憶手段は除数をアドレ
ス入力として除数の逆数の近似値を出力し、第１のデー
タバスセレクタは記憶手段の出力と２の補数生成器の出
力とを入力とし、第２のデータバスセレクタは除数と、
第１の乗算器の出力と第２の乗算器の出力とを入力と
し、第３のデータバスセレクタは記憶手段の出力と２の
補数生成器の出力とを入力とし、第４のデータバスセレ
クタは被除数と第２の乗算器の出力とを入力とし、第１
の乗算器は第１のデータバスセレクタの出力を第１の入
力とし、第２のデータバスセレクタの出力を第２の入力
として乗算結果を第２のデータバスセレクタ、２の補数
生成器、及び加算器へ出力し、第２の乗算器は第３のデ
ータバスセレクタの出力を第１の入力とし、第４のデー
タバスセレクタの出力を第２の入力として、乗算結果を
第２、第４のデータバスセレクタ及び加算器へ出力し、
加算器は第１、第２の乗算器の出力の和を商として出力
することを特徴とする。
タバスセレクタ、第１、第２の乗算器、２の補数生成
器、及び加算器から構成され、記憶手段は除数をアドレ
ス入力として除数の逆数の近似値を出力し、第１のデー
タバスセレクタは記憶手段の出力と２の補数生成器の出
力とを入力とし、第２のデータバスセレクタは除数と、
第１の乗算器の出力と第２の乗算器の出力とを入力と
し、第３のデータバスセレクタは記憶手段の出力と２の
補数生成器の出力とを入力とし、第４のデータバスセレ
クタは被除数と第２の乗算器の出力とを入力とし、第１
の乗算器は第１のデータバスセレクタの出力を第１の入
力とし、第２のデータバスセレクタの出力を第２の入力
として乗算結果を第２のデータバスセレクタ、２の補数
生成器、及び加算器へ出力し、第２の乗算器は第３のデ
ータバスセレクタの出力を第１の入力とし、第４のデー
タバスセレクタの出力を第２の入力として、乗算結果を
第２、第４のデータバスセレクタ及び加算器へ出力し、
加算器は第１、第２の乗算器の出力の和を商として出力
することを特徴とする。
（作用） 本発明は、ｍ（ｍは除数、被除数、商等のデータの有
効桁数）ビット×m/2ビットの２台の乗算器で、分母
（除数）側と分子（被除数）側の収束のための繰り返し
乗算を並列に実行することで、処理時間の短縮をはかっ
ている。すなわち、Ｎ×P0とＤ×P0とが、また次のＮ×
P0×P1とＤ×P0×P1とが、（以下同様）並列に計算され
る。なお、最終段の分子側の乗算は、この２台の乗算器
が１台のｍビット×ｍビット乗算器と等価な働きをして
処理される。
効桁数）ビット×m/2ビットの２台の乗算器で、分母
（除数）側と分子（被除数）側の収束のための繰り返し
乗算を並列に実行することで、処理時間の短縮をはかっ
ている。すなわち、Ｎ×P0とＤ×P0とが、また次のＮ×
P0×P1とＤ×P0×P1とが、（以下同様）並列に計算され
る。なお、最終段の分子側の乗算は、この２台の乗算器
が１台のｍビット×ｍビット乗算器と等価な働きをして
処理される。
したがって分母側の乗算と分子側の乗算を交互におこ
なっていた従来の方式に比べて高速の処理が実現でき
る。
なっていた従来の方式に比べて高速の処理が実現でき
る。
（実施例） 次に第１図及び第２図（ａ）（ｂ）（ｃ）を参照して
本発明の実施例について説明する。
本発明の実施例について説明する。
第１図は本発明の実施例を示す基本構成図である。図
において101〜111はデータバス、120はROM、130〜133は
それぞれ第１〜第４のデータバスセレクタ、140と141
は、それぞれ第1,第２のｍビット×m/2ビット乗算器、1
50は２の補数生成器、160は加算器である。但しｍは、
除数、被除数、商等データの有効桁数である。
において101〜111はデータバス、120はROM、130〜133は
それぞれ第１〜第４のデータバスセレクタ、140と141
は、それぞれ第1,第２のｍビット×m/2ビット乗算器、1
50は２の補数生成器、160は加算器である。但しｍは、
除数、被除数、商等データの有効桁数である。
本実施例でROM120に記憶されている逆数近似表の要
素、つまり除数の逆数の第１次近似P0は、便宜上精度m/
4ビットとする。この精度の大きさは本質的なことでは
なく、低精度の第１次近似から開始しても、繰り返し回
数をふやすことで、所定の精度が得られる。さてP0を得
てから、精度を４倍に上げて、商Ｑ＝N/Dを得るまでの
過程は次のとおりである。
素、つまり除数の逆数の第１次近似P0は、便宜上精度m/
4ビットとする。この精度の大きさは本質的なことでは
なく、低精度の第１次近似から開始しても、繰り返し回
数をふやすことで、所定の精度が得られる。さてP0を得
てから、精度を４倍に上げて、商Ｑ＝N/Dを得るまでの
過程は次のとおりである。
ステップ1: P0を除数Ｄから近似逆数表で引いて Ｎ×P0＝N1 Ｄ×P0＝D1 を計算する。
ステップ2: ２−D1＝P1 Ｎ×P1＝N2 D1×P1＝D2 の計算。
ステップ3: ２−D2＝P2 N2×P2＝Ｑ の計算。
上記各ステップについての本発明の動作を、第２図
（ａ）（ｂ）（ｃ）を用いて詳細に説明する。
（ａ）（ｂ）（ｃ）を用いて詳細に説明する。
ステップ１の実行： 第２図（ａ）はステップ１に関係するブロックだけを
第１図から抽出して示したものである。
第１図から抽出して示したものである。
第１のデータバスセレクタ130がデータバス103を、第
２のデータバスセレクタ131がデータバス101を、第３の
データバスセレクタ132がデータバス103を、第４のデー
タバスセレクタ133がデータバス102を選択するように制
御する。
２のデータバスセレクタ131がデータバス101を、第３の
データバスセレクタ132がデータバス103を、第４のデー
タバスセレクタ133がデータバス102を選択するように制
御する。
まず除数Ｄがデータバス101へ、被除数Ｎがデータバ
ス102へと送出される。ROM120に記憶されている逆数近
似表からP0が引かれP0は第１のデータバスセレクタ130
を経由して第１のｍビット×m/2ビット乗算器140のm/2
ビット側入力へ、また第３のデータバスセレクタ132を
経由して、第２のｍビット×m/2ビット乗算器141のm/2
ビット側入力へ供給される。一方第２のデータバスセレ
クタ131を経由して第１のｍビット×m/2ビット乗算器14
0のｍビット側入力へＤが供給される。また第４のデー
タバスセレクタ133を経由して、Ｎが第２のｍビット×m
/2ビット乗算器141のｍビット側入力へ供給される。
ス102へと送出される。ROM120に記憶されている逆数近
似表からP0が引かれP0は第１のデータバスセレクタ130
を経由して第１のｍビット×m/2ビット乗算器140のm/2
ビット側入力へ、また第３のデータバスセレクタ132を
経由して、第２のｍビット×m/2ビット乗算器141のm/2
ビット側入力へ供給される。一方第２のデータバスセレ
クタ131を経由して第１のｍビット×m/2ビット乗算器14
0のｍビット側入力へＤが供給される。また第４のデー
タバスセレクタ133を経由して、Ｎが第２のｍビット×m
/2ビット乗算器141のｍビット側入力へ供給される。
すなわち、第１のｍビット×m/2ビット乗算器140によ
るＤ×P0＝D1の計算と、第２のｍビット×m/2ビット乗
算器141によるＮ×P0＝N1の計算が並列に実行される。
さらに演算結果D1はデータバス108へ、N1はデータバス1
09へ供給される。
るＤ×P0＝D1の計算と、第２のｍビット×m/2ビット乗
算器141によるＮ×P0＝N1の計算が並列に実行される。
さらに演算結果D1はデータバス108へ、N1はデータバス1
09へ供給される。
なお、近似逆数P0のビット数はm/2ビットで、m/4ビッ
ト精度が得られる。
ト精度が得られる。
ステップ２の実行： 第２図（ｂ）は、ステップ２で関係あるブロックだけ
を第１図から抽出して示したものである。
を第１図から抽出して示したものである。
第１のデータバスセレクタ130がデータバス110を、第
２のデータバスセレクタ131がデータバス108を、第３の
データバスセレクタ132がデータバス110を、第４のデー
タバスセレクタ133がデータバス109を選択するように制
御する。
２のデータバスセレクタ131がデータバス108を、第３の
データバスセレクタ132がデータバス110を、第４のデー
タバスセレクタ133がデータバス109を選択するように制
御する。
ステップ１でデータバス108へ送出されたD1は、第２
のデータバスセレクタ131を経由して第１のｍビット×m
/2ビット乗算器140のｍビット側入力へ送られる。またD
1は２の補数生成器150へも入力される。２の補数生成器
150は２−D1＝P1を計算し、P1は第１のデータバスセレ
クタ130を経由して第１のｍビット×m/2ビット乗算器14
0のm/2ビット側入力へ、及び第３のデータバスセレクタ
132を経由して第２のｍビット×m/2ビット乗算器141のm
/2ビット側入力へと供給される。一方ステップ１で計算
されたN1は第４のデータバスセレクタ133を経由して第
２のｍビット×m/2ビット乗算器141のｍビット側入力へ
供給される。こうして第１のｍビット×m/2ビット乗算
器140ではD1×P1＝D2が、また第２のｍビット×m/2ビッ
ト乗算器141ではN1×P1＝N2がそれぞれ並列に計算さ
れ、結果がデータバス108とデータバス109に送出され
る。
のデータバスセレクタ131を経由して第１のｍビット×m
/2ビット乗算器140のｍビット側入力へ送られる。またD
1は２の補数生成器150へも入力される。２の補数生成器
150は２−D1＝P1を計算し、P1は第１のデータバスセレ
クタ130を経由して第１のｍビット×m/2ビット乗算器14
0のm/2ビット側入力へ、及び第３のデータバスセレクタ
132を経由して第２のｍビット×m/2ビット乗算器141のm
/2ビット側入力へと供給される。一方ステップ１で計算
されたN1は第４のデータバスセレクタ133を経由して第
２のｍビット×m/2ビット乗算器141のｍビット側入力へ
供給される。こうして第１のｍビット×m/2ビット乗算
器140ではD1×P1＝D2が、また第２のｍビット×m/2ビッ
ト乗算器141ではN1×P1＝N2がそれぞれ並列に計算さ
れ、結果がデータバス108とデータバス109に送出され
る。
なお、P1の精度m/2ビットなので乗数幅m/2で充分であ
る。
る。
ステップ３の実行： 第２図（ｃ）はステップ３で関係あるブロックだけを
第１図から抽出して示したものである。第１のデータバ
スセレクタ130がデータバス110を、第２のデータバスセ
レクタ131がデータバス109を、第３のデータバスセレク
タ132がデータバス110を、第４のデータバスセレクタ13
3がデータバス109を選択するように制御する。
第１図から抽出して示したものである。第１のデータバ
スセレクタ130がデータバス110を、第２のデータバスセ
レクタ131がデータバス109を、第３のデータバスセレク
タ132がデータバス110を、第４のデータバスセレクタ13
3がデータバス109を選択するように制御する。
ステップ２で算出されたD2が２の補数生成器150に入
力される。２の補数生成器150は２−D2＝P2を計算し、
データバス110へ送出する。P2のうち上位m/2ビットがデ
ータバスセレクタ130を経由して第１のｍビット×m/2ビ
ット乗算器140のm/2ビット側入力へ、またP2の下位m/2
ビットが第３のデータバスセレクタ132を経由して第２
のｍビット×m/2ビット乗算器141のm/2ビット側入力へ
と供給される。一方ステップ２で計算されたN2は第４の
データバスセレクタ133を経由して、第２のｍビット×m
/2ビット乗算器141のｍビット側入力へ送出される。ま
たN2は第２のデータバスセレクタ131を経由して第１の
ｍビット×m/2ビット乗算器140のｍビット側入力へも送
出される。こうして第１のｍビット×m/2ビット乗算器1
40ではN2とP2の上位m/2ビットとの乗算、第２のｍビッ
ト×m/2ビット乗算器141ではN2とP2の下位m/2ビットと
の乗算が、それぞれ並列におこなわれる。第1,第２のｍ
ビット×m/2ビット乗算器の出力は加算器160へ入力され
て、加算される。加算結果、すなわち加算器の出力がＮ
×P2＝Ｑ（商）であり、データバス111を介して出力さ
れる。上記の実行手順において、バスセレクタに対する
制御信号は、本除算器に属さない外部の制御装置から供
給する。この制御装置は、主として、除算で必要な制御
信号をプログラムとして格納したメモリとその内容を本
除算器に供給するための通信手段で構成される。
力される。２の補数生成器150は２−D2＝P2を計算し、
データバス110へ送出する。P2のうち上位m/2ビットがデ
ータバスセレクタ130を経由して第１のｍビット×m/2ビ
ット乗算器140のm/2ビット側入力へ、またP2の下位m/2
ビットが第３のデータバスセレクタ132を経由して第２
のｍビット×m/2ビット乗算器141のm/2ビット側入力へ
と供給される。一方ステップ２で計算されたN2は第４の
データバスセレクタ133を経由して、第２のｍビット×m
/2ビット乗算器141のｍビット側入力へ送出される。ま
たN2は第２のデータバスセレクタ131を経由して第１の
ｍビット×m/2ビット乗算器140のｍビット側入力へも送
出される。こうして第１のｍビット×m/2ビット乗算器1
40ではN2とP2の上位m/2ビットとの乗算、第２のｍビッ
ト×m/2ビット乗算器141ではN2とP2の下位m/2ビットと
の乗算が、それぞれ並列におこなわれる。第1,第２のｍ
ビット×m/2ビット乗算器の出力は加算器160へ入力され
て、加算される。加算結果、すなわち加算器の出力がＮ
×P2＝Ｑ（商）であり、データバス111を介して出力さ
れる。上記の実行手順において、バスセレクタに対する
制御信号は、本除算器に属さない外部の制御装置から供
給する。この制御装置は、主として、除算で必要な制御
信号をプログラムとして格納したメモリとその内容を本
除算器に供給するための通信手段で構成される。
なお、実施例ではｍビット×m/2ビット乗算器を用い
て説明してきたが、ｍビット×ｌビットの乗算器（m/2
≦ｌ）を用いることも可能である。また、記憶手段とし
て、ROMを用いて説明したが、RAMであっても構わない。
更に、記憶手段へのアドレス入力としては、除数Ｄの全
ビットを使う必要はなく、除数の逆数の第１次近似P0の
精度に応じてアドレス入力のビット数を少くできる。
て説明してきたが、ｍビット×ｌビットの乗算器（m/2
≦ｌ）を用いることも可能である。また、記憶手段とし
て、ROMを用いて説明したが、RAMであっても構わない。
更に、記憶手段へのアドレス入力としては、除数Ｄの全
ビットを使う必要はなく、除数の逆数の第１次近似P0の
精度に応じてアドレス入力のビット数を少くできる。
上述の２台のｍビット×m/2ビット乗算器は、各出力
が加算器の入力と接続されているので、１台のｍビット
×ｍビット乗算器としても使用可能である。すなわち、
第１のｍビット×m/2ビット乗算器で、被乗数と乗数の
上位m/2ビットとの積、第２のｍビット×m/2ビット乗算
器で、被乗数と乗数の下位m/2ビットとの積を並列に計
算して、それぞれの結果を加算することで、１台のｍビ
ット×ｍビット乗算器と等価な動作を実現できる。
が加算器の入力と接続されているので、１台のｍビット
×ｍビット乗算器としても使用可能である。すなわち、
第１のｍビット×m/2ビット乗算器で、被乗数と乗数の
上位m/2ビットとの積、第２のｍビット×m/2ビット乗算
器で、被乗数と乗数の下位m/2ビットとの積を並列に計
算して、それぞれの結果を加算することで、１台のｍビ
ット×ｍビット乗算器と等価な動作を実現できる。
（発明の効果） 以上述べたように、漸化的に求められる収束因子を、
除数と被除数とに、それぞれ繰り返し乗じていき、除数
側の繰り返し乗算の結果を１に収束させ、被除数側の繰
り返し乗算の結果を商に収束させて答を得る、収束型の
除算において、除数側と被除数側の収束の計算を従来は
１台のｍビット×ｍビット乗数で交互におこなってきた
が、本発明では２台のｍビット×m/2ビット乗算器で並
列に計算させることにより、処理時間の短縮が実現でき
る。
除数と被除数とに、それぞれ繰り返し乗じていき、除数
側の繰り返し乗算の結果を１に収束させ、被除数側の繰
り返し乗算の結果を商に収束させて答を得る、収束型の
除算において、除数側と被除数側の収束の計算を従来は
１台のｍビット×ｍビット乗数で交互におこなってきた
が、本発明では２台のｍビット×m/2ビット乗算器で並
列に計算させることにより、処理時間の短縮が実現でき
る。
第１図は本発明の実施例を示す基本構成図、第２図
（ａ）は、ステップ１を処理する際に関係のあるブロッ
クだけを第１図から抽出したブロック図、第２図（ｂ）
はステップ２を処理する際に関係のあるブロックだけを
第１図から抽出したブロック図、第２図（ｃ）はステッ
プ３を処理する際に関係のあるブロックだけを第１図か
ら抽出したブロック図、第３図は従来の除算装置の基本
構成図である。 図において、 101〜111,201〜209……データバス、120,230……ROM,13
0〜133……第１〜第４のデータバスセレクタ、140,141
……第1,第２のｍビット×m/2ビット乗算器、150,220…
…２の補数生成器、160……加算器、210〜212……第１
〜第３のレジスタ、240……データバスセレクタ、250…
…ｍビット×ｍビット乗算器。
（ａ）は、ステップ１を処理する際に関係のあるブロッ
クだけを第１図から抽出したブロック図、第２図（ｂ）
はステップ２を処理する際に関係のあるブロックだけを
第１図から抽出したブロック図、第２図（ｃ）はステッ
プ３を処理する際に関係のあるブロックだけを第１図か
ら抽出したブロック図、第３図は従来の除算装置の基本
構成図である。 図において、 101〜111,201〜209……データバス、120,230……ROM,13
0〜133……第１〜第４のデータバスセレクタ、140,141
……第1,第２のｍビット×m/2ビット乗算器、150,220…
…２の補数生成器、160……加算器、210〜212……第１
〜第３のレジスタ、240……データバスセレクタ、250…
…ｍビット×ｍビット乗算器。
Claims (2)
- 【請求項１】記憶手段、第１〜第４のデータバスセレク
タ、第1,第２の乗算器、２の補数生成器、及び加算器か
ら構成され、記憶手段は除数をアドレス入力として除数
の逆数の近似値を出力し、第１のデータバスセレクタは
記憶手段の出力と２の補数生成器の出力とを入力とし、
第２のデータバスセレクタは除数と、第１の乗算器の出
力と第２の乗算器の出力とを入力とし、第３のデータバ
スセレクタは記憶手段の出力と２の補数生成器の出力と
を入力とし、第４のデータバスセレクタは被除数と第２
の乗算器の出力とを入力とし、第１の乗算器は第１のデ
ータバスセレクタの出力を第１の入力とし、第２のデー
タバスセレクタの出力を第２の入力として乗算結果を第
２のデータバスセレクタ、２の補数生成器、及び加算器
へ出力し、第２の乗算器は第３のデータバスセレクタの
出力を第１の入力とし、第４のデータバスセレクタの出
力を第２の入力として、乗算結果を第２、第４のデータ
バスセレクタ、及び加算器へ出力し、 前記２の補数生成器及び前記記憶手段の出力を、前記第
１の乗算器によって除数に繰り返し乗じていき、同時に
前記第２の乗算器によって被除数に繰り返し乗じていく
ことで被除数側の繰り返し演算の結果を商に収束させて
いき、繰り返しの最終回（これを第Ａ回目とする）にお
ける乗算に関してのみは、前記２の補数生成器の出力の
上位半分のビットと前記第２の乗算器の第Ａ−１回目の
出力との積を前記第１の乗算器によって計算し、同時に
前記２の補数生成器の出力の下位半分のビットと前記第
２の乗算器の第Ａ−１回目の出力との積を前記第２の乗
算器によって計算し、前記第1,第２の乗算器の出力の和
を加算器が計算することで商を出力することを特徴とす
る除算装置。 - 【請求項２】前記除数、被除数、商等のデータの有効桁
数をｍビットとしたとき、前記第1,第２の乗算器の第１
の入力のビット数をｌ（ｌ≧m/2）、第２の入力のビッ
ト数をｍとする請求項１記載の除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156124A JP2737933B2 (ja) | 1988-06-23 | 1988-06-23 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156124A JP2737933B2 (ja) | 1988-06-23 | 1988-06-23 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321517A JPH01321517A (ja) | 1989-12-27 |
| JP2737933B2 true JP2737933B2 (ja) | 1998-04-08 |
Family
ID=15620848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156124A Expired - Lifetime JP2737933B2 (ja) | 1988-06-23 | 1988-06-23 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737933B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0401559A3 (de) * | 1989-06-06 | 1992-09-09 | Siemens Aktiengesellschaft | Digitale Multiplikations-/Divisions-Schaltungsanordnung |
| US5140545A (en) * | 1991-02-13 | 1992-08-18 | International Business Machines Corporation | High performance divider with a sequence of convergence factors |
| JPH0535773A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | ベクトル除算方式とその装置 |
| JP3660075B2 (ja) * | 1996-10-04 | 2005-06-15 | 株式会社ルネサステクノロジ | 除算装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766321B2 (ja) * | 1985-11-20 | 1995-07-19 | 株式会社日立製作所 | 乗算型除算装置の誤動作検出方式 |
-
1988
- 1988-06-23 JP JP63156124A patent/JP2737933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01321517A (ja) | 1989-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0411491B1 (en) | Method and apparatus for performing division using a rectangular aspect ratio multiplier | |
| US4525796A (en) | Pipelined operation unit for vector data | |
| EP0149248A2 (en) | Method and apparatus for division using interpolation approximation | |
| JPS6347874A (ja) | 算術演算装置 | |
| JPH0612229A (ja) | 乗累算回路 | |
| JPH0368416B2 (ja) | ||
| JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
| JP2737933B2 (ja) | 除算装置 | |
| JP3660075B2 (ja) | 除算装置 | |
| US5214599A (en) | Advanced dimensional processing with division | |
| US4190894A (en) | High speed parallel multiplication apparatus with single-step summand reduction | |
| JPS58129653A (ja) | 乗算方式 | |
| US20050246406A9 (en) | Emod a fast modulus calculation for computer systems | |
| JP3252954B2 (ja) | 乗算方法および乗算回路 | |
| JPS6259828B2 (ja) | ||
| JPH0535773A (ja) | ベクトル除算方式とその装置 | |
| KR19980084342A (ko) | 2 사이클 파이프라인 방식으로 부동 소수점 데이터를 곱셈 처리하는 방법 및 장치 | |
| JPH0585924B2 (ja) | ||
| JP2508286B2 (ja) | 平方根演算装置 | |
| JPH0445860B2 (ja) | ||
| JPS5944656B2 (ja) | デイジタル微分解析機の積分方式 | |
| JP2887038B2 (ja) | 除算処理装置 | |
| JPS63254525A (ja) | 除算装置 | |
| JP2639212B2 (ja) | 積和演算器 | |
| JPH0628153A (ja) | 低誤差計算処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |