JPS6259828B2 - - Google Patents
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- JPS6259828B2 JPS6259828B2 JP57148945A JP14894582A JPS6259828B2 JP S6259828 B2 JPS6259828 B2 JP S6259828B2 JP 57148945 A JP57148945 A JP 57148945A JP 14894582 A JP14894582 A JP 14894582A JP S6259828 B2 JPS6259828 B2 JP S6259828B2
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- JP
- Japan
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- time
- result
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- adder
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- Prior art date
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- 238000007792 addition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は（Ａ×Ｂ＋前回の演算結果）を求める
演算回路に係り高速に演算出来る演算回路に関す
る。
演算回路に係り高速に演算出来る演算回路に関す
る。
(b) 従来技術と問題点
第１図は従来例の（Ａ×Ｂ＋前回の演算結果）
の演算回路のブロツク図、第２図は第１図の場合
の動作のタイムチヤートである。
の演算回路のブロツク図、第２図は第１図の場合
の動作のタイムチヤートである。
図中１，２は16ビツトレジスタ、３は並列乗算
回路、４，７は加算器、５，８は32ビツトレジス
タ、６は並列乗算器、t0，t1，t2は時間を示し、
ｔは演算周期時間を示す。
回路、４，７は加算器、５，８は32ビツトレジス
タ、６は並列乗算器、t0，t1，t2は時間を示し、
ｔは演算周期時間を示す。
今前回の演算結果をＣ（32ビツト）とし、被乗
数をＡ（16ビツト）、乗数をＢ（16ビツト）と
し、（Ａ×Ｂ＋Ｃ）の演算を第１図の演算回路で
行なう場合は、Ａ、Ｂを16ビツトレジスタ１，２
に入力し、並列乗算回路３にて部分積を求め、各
桁毎の部分積の加算を全加算器、即ち、２個のデ
ータと１個の桁上げの３入力、１個のデータと１
個の桁上げの２出力を持つて全加算器により必要
段数加算し、最終段の加算器４に入力する場合は
各桁共２出力になつて入力する。この各桁共２出
力の信号を加算器４にて加算し、各桁共１ビツト
で示す値としてＡ×Ｂの値を32ビツトレジスタ５
に入力する。このＡ×Ｂの32ビツトレジスタ５に
記憶された値を加算器７に入力すると共に前記の
演算結果を記憶している32ビツトレジスタ８より
前の演算結果Ｃを加算器７に入力して（Ａ×Ｂ＋
Ｃ）を求め又32ビツトレジスタ８に入力し記憶さ
す。次はＡ、Ｂの代りに次の被乗数A1、乗数B1
を16ビツトレジスタ１，２に入力し上記と同じく
乗算を行ないA1×B1を求め32ビツトレジスタ５
に記憶し、前の演算結果（Ａ×Ｂ＋Ｃ）との和を
加算器７にて求め32ビツトレジスタ８に記憶す
る。以上のことは次々と繰返えされる。
数をＡ（16ビツト）、乗数をＢ（16ビツト）と
し、（Ａ×Ｂ＋Ｃ）の演算を第１図の演算回路で
行なう場合は、Ａ、Ｂを16ビツトレジスタ１，２
に入力し、並列乗算回路３にて部分積を求め、各
桁毎の部分積の加算を全加算器、即ち、２個のデ
ータと１個の桁上げの３入力、１個のデータと１
個の桁上げの２出力を持つて全加算器により必要
段数加算し、最終段の加算器４に入力する場合は
各桁共２出力になつて入力する。この各桁共２出
力の信号を加算器４にて加算し、各桁共１ビツト
で示す値としてＡ×Ｂの値を32ビツトレジスタ５
に入力する。このＡ×Ｂの32ビツトレジスタ５に
記憶された値を加算器７に入力すると共に前記の
演算結果を記憶している32ビツトレジスタ８より
前の演算結果Ｃを加算器７に入力して（Ａ×Ｂ＋
Ｃ）を求め又32ビツトレジスタ８に入力し記憶さ
す。次はＡ、Ｂの代りに次の被乗数A1、乗数B1
を16ビツトレジスタ１，２に入力し上記と同じく
乗算を行ないA1×B1を求め32ビツトレジスタ５
に記憶し、前の演算結果（Ａ×Ｂ＋Ｃ）との和を
加算器７にて求め32ビツトレジスタ８に記憶す
る。以上のことは次々と繰返えされる。
この１つの結果が出てから次の結果が出るまで
の時間を第２図で説明する。第２図の実線で囲ま
れている時間は各レジスタが記憶している時間を
示し、各レジスタは演算周期時間ｔの間記憶して
いる。点線で囲まれている時間は並列乗算器６の
演算時間及び加算器７の演算時間を示している。
レジスタ１，２に被乗数Ａ乗数Ｂが入力した時間
t0より、並列乗算器６がＡ×Ｂの乗算結果を出す
迄の時間はt1−t0＝ｔでこれは並列乗算回路３に
て要する時間と演算器４にて要する時間の和とな
るが、加算器４は乗算の結果を求める最終段の加
算器であるため、乗数と被乗数の桁数を加えた桁
数の、実施例では32桁の、桁上げを必要とし、こ
のために大きな時間が必要で、加算器４の遅延時
間は並列乗算回路３の遅延時間に匹敵する程度と
なり、双方の和がかなり大きな時間になる。
の時間を第２図で説明する。第２図の実線で囲ま
れている時間は各レジスタが記憶している時間を
示し、各レジスタは演算周期時間ｔの間記憶して
いる。点線で囲まれている時間は並列乗算器６の
演算時間及び加算器７の演算時間を示している。
レジスタ１，２に被乗数Ａ乗数Ｂが入力した時間
t0より、並列乗算器６がＡ×Ｂの乗算結果を出す
迄の時間はt1−t0＝ｔでこれは並列乗算回路３に
て要する時間と演算器４にて要する時間の和とな
るが、加算器４は乗算の結果を求める最終段の加
算器であるため、乗数と被乗数の桁数を加えた桁
数の、実施例では32桁の、桁上げを必要とし、こ
のために大きな時間が必要で、加算器４の遅延時
間は並列乗算回路３の遅延時間に匹敵する程度と
なり、双方の和がかなり大きな時間になる。
従つてこの時間t1−t0＝ｔが演算周期時間を決
定する。
定する。
尚加算器７のＡ×Ｂの演算結果とＣとの加算は
単なる加算故上記の演算周期時間ｔよりほぼ並列
乗算回路３に要する時間分t3だけ短いが演算周期
時間ｔは上記の条件とて決定されるので時間t3は
待ち時間となり、Ａ×Ｂ＋Ｃの演算が終了しこの
結果をレジスタ８に入力する迄の時間は2tとな
り、演算時間が長くなる欠点となる。
単なる加算故上記の演算周期時間ｔよりほぼ並列
乗算回路３に要する時間分t3だけ短いが演算周期
時間ｔは上記の条件とて決定されるので時間t3は
待ち時間となり、Ａ×Ｂ＋Ｃの演算が終了しこの
結果をレジスタ８に入力する迄の時間は2tとな
り、演算時間が長くなる欠点となる。
(c) 発明の目的
本発明の目的は上記の欠点を無くし高速に演算
出来る演算回路の提供にある。
出来る演算回路の提供にある。
(d) 発明の構成
本発明は上記の目的を達成する為、第１のレジ
スタ１，２に置数される入力データを乗算し、乗
算結果と、前回の演算の結果である第２のレジス
タ８の内容を加算し、その結果を該第２のレジス
タ８に再び置数する演算回路において、 該第１のレジスタ１，２の出力を乗算し、２組
の、最終段の部分積を出力する並列乗算回路３
と、該最終段の部分積出力を置数する第３のレジ
スタ９，１０と、該第２のレジスタ８の出力と、
該第３のレジスタ９，１０の出力を加算すること
により、乗算の最終結果と、該第２のレジスタ８
の内容の加算を行ない、加算結果を第２のレジス
タ８に置数する如く接続された、３入力加算器１
１より構成されることを特徴とする演算回路を使
用する。
スタ１，２に置数される入力データを乗算し、乗
算結果と、前回の演算の結果である第２のレジス
タ８の内容を加算し、その結果を該第２のレジス
タ８に再び置数する演算回路において、 該第１のレジスタ１，２の出力を乗算し、２組
の、最終段の部分積を出力する並列乗算回路３
と、該最終段の部分積出力を置数する第３のレジ
スタ９，１０と、該第２のレジスタ８の出力と、
該第３のレジスタ９，１０の出力を加算すること
により、乗算の最終結果と、該第２のレジスタ８
の内容の加算を行ない、加算結果を第２のレジス
タ８に置数する如く接続された、３入力加算器１
１より構成されることを特徴とする演算回路を使
用する。
(e) 発明の実施例
以下本発明の１実施例につき図に従つて説明す
る。
る。
第３図は本発明の実施例の演算回路のブロツク
図、第４図は第３図の場合の動作のタイムチヤー
トである。
図、第４図は第３図の場合の動作のタイムチヤー
トである。
図中第１図と同一機能のものは同一記号で示
す。９，１０は32ビツトレジスタ、１１は３入力
加算器、t0，t1′，t2′は時間、t′は演算周期時間を
示す。
す。９，１０は32ビツトレジスタ、１１は３入力
加算器、t0，t1′，t2′は時間、t′は演算周期時間を
示す。
今第１図と同じく前回の演算結果をＣ、被乗数
をＡ、乗数をＢとし、（Ａ×Ｂ＋Ｃ）の演算を第
３図の回路にて行なうのは、Ａ、Ｂを16ビツトレ
ジスタ１，２に入力し並列乗算回路３にて部分積
を求め各桁毎に全加算器により必要段数加算し、
最終の各桁（最終の桁は32）共２出力になつてい
る出力を、別々に32個づつ32ビツトレジスタ９，
１０に入力し、其れ等の出力と、前回の演算結果
を記憶している32ビツトのレジスタ８より前の演
算結果Ｃを３入力加算器１１に入力し加算させ
（Ａ×Ｂ＋Ｃ）を求め32ビツトレジスタ８に入力
し記憶さす。以後はＡ、Ｂの代わりに被乗数A1
乗数B1を16ビツトレジスタ１，２に入力し上記
と同じく乗算を行ない最終の各桁共２出力になつ
ている出力を、別々に32個づつ32ビツトレジスタ
９，１０に入力し、其れ等の出力と前回の演算結
果を記憶している32ビツトのレジスタ８より前の
演算結果（Ａ×Ｂ＋Ｃ）を３入力加算器１１に入
力し加算させ（A1×B1＋Ａ×Ｂ＋Ｃ）を求め32
ビツトレジスタ８に入力し記憶さす。以上のこと
は次々と繰返えされる。
をＡ、乗数をＢとし、（Ａ×Ｂ＋Ｃ）の演算を第
３図の回路にて行なうのは、Ａ、Ｂを16ビツトレ
ジスタ１，２に入力し並列乗算回路３にて部分積
を求め各桁毎に全加算器により必要段数加算し、
最終の各桁（最終の桁は32）共２出力になつてい
る出力を、別々に32個づつ32ビツトレジスタ９，
１０に入力し、其れ等の出力と、前回の演算結果
を記憶している32ビツトのレジスタ８より前の演
算結果Ｃを３入力加算器１１に入力し加算させ
（Ａ×Ｂ＋Ｃ）を求め32ビツトレジスタ８に入力
し記憶さす。以後はＡ、Ｂの代わりに被乗数A1
乗数B1を16ビツトレジスタ１，２に入力し上記
と同じく乗算を行ない最終の各桁共２出力になつ
ている出力を、別々に32個づつ32ビツトレジスタ
９，１０に入力し、其れ等の出力と前回の演算結
果を記憶している32ビツトのレジスタ８より前の
演算結果（Ａ×Ｂ＋Ｃ）を３入力加算器１１に入
力し加算させ（A1×B1＋Ａ×Ｂ＋Ｃ）を求め32
ビツトレジスタ８に入力し記憶さす。以上のこと
は次々と繰返えされる。
この場合は第１図の加算器４と加算器７との動
作を加算器１１にて同時に並行して行なう。
作を加算器１１にて同時に並行して行なう。
１つの結果が出てから次の結果が出る迄の時間
を第４図にて説明する。第４図の実線で囲まれて
いる時間は各レジスタが記憶している時間を示し
各レジスタは演算周期時間t1の間記憶している。
点線で囲まれている時間は並列乗算回路３の演算
時間及び加算器１１の演算時間を示している。レ
ジスタ１，２に被乗数Ａ乗数Ｂが入力した時間t0
より並列乗算回路３がＡ×Ｂの乗算の途中結果
（第１図の加算器４に入力する迄の演算）を出す
迄の時間はt1′−t0＝t′でこの時間にて演算周期時
間を決定する。この時間は第１図の場合より加算
器４の演算時間分短い。尚加算器１１の演算に要
する時間は第１図の加算器４及び７に要する時間
とほぼ等しいが並列乗算回路３の演算時間よりは
少し短い。しかし演算周期時間t′は上記の条件に
て決定されるので時間t3′は待ち時間となり、Ａ
×Ｂ＋Ｃの演算が終了し、この結果をレジスタ８
に入力する迄の時間は2t′となり第１図の場合よ
り第１図の加算器４の演算時間の２倍だけ短くな
る。以上は被乗数乗数共16ビツトで説明したがこ
れはＮ／２ビツトでもよい。この場合は各32ビツ
トレジスタはＮビツトレジスタとなる。
を第４図にて説明する。第４図の実線で囲まれて
いる時間は各レジスタが記憶している時間を示し
各レジスタは演算周期時間t1の間記憶している。
点線で囲まれている時間は並列乗算回路３の演算
時間及び加算器１１の演算時間を示している。レ
ジスタ１，２に被乗数Ａ乗数Ｂが入力した時間t0
より並列乗算回路３がＡ×Ｂの乗算の途中結果
（第１図の加算器４に入力する迄の演算）を出す
迄の時間はt1′−t0＝t′でこの時間にて演算周期時
間を決定する。この時間は第１図の場合より加算
器４の演算時間分短い。尚加算器１１の演算に要
する時間は第１図の加算器４及び７に要する時間
とほぼ等しいが並列乗算回路３の演算時間よりは
少し短い。しかし演算周期時間t′は上記の条件に
て決定されるので時間t3′は待ち時間となり、Ａ
×Ｂ＋Ｃの演算が終了し、この結果をレジスタ８
に入力する迄の時間は2t′となり第１図の場合よ
り第１図の加算器４の演算時間の２倍だけ短くな
る。以上は被乗数乗数共16ビツトで説明したがこ
れはＮ／２ビツトでもよい。この場合は各32ビツ
トレジスタはＮビツトレジスタとなる。
(f) 発明の効果
以上詳細に説明する如く本発明によれば、２つ
の加算を１つの加算器にて同時に並行して行うの
で高速に演算出来る効果がある。
の加算を１つの加算器にて同時に並行して行うの
で高速に演算出来る効果がある。
第１図は従来例の（Ａ×Ｂ＋前回の演算結果）
の演算回路のブロツク図、第２図は第１図の場合
の動作のタイムチヤート、第３図は本発明の実施
例の（Ａ×Ｂ＋前回の演算結果）の演算回路のブ
ロツク図、第４図は第３図の場合の動作タイムチ
ヤートである。 図中１，２は16ビツトレジスタ、３は並列乗算
回路、４，７，１１は加算器、５，８，９，１０
は32ビツトレジスタ、６は並列乗算器を示す。
の演算回路のブロツク図、第２図は第１図の場合
の動作のタイムチヤート、第３図は本発明の実施
例の（Ａ×Ｂ＋前回の演算結果）の演算回路のブ
ロツク図、第４図は第３図の場合の動作タイムチ
ヤートである。 図中１，２は16ビツトレジスタ、３は並列乗算
回路、４，７，１１は加算器、５，８，９，１０
は32ビツトレジスタ、６は並列乗算器を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１のレジスタ１，２に置数された２個の入
力データを乗算し、該乗算結果と、前回の演算の
結果を置数してある第２のレジスタ８の内容を加
算し、その結果を該第２のレジスタ８に置数する
演算回路において、 該第１のレジスタ１，２の出力を乗算し、２組
の、最終段の部分積の和を出力する並列乗算回路
３と、 該最終段の部分積の和の出力を置数する第３の
レジスタ９，１０と、 該第２のレジスタ８の出力と、該第３のレジス
タ９，１０の出力を加算することにより、 乗算の最終結果と、該第２のレジスタ８の内容
の加算を行ない、 加算結果を第２のレジスタ８に置数する如く接
続された、３入力加算器１１より構成されること
を特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148945A JPS5938849A (ja) | 1982-08-27 | 1982-08-27 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148945A JPS5938849A (ja) | 1982-08-27 | 1982-08-27 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5938849A JPS5938849A (ja) | 1984-03-02 |
| JPS6259828B2 true JPS6259828B2 (ja) | 1987-12-12 |
Family
ID=15464166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148945A Granted JPS5938849A (ja) | 1982-08-27 | 1982-08-27 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938849A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254373A (ja) * | 1984-05-31 | 1985-12-16 | Nippon Precision Saakitsutsu Kk | 積和演算装置 |
| JPS62151976A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 積和演算回路 |
| JP3256251B2 (ja) * | 1991-12-06 | 2002-02-12 | シャープ株式会社 | 乗算器 |
| JPH06110659A (ja) * | 1992-06-30 | 1994-04-22 | Nec Corp | マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622018A (en) * | 1979-07-30 | 1981-03-02 | Tokyo Shibaura Electric Co | Vacuum breaker |
-
1982
- 1982-08-27 JP JP57148945A patent/JPS5938849A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622018A (en) * | 1979-07-30 | 1981-03-02 | Tokyo Shibaura Electric Co | Vacuum breaker |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5938849A (ja) | 1984-03-02 |
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