JPS61177543A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS61177543A JPS61177543A JP1851485A JP1851485A JPS61177543A JP S61177543 A JPS61177543 A JP S61177543A JP 1851485 A JP1851485 A JP 1851485A JP 1851485 A JP1851485 A JP 1851485A JP S61177543 A JPS61177543 A JP S61177543A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- partial
- carry
- register
- multiplicand
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キャリーセイブアダーを用いた乗算装置に関
する。
する。
従来、キャリーセイブアダーを複数組用意して。
乗数ビットを１サイクルに何ビットかずつまとめて処理
し、高速化を図った乗算装置が知られている。産報社発
行の萱島興三著「電子計算機の方式設計」第１１７頁の
図２．３８には、８ビツト処理の４つのキャリーセイブ
アダー（ＣＳＡ）によって３２ビツトの乗算を４サイク
ルで実行する例が示されている。この例では、８ビツト
の乗算に必要な被乗数の倍数が、４つのＣ８Ａによって
和と桁上げにしぼられ、次のサイクルの入力として、８
ビツト右にシフトして１つのＣ３Ａの入力に戻される処
理を、４サイクル繰り返した後、最終段のＣ３Ａの出力
が桁上げ処理加算器（キャリープロパゲイトアダー）へ
送られ、積が得られる。
し、高速化を図った乗算装置が知られている。産報社発
行の萱島興三著「電子計算機の方式設計」第１１７頁の
図２．３８には、８ビツト処理の４つのキャリーセイブ
アダー（ＣＳＡ）によって３２ビツトの乗算を４サイク
ルで実行する例が示されている。この例では、８ビツト
の乗算に必要な被乗数の倍数が、４つのＣ８Ａによって
和と桁上げにしぼられ、次のサイクルの入力として、８
ビツト右にシフトして１つのＣ３Ａの入力に戻される処
理を、４サイクル繰り返した後、最終段のＣ３Ａの出力
が桁上げ処理加算器（キャリープロパゲイトアダー）へ
送られ、積が得られる。
しかしながら、従来のこの種の乗算装置は、上記の例で
も明らかなように、倍数の加算と前回までの加算結果と
の加算を行うループアダーの出力がキャリープロパゲイ
トアダーの入力となっている。これは少量のゲート数で
乗算を実行できる反面、中間結果をラッチするために生
じるディレィ分だけ性能が劣化するという欠点がある。
も明らかなように、倍数の加算と前回までの加算結果と
の加算を行うループアダーの出力がキャリープロパゲイ
トアダーの入力となっている。これは少量のゲート数で
乗算を実行できる反面、中間結果をラッチするために生
じるディレィ分だけ性能が劣化するという欠点がある。
本発明の目的は、キャリーセイブアダーを用いた乗算装
置において、より高速に乗算を実行することにある。
置において、より高速に乗算を実行することにある。
本発明は、Ｎ個の部分積の加算を行うさいに。
第１から第Ｎ−１番目の部分積の加算を行うキャリーセ
イブアダーと第Ｎ番目の部分積と第Ｎ−１番目までの部
分積の総和との加算を行うキャリーセイブアダーを各々
設けることにより、最後の部分積の加算サイクルを高速
化したことである。
イブアダーと第Ｎ番目の部分積と第Ｎ−１番目までの部
分積の総和との加算を行うキャリーセイブアダーを各々
設けることにより、最後の部分積の加算サイクルを高速
化したことである。
第１図は本発明に係る乗算装置の一実施例を示し、乗数
レジスタ１１、被乗数レジスタ１２、乗数セレクタ１３
、乗数セレクタ１３の制御ラッチ１４、Ｍ Ｌ Ｏ”
Ｍ Ｌ ７の８個の倍数発生器１５、第１のＣ８Ａトリ
ー１６．第２のＣ８Ａトリー１７、第３のＣ３Ａトリー
１８．キャリープロパゲイトアダー（ＣＰＡ）１９、演
算結果格納用ラッチ２０よりなる。各Ｃ３Ａは和（サム
；Ｓ）と桁上げ（キャリー；Ｃ）を出力する。第１のＣ
５Ａトリー１６は５個のＣ３Ａからなり、倍数ＭＬＯ〜
ＭＬ７を加算して部分積を生成する。第２のＣ８Ａトリ
ー１７は第１のハーフサム（Ｈ８）とハーフキャリー（
ＨＣ）のラッチ１、第２のハーフサム（ＬＳ）とハーフ
キャリー（ＬＣ）のラッチ２、及び２個のＣＳＡからな
り、第ｉ番目の部分積Ｐ、と第ｉ−１番目の部分積まで
の総和は２個のＣ８Ａからなり、第Ｎ番目の部分積Ｐな
お、第１図では、第２、第３のＣ８Ａトリー１７．１８
とＣＰＡ１９は、部分積の加算を行うのに十分なビット
幅を有することを前提とする。
レジスタ１１、被乗数レジスタ１２、乗数セレクタ１３
、乗数セレクタ１３の制御ラッチ１４、Ｍ Ｌ Ｏ”
Ｍ Ｌ ７の８個の倍数発生器１５、第１のＣ８Ａトリ
ー１６．第２のＣ８Ａトリー１７、第３のＣ３Ａトリー
１８．キャリープロパゲイトアダー（ＣＰＡ）１９、演
算結果格納用ラッチ２０よりなる。各Ｃ３Ａは和（サム
；Ｓ）と桁上げ（キャリー；Ｃ）を出力する。第１のＣ
５Ａトリー１６は５個のＣ３Ａからなり、倍数ＭＬＯ〜
ＭＬ７を加算して部分積を生成する。第２のＣ８Ａトリ
ー１７は第１のハーフサム（Ｈ８）とハーフキャリー（
ＨＣ）のラッチ１、第２のハーフサム（ＬＳ）とハーフ
キャリー（ＬＣ）のラッチ２、及び２個のＣＳＡからな
り、第ｉ番目の部分積Ｐ、と第ｉ−１番目の部分積まで
の総和は２個のＣ８Ａからなり、第Ｎ番目の部分積Ｐな
お、第１図では、第２、第３のＣ８Ａトリー１７．１８
とＣＰＡ１９は、部分積の加算を行うのに十分なビット
幅を有することを前提とする。
すなわち１通常は、第ｉ番目の部分積Ｐ、と第ｉ＋１番
目の部分積Ｐ、ヤ、を加算する際に、Ｐｌは部分乗数の
ビットだけ、右シフトすることによりＰ、 との桁合せ
を行う。このとき、シフトアウトされた部分だけを加算
するアダーを用意しておくことにより、Ｃ３Ａは、実際
に加算に参加するビット幅だけ設ける。第１図ではこれ
らを設けずに。
目の部分積Ｐ、ヤ、を加算する際に、Ｐｌは部分乗数の
ビットだけ、右シフトすることによりＰ、 との桁合せ
を行う。このとき、シフトアウトされた部分だけを加算
するアダーを用意しておくことにより、Ｃ３Ａは、実際
に加算に参加するビット幅だけ設ける。第１図ではこれ
らを設けずに。
Ｃ３ＡやＣＰＡは十分なビット幅を有するものとしてい
る。
る。
次に第１図の動作を説明する０便宜上、乗数は４回に分
けて倍数を発生するものとする。
けて倍数を発生するものとする。
乗数レジスタ１１に乗数を、被乗数レジスタ１２に被乗
数をセットする。制御ラッチ１４はセレクタ１３を制御
し１乗数レジスタ１１にセットされている乗数より、ま
ず最下位の４分の１を選択する。該選択された部分乗数
と被乗数レジスタ１２の被乗数より倍数発生器１５で倍
数を発生し。
数をセットする。制御ラッチ１４はセレクタ１３を制御
し１乗数レジスタ１１にセットされている乗数より、ま
ず最下位の４分の１を選択する。該選択された部分乗数
と被乗数レジスタ１２の被乗数より倍数発生器１５で倍
数を発生し。
第１（７）Ｃ８Ａトリー１６を通過させることにより加
算して１部分積Ｐ、を生成する。この部分積Ｐ１のハー
フサム（Ｈ５）とハーフキャリー（ＨＣ）をラッチ１に
セットする。ラッチ２のハーフサム（ＬＳ）とハーフキ
ャリー（ＬＣ）は、初期状態としてＯ′″にリセットさ
れている。第２のＣ３Ａトリー１７は、ラッチｌのＨＳ
、ＨＣとラッチ２のＬＳ、ＬＣを加算し、結果のハーフ
サム（ＬＳ）とハーフキャリー（ＬＣ）をラッチ２にセ
ットする。この際、部分乗数のビット数だけ右ｌ＼シフ
トしておく。
算して１部分積Ｐ、を生成する。この部分積Ｐ１のハー
フサム（Ｈ５）とハーフキャリー（ＨＣ）をラッチ１に
セットする。ラッチ２のハーフサム（ＬＳ）とハーフキ
ャリー（ＬＣ）は、初期状態としてＯ′″にリセットさ
れている。第２のＣ３Ａトリー１７は、ラッチｌのＨＳ
、ＨＣとラッチ２のＬＳ、ＬＣを加算し、結果のハーフ
サム（ＬＳ）とハーフキャリー（ＬＣ）をラッチ２にセ
ットする。この際、部分乗数のビット数だけ右ｌ＼シフ
トしておく。
次に、制御ラッチ１４はセレクタ１３を制御し。
乗数レジスタ１１の下位から２番目の部分乗数を選択す
る。該選択された部分乗数と被乗数レジスタ１２の被乗
数より倍数発生器１５で倍数を発生し、第１のＣ３Ａ）
−リ−１６を通過させることにより部分積Ｐ２を生成し
、そのハーフサム（Ｈ３）とハーフキャリー（ＨＣ）を
ラッチｌにセットする。第２のｃＳＡｈリ−１７は、ラ
ッチ２にセットされている部分積Ｐ１のＬＳ、ＬＣとラ
ッチ１にセットされた部分積Ｐ２のＨ３，ＨＣを加算し
、結果のハーフサム（ＬＳ）とハーフキャリー（ＬＣ）
をラッチ２にセットする。
る。該選択された部分乗数と被乗数レジスタ１２の被乗
数より倍数発生器１５で倍数を発生し、第１のＣ３Ａ）
−リ−１６を通過させることにより部分積Ｐ２を生成し
、そのハーフサム（Ｈ３）とハーフキャリー（ＨＣ）を
ラッチｌにセットする。第２のｃＳＡｈリ−１７は、ラ
ッチ２にセットされている部分積Ｐ１のＬＳ、ＬＣとラ
ッチ１にセットされた部分積Ｐ２のＨ３，ＨＣを加算し
、結果のハーフサム（ＬＳ）とハーフキャリー（ＬＣ）
をラッチ２にセットする。
次に、制御ラッチ１４はセレクタ１３を制御し。
乗数レジスタ１１の下位から３番目の部分乗数を選択す
る。該選択された部分乗数と被乗数レジスタ１２の被乗
数より倍数発器１５で倍数を発生し。
る。該選択された部分乗数と被乗数レジスタ１２の被乗
数より倍数発器１５で倍数を発生し。
第１のＣ８Ａトリー１６を通過させることにより、部分
積Ｐ３を生成する。この部分積Ｐ３のハーフサム（Ｈ８
）とハーブキャリー（ＨＣ）をラッチｌにセットする。
積Ｐ３を生成する。この部分積Ｐ３のハーフサム（Ｈ８
）とハーブキャリー（ＨＣ）をラッチｌにセットする。
この場合、ラッチ２のハーフサム（ＬＳ）とハーフキャ
リー（ＬＣ）は更新せずに保持しておく。
リー（ＬＣ）は更新せずに保持しておく。
次に、制御ラッチ１４はセレクタ１３を制御し。
乗数レジスタ１１の最後の部分乗数を選択する。
この部分乗数と被乗数レジスタ１２の被乗数より倍数発
生器１５で倍数を発生し、第１のＣ８Ａトリー１６を通
過させることにより、最後の部分積ＰＪを生成する。こ
の処理と並行して、第２のＣ８Ａトリー１７では、ラッ
チ１のＨ５，ＨＣとラッチ２のＬＳ、ＬＣを加算して、
前回までの部分積の総和Σ Ｐ、を生成する。第３のＣ
８Ａトリに＝１ −１８は、第１のＣ８Ａトリー１６で生成された部分積
Ｐ、のハーフサムとハーフキャリー、および第２のＣ８
Ａトリー１７で生成されている前回ハーフサムとハーフ
キャリーを生成する。キャリープロパゲイトアダー１９
は、Ｃ５Ａトリー１８で生成された積Ｐのハーフサムと
ハーブキャリーを加算して積Ｐのフルサムを求め、演算
結果格納ラッチ２０にセットする。
生器１５で倍数を発生し、第１のＣ８Ａトリー１６を通
過させることにより、最後の部分積ＰＪを生成する。こ
の処理と並行して、第２のＣ８Ａトリー１７では、ラッ
チ１のＨ５，ＨＣとラッチ２のＬＳ、ＬＣを加算して、
前回までの部分積の総和Σ Ｐ、を生成する。第３のＣ
８Ａトリに＝１ −１８は、第１のＣ８Ａトリー１６で生成された部分積
Ｐ、のハーフサムとハーフキャリー、および第２のＣ８
Ａトリー１７で生成されている前回ハーフサムとハーフ
キャリーを生成する。キャリープロパゲイトアダー１９
は、Ｃ５Ａトリー１８で生成された積Ｐのハーフサムと
ハーブキャリーを加算して積Ｐのフルサムを求め、演算
結果格納ラッチ２０にセットする。
第２図は１以上の動作をタイムチャートで表わしたもの
である。第２図で、０〜５はサイクル、Ｒ１−Ｒ４は各
々部分乗数を示す。
である。第２図で、０〜５はサイクル、Ｒ１−Ｒ４は各
々部分乗数を示す。
第３図は、積を２個の部分積に分けて生成する場合につ
いての実施例を表わす。
いての実施例を表わす。
第１図との相違を中心に説明する。第３図の実施例では
積を２個の部分積に分けて生成するためのラッチ２のハ
ーフサム（Ｌ Ｓ）とハーフキャリー（ＬＣ）は不要で
ある。また、同様の理由により第２のＣ８Ａトリー１７
も不要である。他方、第１の部分積のハーフサム（ＬＳ
）とハーブキャリー（ＬＣ）を、第２の部分積との加算
に先たち。
積を２個の部分積に分けて生成するためのラッチ２のハ
ーフサム（Ｌ Ｓ）とハーフキャリー（ＬＣ）は不要で
ある。また、同様の理由により第２のＣ８Ａトリー１７
も不要である。他方、第１の部分積のハーフサム（ＬＳ
）とハーブキャリー（ＬＣ）を、第２の部分積との加算
に先たち。
フルサムにするためのＣＰＡ２１を付加している。
また、乗数が１個の部分積で積を生成できるために十分
短い場合は、ラッチ１より生成される部分積をＯにする
ためのＡＮＤゲート２２を設け、ＥＮＢＬ信号２３をＯ
ＦＦにして、１回の部分積生成で演算を終了する。
短い場合は、ラッチ１より生成される部分積をＯにする
ためのＡＮＤゲート２２を設け、ＥＮＢＬ信号２３をＯ
ＦＦにして、１回の部分積生成で演算を終了する。
なお、第１図および第３図の実施例では、積各々４個お
よび２１個の部分積に分けて生成する場合について説明
したが、他の分割についても有効であることは云うまで
もない。
よび２１個の部分積に分けて生成する場合について説明
したが、他の分割についても有効であることは云うまで
もない。
本発明によれば、最終部分積を生成した後、ループアダ
ーを介さずに、前回までの部分積の総和との加算が可能
になる。このため、従来のループアダーで中間結果をラ
ッチするために生じていたディレィの分だけ、性能が向
上する。すなわち。
ーを介さずに、前回までの部分積の総和との加算が可能
になる。このため、従来のループアダーで中間結果をラ
ッチするために生じていたディレィの分だけ、性能が向
上する。すなわち。
この種のディレィはラッチのゲート段数とクロックのス
キュー等から成るが、本発明はこれを無視できる。また
、本発明では、最後の部分積と前回までの部分積の総和
を加算するＣ８Ａトリーをキャリープロパゲイトアダー
と同一のＬＳＩ内に収めるようにすることにより、ＬＳ
Ｉ間のわたりが減少し、より一層の性能向上が図れる。
キュー等から成るが、本発明はこれを無視できる。また
、本発明では、最後の部分積と前回までの部分積の総和
を加算するＣ８Ａトリーをキャリープロパゲイトアダー
と同一のＬＳＩ内に収めるようにすることにより、ＬＳ
Ｉ間のわたりが減少し、より一層の性能向上が図れる。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するためのタイミング図、第３図は本発明の
他の実施例の構成図である。 １・・・乗数レジスタ、 １２・・・被乗数レジスタ
、１３・・・セレクタ、 １４・・・制御ラッチ、１
５・・・倍数発生器、 １６・・・第１キヤリーセイ
ブアダ一群、 １７・・・第２キヤリーセイブアダ一
群、 １８・・・第３キヤリーセイブアダ一群、１
９．２１・・・キャリープロパゲイトアダー。 ２０・・・演算結果格納ラッチ。 第１図 第２図
動作を説明するためのタイミング図、第３図は本発明の
他の実施例の構成図である。 １・・・乗数レジスタ、 １２・・・被乗数レジスタ
、１３・・・セレクタ、 １４・・・制御ラッチ、１
５・・・倍数発生器、 １６・・・第１キヤリーセイ
ブアダ一群、 １７・・・第２キヤリーセイブアダ一
群、 １８・・・第３キヤリーセイブアダ一群、１
９．２１・・・キャリープロパゲイトアダー。 ２０・・・演算結果格納ラッチ。 第１図 第２図
Claims (2)
- （１）乗数をセットする乗数レジスタと、被乗数をセッ
トする被乗数レジスタと、前記乗数レジスタの乗数を複
数回に分けて順次選択するセレクタと、前記選択された
部分乗数と前記被乗数レジスタの被乗数とより倍数を発
生する倍数発生器と、前記倍数発生器で発生した倍数を
加算して部分積を生成する第１のキャリーセイブアダー
群と、前記第１のキャリーセイブアダー群で最後に生成
された部分積とそれまでの部分積の総和とを加算する第
２のキャリーセイブアダー群と、前記第２のキャリーセ
イブアダー群で生成される積のハーフサムとハーフキャ
リーを加算して積のフルサムを求めるキャリープロパゲ
イトアダーとからなる乗算装置。 - （２）一部の部分積を強制的にゼロにする手段を設けた
ことを特徴とする特許請求の範囲第１項記載の乗算装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1851485A JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1851485A JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177543A true JPS61177543A (ja) | 1986-08-09 |
| JPH0448252B2 JPH0448252B2 (ja) | 1992-08-06 |
Family
ID=11973732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1851485A Granted JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588353A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 乗算装置 |
-
1985
- 1985-02-04 JP JP1851485A patent/JPS61177543A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588353A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 乗算装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448252B2 (ja) | 1992-08-06 |
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