JPH0448252B2 - - Google Patents
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- JPH0448252B2 JPH0448252B2 JP60018514A JP1851485A JPH0448252B2 JP H0448252 B2 JPH0448252 B2 JP H0448252B2 JP 60018514 A JP60018514 A JP 60018514A JP 1851485 A JP1851485 A JP 1851485A JP H0448252 B2 JPH0448252 B2 JP H0448252B2
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- JP
- Japan
- Prior art keywords
- adder
- carry
- partial
- multiplier
- sum
- Prior art date
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- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 235000006716 Broussonetia kazinoki Nutrition 0.000 description 1
- 240000006248 Broussonetia kazinoki Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キヤリーセーブアダーを用いた乗算
装置に関する。
装置に関する。
従来、キヤリーセイブアダーを複数を組用意し
て、乗数ビツトを１サイクルに何ビツトかずつま
とめて処理し、高速化を図つた乗算装置が知られ
ている。産報社発行の萓島興三著「電子計算機の
方式設計」第117頁の図2.38には、８ビツト処理
の４つのキヤリーセイブアダー（CSA）によつ
て32ビツトの乗算を４サイクルで実行する例が示
されている。この例では、８ビツトの乗算に必要
な被乗数の倍数が、４つのCSAによつて和と桁
上げにしぼられ、次のサイクルの入力として、８
ビツト右にシストして１つのCSAの入力に戻さ
れる処理を、４サイクル繰り返した後、最終段の
CSAの出力が桁上げ処理加算器（キヤリープロ
パゲイトアダー）へ送られ、積が得られる。
て、乗数ビツトを１サイクルに何ビツトかずつま
とめて処理し、高速化を図つた乗算装置が知られ
ている。産報社発行の萓島興三著「電子計算機の
方式設計」第117頁の図2.38には、８ビツト処理
の４つのキヤリーセイブアダー（CSA）によつ
て32ビツトの乗算を４サイクルで実行する例が示
されている。この例では、８ビツトの乗算に必要
な被乗数の倍数が、４つのCSAによつて和と桁
上げにしぼられ、次のサイクルの入力として、８
ビツト右にシストして１つのCSAの入力に戻さ
れる処理を、４サイクル繰り返した後、最終段の
CSAの出力が桁上げ処理加算器（キヤリープロ
パゲイトアダー）へ送られ、積が得られる。
しかしながら、従来のこの種の乗算装置は、上
記の例でも明らかなように、倍数の加算と前回ま
での加算結果との加算を行うループアダーの出力
がキヤリープロパゲイトアダーの入力となつてい
る。これは少量のゲート数で乗算を実行できる反
面、中間結果をラツチするために生じるデイレイ
分だけ性能が劣化するという欠点がある。
記の例でも明らかなように、倍数の加算と前回ま
での加算結果との加算を行うループアダーの出力
がキヤリープロパゲイトアダーの入力となつてい
る。これは少量のゲート数で乗算を実行できる反
面、中間結果をラツチするために生じるデイレイ
分だけ性能が劣化するという欠点がある。
本発明の目的は、キヤリーセイブアダーを用い
た乗算装置において、より高速に乗算を実行する
ことにある。
た乗算装置において、より高速に乗算を実行する
ことにある。
本発明は、Ｎ個の部分積の加算を行うさいに、
第１から第Ｎ−１番目の部分積の加算を行うキヤ
リーセイブアダーと第Ｎ番目の部分積と第Ｎ−１
番目までの部分積の総和との加算を行うキヤリー
セイブアダーを各々設けることにより、最後の部
分積の加算サイクルを高速化したことである。
第１から第Ｎ−１番目の部分積の加算を行うキヤ
リーセイブアダーと第Ｎ番目の部分積と第Ｎ−１
番目までの部分積の総和との加算を行うキヤリー
セイブアダーを各々設けることにより、最後の部
分積の加算サイクルを高速化したことである。
第１図は本発明に係る乗算装置の一実施例を示
し、乗数レジスタ１１、被乗数レジスタ１２、乗
数セレクタ１３、乗数セレクタ１３の制御ラツチ
１４、ML０〜ML７の８個の倍数発生器１５、
第１のCSAトリー１６、第２のCSAトリー１７、
第３のCSAトリー１８、キヤリープロパゲイト
アダー（CPA）１９、演算結果格納用ラツチ２
０よりなる。各CSAは和（サム；Ｓ）と桁上げ
（キヤリー；Ｃ）を出力する。第１のCSAトリー
１６は５個のCSAからなり、倍数ML０〜ML７
を加算して部分積を生成する。第２のCSAトリ
ー１７は第１のハーフサムHSとハーフキヤリー
HCのラツチ１、第２のハーフサムLSとハーフキ
ヤリーLCのラツチ２、及び２個のCSAからなり、
第ｉ番目の部分積Piと第ｉ−１番目の部分積まで
の総和i=1 〓k=1 Pkの加算を行う。第３のCSAトリー１
８は２個のCSAからなり、第Ｎ番目の部分積Ｐ
と第Ｎ−１番目までの部分積までの総和N=1 〓k=1 Pkの
加算を行い、積Ｐ＝N 〓k=1 Pkを生成する。
し、乗数レジスタ１１、被乗数レジスタ１２、乗
数セレクタ１３、乗数セレクタ１３の制御ラツチ
１４、ML０〜ML７の８個の倍数発生器１５、
第１のCSAトリー１６、第２のCSAトリー１７、
第３のCSAトリー１８、キヤリープロパゲイト
アダー（CPA）１９、演算結果格納用ラツチ２
０よりなる。各CSAは和（サム；Ｓ）と桁上げ
（キヤリー；Ｃ）を出力する。第１のCSAトリー
１６は５個のCSAからなり、倍数ML０〜ML７
を加算して部分積を生成する。第２のCSAトリ
ー１７は第１のハーフサムHSとハーフキヤリー
HCのラツチ１、第２のハーフサムLSとハーフキ
ヤリーLCのラツチ２、及び２個のCSAからなり、
第ｉ番目の部分積Piと第ｉ−１番目の部分積まで
の総和i=1 〓k=1 Pkの加算を行う。第３のCSAトリー１
８は２個のCSAからなり、第Ｎ番目の部分積Ｐ
と第Ｎ−１番目までの部分積までの総和N=1 〓k=1 Pkの
加算を行い、積Ｐ＝N 〓k=1 Pkを生成する。
なお、第１図では、第２、第３のCSAトリー
１７，１８とCPA１９は、部分積の加算を行う
のに十分なビツト幅を有することを前提とする。
すなわち、通常は、第ｉ番目の部分積Piと第ｉ＋
１番目の部分積Pi+1を加算する際に、Piは部分乗
算のビツトだけ、右シフトすることによりPiとの
桁合せを行う。このとき、シフトアウトされた部
分だけを加算するアダーを用意しておくことによ
り、CSAは、実際に加算に参加するビツト幅だ
け設ける。第１図ではこれらを設けずに、CSA
やCPAは十分なビツト幅を有するものとしてい
る。
１７，１８とCPA１９は、部分積の加算を行う
のに十分なビツト幅を有することを前提とする。
すなわち、通常は、第ｉ番目の部分積Piと第ｉ＋
１番目の部分積Pi+1を加算する際に、Piは部分乗
算のビツトだけ、右シフトすることによりPiとの
桁合せを行う。このとき、シフトアウトされた部
分だけを加算するアダーを用意しておくことによ
り、CSAは、実際に加算に参加するビツト幅だ
け設ける。第１図ではこれらを設けずに、CSA
やCPAは十分なビツト幅を有するものとしてい
る。
次に第１図の動作を説明する。便宜上、乗数は
４回に分けて倍数を発生するものとする。
４回に分けて倍数を発生するものとする。
乗数レジスタ１１に乗数を、被乗数レジスタ１
２に被乗数をセツトする。制御ラツチ１４はセレ
クタ１３を制御し、乗数レジスタ１１にセツトさ
れている乗数より、まず最下位の４分の１を選択
する。該選択された部分乗数と被乗数レジスタ１
２の被乗数より倍数発生器１５で倍数を発生し、
第１のCSAトリー１６を通過させることにより
加算して、部分積P1を生成する。この部分積P1
のハーフサム（HS）とハーフキヤリー（HC）
をラツチ１にセツトする。ラツチ２のハーフサム
（LS）とハーフキヤリー（LC）は、初期状態と
して“０”にリセツトされている。第２のCSA
トリー１７は、ラツチ１のHS，HCとラツチ２
のLS，LCを加算し、結果のハーフサム（LS）と
ハーフキヤリー（LC）をラツチ２にセツトする。
この際、部分乗数のセツト数だけ右へシフトして
おく。
２に被乗数をセツトする。制御ラツチ１４はセレ
クタ１３を制御し、乗数レジスタ１１にセツトさ
れている乗数より、まず最下位の４分の１を選択
する。該選択された部分乗数と被乗数レジスタ１
２の被乗数より倍数発生器１５で倍数を発生し、
第１のCSAトリー１６を通過させることにより
加算して、部分積P1を生成する。この部分積P1
のハーフサム（HS）とハーフキヤリー（HC）
をラツチ１にセツトする。ラツチ２のハーフサム
（LS）とハーフキヤリー（LC）は、初期状態と
して“０”にリセツトされている。第２のCSA
トリー１７は、ラツチ１のHS，HCとラツチ２
のLS，LCを加算し、結果のハーフサム（LS）と
ハーフキヤリー（LC）をラツチ２にセツトする。
この際、部分乗数のセツト数だけ右へシフトして
おく。
次に、制御ラツチ１４はセレクタ１３を制御
し、乗数レジスタ１１の下位から２番目の部分乗
数を選択する。該選択された部分乗数と被乗数レ
ジスタ１２の被乗数より倍数発生器１５で倍数を
発生し、第１のCSAトリー１６を通過させるこ
とにより部分積P2を生成し、そのハーフサム
（HS）とハーフキヤリー（HC）をラツチ１にセ
ツトする。第２のCSAトリー１７は、ラツチ２
にセツトされている部分積P1のLS，LCとラツチ
１にセツトされた部分積P2をHS，HCの加算し、
結果のハーフサム（LS）とハーフキヤリーLCを
ラツチ２にセツトする。
し、乗数レジスタ１１の下位から２番目の部分乗
数を選択する。該選択された部分乗数と被乗数レ
ジスタ１２の被乗数より倍数発生器１５で倍数を
発生し、第１のCSAトリー１６を通過させるこ
とにより部分積P2を生成し、そのハーフサム
（HS）とハーフキヤリー（HC）をラツチ１にセ
ツトする。第２のCSAトリー１７は、ラツチ２
にセツトされている部分積P1のLS，LCとラツチ
１にセツトされた部分積P2をHS，HCの加算し、
結果のハーフサム（LS）とハーフキヤリーLCを
ラツチ２にセツトする。
次に、制御ラツチ１４はセレクタ１３を制御
し、乗数レジスタ１１の下位から３番目の部分乗
数を選択する。該選択された部分乗数と被乗数レ
ジスタ１２の被乗数より倍数発器１５で倍数を発
生し、第１のCSAトリー１６を通過させること
により、部分積P3を生成する。この部分積P3の
ハーフサム（HS）とハーフキヤリー（HC）を
ラツチ１にセツトする。この場合、ラツチ２のハ
ーフサム（LS）とハーフキヤリー（LC）とは更
新せずに保持しておく。
し、乗数レジスタ１１の下位から３番目の部分乗
数を選択する。該選択された部分乗数と被乗数レ
ジスタ１２の被乗数より倍数発器１５で倍数を発
生し、第１のCSAトリー１６を通過させること
により、部分積P3を生成する。この部分積P3の
ハーフサム（HS）とハーフキヤリー（HC）を
ラツチ１にセツトする。この場合、ラツチ２のハ
ーフサム（LS）とハーフキヤリー（LC）とは更
新せずに保持しておく。
次に、制御ラツチ１４はセレクタ１３を制御
し、乗数レジスタ１１の最後の部分乗数を選択す
る。この部分乗数と被乗数レジスタ１２の被乗数
より倍数発生器１５で倍数を発生し、第１の
CSAトリー１６を通過させることにより、最後
の部分積P4を生成する。この処理と並行して、
第２のCSAトリー１７では、ラツチ１のHS，
HCとラツチ２のLS，LCを加算して、前回まで
の部分積の総和3 〓k=1 Pkを生成する。第３のCSAト
リー１８は、第１のCSAトリー１６で生成され
た部分積P4のハーフサムとハーフキヤリー、お
よび第２のCSAトリー１７で生成されている前
回までの部分積の総和3 〓k=1 Pkのハーフサムとハー
フキヤリーを入力して加算し、積Ｐ＝4 〓k=1 Pkのハ
ーフサムとハーフキヤリーを生成する。キヤリー
プロパゲイトアダー１９は、CSAトリー１８で
生成された積Ｐのハーフサムとハーフキヤリーを
加算して積Ｐのフルサムを求め、演算結果格納ラ
ツチ２０にセツトする。
し、乗数レジスタ１１の最後の部分乗数を選択す
る。この部分乗数と被乗数レジスタ１２の被乗数
より倍数発生器１５で倍数を発生し、第１の
CSAトリー１６を通過させることにより、最後
の部分積P4を生成する。この処理と並行して、
第２のCSAトリー１７では、ラツチ１のHS，
HCとラツチ２のLS，LCを加算して、前回まで
の部分積の総和3 〓k=1 Pkを生成する。第３のCSAト
リー１８は、第１のCSAトリー１６で生成され
た部分積P4のハーフサムとハーフキヤリー、お
よび第２のCSAトリー１７で生成されている前
回までの部分積の総和3 〓k=1 Pkのハーフサムとハー
フキヤリーを入力して加算し、積Ｐ＝4 〓k=1 Pkのハ
ーフサムとハーフキヤリーを生成する。キヤリー
プロパゲイトアダー１９は、CSAトリー１８で
生成された積Ｐのハーフサムとハーフキヤリーを
加算して積Ｐのフルサムを求め、演算結果格納ラ
ツチ２０にセツトする。
第２図は、以上の動作をタイムチヤートで表わ
したものである。第２図で、０〜５はサイクル、
R1〜R4は各々部分乗数を示す。
したものである。第２図で、０〜５はサイクル、
R1〜R4は各々部分乗数を示す。
第３図は、積を２個の部分積に分けて生成する
場合についての実施例を表わす。
場合についての実施例を表わす。
第１図との相違を中心に説明する。第３図の実
施例では積を２個の部分積に分けて生成するため
のラツチ２のハーフサム（LS）とハーフキヤリ
ー（LC）は不要である。また、同様の理由によ
り第２のCSAトリー１７も不要である。他方、
第１の部分積のハーフサムLSとハーフキヤリー
（LC）を、第２の部分積との加算に先だち、フル
サムにするためのCPA２１を付加している。ま
た、乗数が１個の部分積で積を生成できるために
十分短い場合は、ラツチ１より生成される部分積
を０にするためのANDゲート２２を設け、
ENBL信号２３をOFFにして、１回の部分積生
成で演算を終了する。
施例では積を２個の部分積に分けて生成するため
のラツチ２のハーフサム（LS）とハーフキヤリ
ー（LC）は不要である。また、同様の理由によ
り第２のCSAトリー１７も不要である。他方、
第１の部分積のハーフサムLSとハーフキヤリー
（LC）を、第２の部分積との加算に先だち、フル
サムにするためのCPA２１を付加している。ま
た、乗数が１個の部分積で積を生成できるために
十分短い場合は、ラツチ１より生成される部分積
を０にするためのANDゲート２２を設け、
ENBL信号２３をOFFにして、１回の部分積生
成で演算を終了する。
なお、第１図および第３図の実施例では、積
各々４個および21個の部分積に分けて生成する場
合について説明したが、他の分割についても有効
であることは云うまでもない。
各々４個および21個の部分積に分けて生成する場
合について説明したが、他の分割についても有効
であることは云うまでもない。
本発明によれば、最終部分積を生成した後、ル
ープアダーを介さずに、前回までの部分積の総和
との加算が可能になる。このため、従来のループ
アダーで中間結果をラツチするために生じていた
デイレイの分だけ、性能が向上する。すなわち、
この種のデイレイはラツチのゲート段数とクロツ
クのスキユー等から成るが、本発明はこれを無視
できる。また、本発明では、最後の部分積と前回
までの部分積の総和を加算するCSAトリーをキ
ヤリープロパゲイトアダーと同一のLSI内に収め
るようにすることにより、LSI間のわたりが減少
し、より一層の性能向上が図れる。
ープアダーを介さずに、前回までの部分積の総和
との加算が可能になる。このため、従来のループ
アダーで中間結果をラツチするために生じていた
デイレイの分だけ、性能が向上する。すなわち、
この種のデイレイはラツチのゲート段数とクロツ
クのスキユー等から成るが、本発明はこれを無視
できる。また、本発明では、最後の部分積と前回
までの部分積の総和を加算するCSAトリーをキ
ヤリープロパゲイトアダーと同一のLSI内に収め
るようにすることにより、LSI間のわたりが減少
し、より一層の性能向上が図れる。
第１図は本発明の一実施例の構成図、第２図は
第１図の動作を説明するためのタイミング図、第
３図は本発明の他の実施例の構成図である。 １……乗数レジスタ、１２……被乗数レジス
タ、１３……セレクタ、１４……制御ラツチ、１
５……倍数発生器、１６……第１キヤリーセイブ
アダー群、１７……第２キヤリーセイブアダー
群、１８……第３キヤリーセイブアダー群、１
９，２１……キヤリープロパゲイトアダー、２０
……演算結果格納ラツチ。
第１図の動作を説明するためのタイミング図、第
３図は本発明の他の実施例の構成図である。 １……乗数レジスタ、１２……被乗数レジス
タ、１３……セレクタ、１４……制御ラツチ、１
５……倍数発生器、１６……第１キヤリーセイブ
アダー群、１７……第２キヤリーセイブアダー
群、１８……第３キヤリーセイブアダー群、１
９，２１……キヤリープロパゲイトアダー、２０
……演算結果格納ラツチ。
Claims (1)
- 【特許請求の範囲】 １ 乗数をセツトする乗数レジスタと、被乗数を
セツトする被乗数レジスタと、前記乗数レジスタ
の乗数を複数回に分けて順次選択するセレクタ
と、前記選択された部分乗数と前記被乗数レジス
タの被乗数とより倍数を発生する倍数発生器と、
前記倍数発生器で発生した倍数を加算して部分積
を生成する第１のキヤリーセーブアダー群と、前
記第１のキヤリーセーブアダー群で最後に生成さ
れる部分積を除く他の部分積の総和を求めるルー
プアダーと、前記第１のキヤリーセーブアダー群
で最後に生成された部分積とそれまでの部分積の
総和との加算を該ループアダーによるループの外
で行う第２のキヤリーセーブアダー群と、前記第
２のキヤリーセーブアダー群で生成される積のハ
ーフサムとハーフキヤリーを加算して積のフルサ
ムを求めるキヤリープロパゲイトアダーとからな
る乗算装置。 ２ 一部の部分積を強制的にゼロにする手段を設
けたことを特徴とする特許請求の範囲第１項記載
の乗算装置。 ３ 前記ループアダーはキヤリーセーブアダーで
構成されることを特徴とする特許請求もの範囲第
１項記載の乗算装置。 ４ 前記ループアダーは、積を２個の部分積に分
けて生成する場合は、一段のフルアダーで構成さ
れることを特徴とする特許請求の範囲第１項記載
の乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1851485A JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1851485A JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177543A JPS61177543A (ja) | 1986-08-09 |
| JPH0448252B2 true JPH0448252B2 (ja) | 1992-08-06 |
Family
ID=11973732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1851485A Granted JPS61177543A (ja) | 1985-02-04 | 1985-02-04 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177543A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588353A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 乗算装置 |
-
1985
- 1985-02-04 JP JP1851485A patent/JPS61177543A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588353A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 乗算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61177543A (ja) | 1986-08-09 |
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