JPH0477932B2 - - Google Patents
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- JPH0477932B2 JPH0477932B2 JP60259448A JP25944885A JPH0477932B2 JP H0477932 B2 JPH0477932 B2 JP H0477932B2 JP 60259448 A JP60259448 A JP 60259448A JP 25944885 A JP25944885 A JP 25944885A JP H0477932 B2 JPH0477932 B2 JP H0477932B2
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- JP
- Japan
- Prior art keywords
- processing section
- vector
- quotient
- register
- division
- Prior art date
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- 238000012545 processing Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 7
- 238000012805 post-processing Methods 0.000 claims description 5
- 238000007781 pre-processing Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 6
- 238000010606 normalization Methods 0.000 description 5
- 239000011295 pitch Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は除算装置の制御方式に係り、特にベク
トルプロセツサにおけるベクトル除算装置の制御
方式に関する。
トルプロセツサにおけるベクトル除算装置の制御
方式に関する。
ベクトルプロセツサでは、演算パイプラインに
より処理の高速化を実現しているが、ベクトル除
算をパイプラインで処理するのは容易ではない。
より処理の高速化を実現しているが、ベクトル除
算をパイプラインで処理するのは容易ではない。
従来、例えば特願昭56−55549号、特願昭58−
194249号に示されるように、物量を多くして必要
な数だけの乗算器、加算器を組合せることによ
り、ベクトル除算をパイプラインで処理する方式
が提案されている。この方式の場合、ベクトルプ
ロセツサにおけるベクトル除算の性能向上は確保
できるが、物量が膨大となり、ベクトルプロセツ
サのコスト高は免がれない。
194249号に示されるように、物量を多くして必要
な数だけの乗算器、加算器を組合せることによ
り、ベクトル除算をパイプラインで処理する方式
が提案されている。この方式の場合、ベクトルプ
ロセツサにおけるベクトル除算の性能向上は確保
できるが、物量が膨大となり、ベクトルプロセツ
サのコスト高は免がれない。
本発明の目的は、乗算器を１個程度しか持たな
いベクトル除算装置において、ベクトル除算をパ
イプラインで処理することを可能にすることにあ
る。
いベクトル除算装置において、ベクトル除算をパ
イプラインで処理することを可能にすることにあ
る。
一定の時間間隔毎に、一定の長さの部分商を算
出し、該部分商をマージすることにより所望の長
さの商を求めるベクトル除算装置において、同一
の回路を繰返し使用して部分商を算出する回路を
主要処理部と総称し、主要処理部の前段に位置す
る回路を前処理部、主要処理部の後段に位置する
回路を後処理部とそれぞれ総称することにする。
出し、該部分商をマージすることにより所望の長
さの商を求めるベクトル除算装置において、同一
の回路を繰返し使用して部分商を算出する回路を
主要処理部と総称し、主要処理部の前段に位置す
る回路を前処理部、主要処理部の後段に位置する
回路を後処理部とそれぞれ総称することにする。
例えば前処理部がA1ないしA6の基本動作から
なり、主要処理部については、重複的に回路を使
用することを許容して、処理するデータが異なる
のに対応して記号を変えてB1ないしB6の基本動
作からなるとし、また後処理部はC1ないしC3の
基本動作からなるとする。このとき特にベクトル
要素間でのパイプラインを意図せず、ｉ番目の１
組のベクトル要素の除算が終了してから、ｉ＋１
番目の１組のベクトル要素の除算を開始する除算
装置では、処理の流れは第２図のようになる。こ
れに対して、制御回路を工夫することによつて、
ｉ番目の１組のベクトル要素の除算が完全に終了
しないうちに、ｉ＋１番目の１組のベクトル要素
の除算を開始するベクトル除算装置の処理の流れ
を第３図に示す。第３図において、主要処理部の
動作は同一回路を重複して使用しているので、原
理的に重複して動作させることはできず、第３図
に示すように、主要処理部として動作に矛盾がな
く、動作に空きのないのはｉ番目の最終動作B6
とｉ＋１番目の開始動作B1が隣り合う場合であ
る。
なり、主要処理部については、重複的に回路を使
用することを許容して、処理するデータが異なる
のに対応して記号を変えてB1ないしB6の基本動
作からなるとし、また後処理部はC1ないしC3の
基本動作からなるとする。このとき特にベクトル
要素間でのパイプラインを意図せず、ｉ番目の１
組のベクトル要素の除算が終了してから、ｉ＋１
番目の１組のベクトル要素の除算を開始する除算
装置では、処理の流れは第２図のようになる。こ
れに対して、制御回路を工夫することによつて、
ｉ番目の１組のベクトル要素の除算が完全に終了
しないうちに、ｉ＋１番目の１組のベクトル要素
の除算を開始するベクトル除算装置の処理の流れ
を第３図に示す。第３図において、主要処理部の
動作は同一回路を重複して使用しているので、原
理的に重複して動作させることはできず、第３図
に示すように、主要処理部として動作に矛盾がな
く、動作に空きのないのはｉ番目の最終動作B6
とｉ＋１番目の開始動作B1が隣り合う場合であ
る。
以上により、主要処理部の基本動作の数が除算
の起動ピツチを決定しており、これは商のマージ
回数に依存するので、制御回路を工夫することに
よつて、主要処理部の基本動作の数と同数のクロ
ツクピツチで除算を起動することにより、乗算器
を１個しか持たないベクトル除算装置において、
演算パイプラインを導入してベクトル除算を処理
することができる。
の起動ピツチを決定しており、これは商のマージ
回数に依存するので、制御回路を工夫することに
よつて、主要処理部の基本動作の数と同数のクロ
ツクピツチで除算を起動することにより、乗算器
を１個しか持たないベクトル除算装置において、
演算パイプラインを導入してベクトル除算を処理
することができる。
第１図は本発明によるベクトル除算装置の一実
施例のブロツク図を示す。第１図に示すベクトル
除算装置は、除算装置自体を取り出せば特願昭58
−247646号に示された構成と大きく異なる部分は
ないが、制御回路１による制御が大きく異なつて
いる。
施例のブロツク図を示す。第１図に示すベクトル
除算装置は、除算装置自体を取り出せば特願昭58
−247646号に示された構成と大きく異なる部分は
ないが、制御回路１による制御が大きく異なつて
いる。
本発明を使用したときの第１図の動作のタイム
チヤートを第４図に、また、本発明を使用し、動
作一時停止が２クロツク発生したときの第１図の
動作タイムチヤートを第５図にそれぞれ示す。な
お、本実施例では、部分商は12ビツトずつ求め、
商は24ビツト求めるものとする。
チヤートを第４図に、また、本発明を使用し、動
作一時停止が２クロツク発生したときの第１図の
動作タイムチヤートを第５図にそれぞれ示す。な
お、本実施例では、部分商は12ビツトずつ求め、
商は24ビツト求めるものとする。
第４図、第５図における記号の意味は次の通り
である。また、各記号の下にある丸印で囲んだ数
字は要素番号を表す。
である。また、各記号の下にある丸印で囲んだ数
字は要素番号を表す。
Ｎ：被除数
Ｄ：除数
N0：正規化後の被除数
D0：正規化後の除数
Ｍ：D0の近似逆数
Qi：第ｉ番目の部分商
Qi *：補正後の第ｉ番目の部分商
Ri：第ｉ番目の部分剰余、たゞしR0＝N0とする。
Ni：Ri-1とＭの積より、Qiを減じた数
Ａ：Qi、Niより第ｉ番目の部分剰余RiのＭ倍であ
るQi+1＋Ni+1を求めるとき、Qiに掛けられる被
乗数 Ｑ：最終商 商を求める手順は次の通りである。反復計算に
入る前に、(1)式、(2)式で示される計算を行う。
るQi+1＋Ni+1を求めるとき、Qiに掛けられる被
乗数 Ｑ：最終商 商を求める手順は次の通りである。反復計算に
入る前に、(1)式、(2)式で示される計算を行う。
Ａ＝１−D0×Ｍ (1)
Q1＋N1＝N0×Ｍ (2)
反復計算では(3)式に示すようにして部分商を求
めるとゝもに直前の部分商の補正を行う。
めるとゝもに直前の部分商の補正を行う。
Qi＋Ni＝Ａ×Qi-1＋Ni-1（ｉ２） (3)
部分商の補正は次のようにして行う。
Qi-1＋Ni-1０、Qi＋Ni０のとき、
Qi-1 *＝Qi-1 (4)
Qi-1＋Ni-1０、Qi＋Ni＜０のとき、
Qi-1 *＝Qi-1−１ (5)
Qi-1＋Ni-1＜０、Qi＋Ni０のとき、
Qi-1 *＝Qi-1＋１ (6)
Qi-1＋Ni-1＜０、Qi＋Ni＜０のとき、
Qi-1 *＝Qi-1 (7)
たゞし、(5)式での−１、(6)式での＋１は、各反
復計算におけるQi-1の最下位の桁と同じ位とす
る。
復計算におけるQi-1の最下位の桁と同じ位とす
る。
さて、第１図のような乗算器を１個しか持たな
いベクトル除算装置において、パイプラインを導
入して商を求める場合、要素間のデータの追突、
追越しに対して考慮を払う必要がある。この場合
の本発明による動作を第４図のタイムチヤートを
参照しながら説明する。
いベクトル除算装置において、パイプラインを導
入して商を求める場合、要素間のデータの追突、
追越しに対して考慮を払う必要がある。この場合
の本発明による動作を第４図のタイムチヤートを
参照しながら説明する。
第１図において、ベクトル除算は以下の順序で
行われるが、その全体の制御を司どるのが制御回
路１である。制御回路１は除算器を制御するとゝ
もに、除算器がデータ待ちで遊びが生じないよう
に除算に先立つて記憶装置（図示せず）に対して
オペランドをオペランドバツフア２、オペランド
バツフア３に送ることを要求するとゝもに、送ら
れてきたオペランドをオペランドバツフア２，３
に格納後、除算の実行に先立ち、要素番号に対応
したオペランドをオペランドバツフア２、オペラ
ンドバツフア３にそれぞれ格納されたデータから
選択して被除数レジスタ４、除数レジスタ５に供
給する制御も行つている。さらに制御回路１は要
素毎に、除算の終了後、記憶装置に対して除算結
果を格納するよう要求する。
行われるが、その全体の制御を司どるのが制御回
路１である。制御回路１は除算器を制御するとゝ
もに、除算器がデータ待ちで遊びが生じないよう
に除算に先立つて記憶装置（図示せず）に対して
オペランドをオペランドバツフア２、オペランド
バツフア３に送ることを要求するとゝもに、送ら
れてきたオペランドをオペランドバツフア２，３
に格納後、除算の実行に先立ち、要素番号に対応
したオペランドをオペランドバツフア２、オペラ
ンドバツフア３にそれぞれ格納されたデータから
選択して被除数レジスタ４、除数レジスタ５に供
給する制御も行つている。さらに制御回路１は要
素毎に、除算の終了後、記憶装置に対して除算結
果を格納するよう要求する。
除数レジスタ５にセツトされた番目の除数Ｄ
を正規化回路６により正規化し、その除数の上位
ビツトにより、テーブル情報格納ユニツト９から
近似逆数と差分を読出すとゝもに、被乗数選択回
路およびレジスタ７に正規化された番目の除数
D0をセツトする。
を正規化回路６により正規化し、その除数の上位
ビツトにより、テーブル情報格納ユニツト９から
近似逆数と差分を読出すとゝもに、被乗数選択回
路およびレジスタ７に正規化された番目の除数
D0をセツトする。
内挿近似回路１０により近似逆数の精度を向上
させた後、先ず−Ｍを出力し、乗数選択回路８に
より−Ｍを選択して、(1)式のD0×（−Ｍ）を乗算
器１１にて行う。このとき、ハーフキヤリ、ハー
フサムが各レジスタ１２，１３にセツトされると
同時に、番目の要素が被除数レジスタ４、除数
レジスタ５にセツトされる。以下、特に言及しな
いが、番目に対する演算が番目に対する演算
の６クロツク後に実行される（第４図参照）。
させた後、先ず−Ｍを出力し、乗数選択回路８に
より−Ｍを選択して、(1)式のD0×（−Ｍ）を乗算
器１１にて行う。このとき、ハーフキヤリ、ハー
フサムが各レジスタ１２，１３にセツトされると
同時に、番目の要素が被除数レジスタ４、除数
レジスタ５にセツトされる。以下、特に言及しな
いが、番目に対する演算が番目に対する演算
の６クロツク後に実行される（第４図参照）。
D0×（−Ｍ）のハーフキヤリとハーフサムは、
加算器１４により１つにまとめられ、積が乗算結
果レジスタ１５にセツトされる。
加算器１４により１つにまとめられ、積が乗算結
果レジスタ１５にセツトされる。
次に、被除数レジスタ４にセツトされた番目
の被乗数Ｎを正規化回路６で正規化した後、該被
除数N0を被乗数選択回路およびレジスタ７にセ
ツトするとゝもに、内挿近似回路１０からＭを出
力して、乗数選択回路８によりＭを選択し、(2)式
のN0×Ｍを実行する。番目のN0が被乗数レジ
スタ７にセツトされるのと、番目のＮが被除数
レジスタ４にセツトされるのは同一時刻であり、
番目の被除数は要素間の追突、追越しによるデ
ータ破壊から免れている。N0×Ｍの積がハーフ
キヤリレジスタ１２、ハーフサムレジスタ１３に
セツトされた時、同時に乗算結果レジスタ１５に
D0×（−Ｍ）をセツトした後、被乗数選択回路お
よびレジスタ７にセツトする。(1)式ではD0×（−
Ｍ）に１を加えることになつているが、１を加え
た後2-13以上の位は負の符号ビツトとなるので、
該除算装置としてはD0×（−Ｍ）の2-12以下をＡ
として被乗数とするのである。Ａを被乗数レジス
タ７にセツトするとゝもに、N0×Ｍの積を乗算
結果レジスタ１５にセツトする。
の被乗数Ｎを正規化回路６で正規化した後、該被
除数N0を被乗数選択回路およびレジスタ７にセ
ツトするとゝもに、内挿近似回路１０からＭを出
力して、乗数選択回路８によりＭを選択し、(2)式
のN0×Ｍを実行する。番目のN0が被乗数レジ
スタ７にセツトされるのと、番目のＮが被除数
レジスタ４にセツトされるのは同一時刻であり、
番目の被除数は要素間の追突、追越しによるデ
ータ破壊から免れている。N0×Ｍの積がハーフ
キヤリレジスタ１２、ハーフサムレジスタ１３に
セツトされた時、同時に乗算結果レジスタ１５に
D0×（−Ｍ）をセツトした後、被乗数選択回路お
よびレジスタ７にセツトする。(1)式ではD0×（−
Ｍ）に１を加えることになつているが、１を加え
た後2-13以上の位は負の符号ビツトとなるので、
該除算装置としてはD0×（−Ｍ）の2-12以下をＡ
として被乗数とするのである。Ａを被乗数レジス
タ７にセツトするとゝもに、N0×Ｍの積を乗算
結果レジスタ１５にセツトする。
以下、(3)式で示す反復計算を２回行い、同時に
(4)式から(7)式の部分商の補正を部分商補正回路１
６で行い、補正された部分商は12ビツトずつ２回
に分けて部分商マージレジスタ１７に含まれる部
分商マージレジスタ１、部分商マージレジスタ２
にそれぞれセツトされる。商が24ビツト揃つた
後、除算結果レジスタ１８に最終商としてセツト
される。
(4)式から(7)式の部分商の補正を部分商補正回路１
６で行い、補正された部分商は12ビツトずつ２回
に分けて部分商マージレジスタ１７に含まれる部
分商マージレジスタ１、部分商マージレジスタ２
にそれぞれセツトされる。商が24ビツト揃つた
後、除算結果レジスタ１８に最終商としてセツト
される。
以上の説明において、番目をｉ番目に、番
目をｉ＋１番目に置き換え、ｉ＝１、２、３、…
…とすると、一般的なベクトル除算の動作を理解
することができる。
目をｉ＋１番目に置き換え、ｉ＝１、２、３、…
…とすると、一般的なベクトル除算の動作を理解
することができる。
反復計算では乗算結果の上位の部分商Qi-1が乗
数選択回路８に選択されるとゝもに、乗算結果の
下位のNi-1が倍数の一種として乗算器１１に入力
され、Ａ×Qi-1に足し込まれる。反復計算以外の
(1)式、(2)式の計算では、Ni-1の乗算器１１への入
力は制御回路１により抑止される。
数選択回路８に選択されるとゝもに、乗算結果の
下位のNi-1が倍数の一種として乗算器１１に入力
され、Ａ×Qi-1に足し込まれる。反復計算以外の
(1)式、(2)式の計算では、Ni-1の乗算器１１への入
力は制御回路１により抑止される。
第５図は時刻１２，１３で一時停止したときの
動作を示すタイムチヤートであり、各レジスタの
更新が２クロツク遅れた後、正常動作に復帰する
よう制御回路１により制御されている様子が示さ
れている。
動作を示すタイムチヤートであり、各レジスタの
更新が２クロツク遅れた後、正常動作に復帰する
よう制御回路１により制御されている様子が示さ
れている。
第４図及び第５図に対し、パイプラインを意図
しない場合の動作を第６図に示す。第６図では、
番目の要素に対する商が求められて後、番目
の要素除算器の入力レジスタである被除数レジス
タ４、除数レジスタ５にセツトされており、特に
要素間でのデータの追突、追越しに対する考慮を
払う必要は全然ない。
しない場合の動作を第６図に示す。第６図では、
番目の要素に対する商が求められて後、番目
の要素除算器の入力レジスタである被除数レジス
タ４、除数レジスタ５にセツトされており、特に
要素間でのデータの追突、追越しに対する考慮を
払う必要は全然ない。
第４図乃至第６図から明らかな如く、本発明を
実施しないときの除算の起動ピツチは15クロツク
であるの対して、本発明を実施したときの除算の
起動ピツチは６クロツクになり、2.5倍の性能の
向上がある。
実施しないときの除算の起動ピツチは15クロツク
であるの対して、本発明を実施したときの除算の
起動ピツチは６クロツクになり、2.5倍の性能の
向上がある。
なお、実施例では内挿近似を使用した除算装置
について取上げたが、本発明は一般的に、一定の
時間間隔毎に、一定の長さの部分商を算出し、部
分商をマージすることにより所望の長さの商を求
める除算装置に対して適用可能である。
について取上げたが、本発明は一般的に、一定の
時間間隔毎に、一定の長さの部分商を算出し、部
分商をマージすることにより所望の長さの商を求
める除算装置に対して適用可能である。
〔発明の効果〕
本発明によれば、ベクトルプロセツサの乗算
器、加算器等の物量を増加させることなく、ベク
トル除算をパイプラインで処理することが可能に
なる。
器、加算器等の物量を増加させることなく、ベク
トル除算をパイプラインで処理することが可能に
なる。
第１図は本発明によるベクトル除算装置の一実
施例のブロツク図、第２図及び第３図は本発明の
原理を説明するためのタイミングチヤート、第４
図及び第５図は本発明による第１図の動作を説明
するためのタイミングチヤート、第６図は本発明
によらない場合のタイミングチヤートである。 １……制御回路、２，３……オペランドバツフ
ア、４……被除数レジスタ、５……除数レジス
タ、６……正規化回路、７……被乗数選択回路お
よびレジスタ、８……乗数選択回路、９……テー
ブル情報格納ユニツト、１０……内挿近似回路、
１１……乗算器、１２……ハーフキヤリレジス
タ、１３……ハーフサムレジスタ、１４……加算
器、１５……乗算結果レジスタ、１６……部分商
補正回路、１７……部分商マージレジスタ、１８
……除算結果レジスタ。
施例のブロツク図、第２図及び第３図は本発明の
原理を説明するためのタイミングチヤート、第４
図及び第５図は本発明による第１図の動作を説明
するためのタイミングチヤート、第６図は本発明
によらない場合のタイミングチヤートである。 １……制御回路、２，３……オペランドバツフ
ア、４……被除数レジスタ、５……除数レジス
タ、６……正規化回路、７……被乗数選択回路お
よびレジスタ、８……乗数選択回路、９……テー
ブル情報格納ユニツト、１０……内挿近似回路、
１１……乗算器、１２……ハーフキヤリレジス
タ、１３……ハーフサムレジスタ、１４……加算
器、１５……乗算結果レジスタ、１６……部分商
補正回路、１７……部分商マージレジスタ、１８
……除算結果レジスタ。
Claims (1)
- 【特許請求の範囲】 １ ベクトルの対応する要素を順次入力し、同一
の回路を繰返し使用して、一定の時間間隔毎に、
一定の長さの部分商を算出し、該算出した部分商
とマージして所望の長さの商を、前記ベクトルの
対応する要素について順次求めるベクトル除算装
置において、 前記繰返し使用して部分商を算出する回路を主
要処理部、該主要処理部の前段に位置する回路を
前処理部及び後段に位置する回路を後処理部と
し、 前記前処理部と前記後処理部を、前記主要処理
部で所望の長さの商にマージするために必要とす
る部分商を求める回数に依存する時間間隔毎に動
作するように、前記主要処理部とオーバーラツプ
させて動作せしめることを特徴とするベクトル除
算装置の制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259448A JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
| US06/929,913 US4797849A (en) | 1985-11-19 | 1986-11-13 | Pipelined vector divide apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259448A JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118474A JPS62118474A (ja) | 1987-05-29 |
| JPH0477932B2 true JPH0477932B2 (ja) | 1992-12-09 |
Family
ID=17334216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259448A Granted JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4797849A (ja) |
| JP (1) | JPS62118474A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157388A (en) * | 1989-02-14 | 1992-10-20 | Intel Corporation | Method and apparatus for graphics data interpolation |
| SE464787B (sv) * | 1989-10-04 | 1991-06-10 | Ericsson Telefon Ab L M | Foerfarande och anordning foer att utfoera en approximativ division |
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