JPS62118474A - ベクトル除算装置の制御方式 - Google Patents
ベクトル除算装置の制御方式Info
- Publication number
- JPS62118474A JPS62118474A JP60259448A JP25944885A JPS62118474A JP S62118474 A JPS62118474 A JP S62118474A JP 60259448 A JP60259448 A JP 60259448A JP 25944885 A JP25944885 A JP 25944885A JP S62118474 A JPS62118474 A JP S62118474A
- Authority
- JP
- Japan
- Prior art keywords
- quotient
- register
- partial
- circuit
- division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は除算装置に係り、特にベクトルプロセッサにお
けるベクトル除算装KVに関する。
けるベクトル除算装KVに関する。
ベクトルプロセッサでは、演算パイプラインにより処理
の高速化を実現しているが、ベクトル除算をパイプライ
ンで処理するのは容易ではない。
の高速化を実現しているが、ベクトル除算をパイプライ
ンで処理するのは容易ではない。
従来、例えば特願昭56−55549号、特願昭58−
194249号に示されるように、物量を多くして必要
な数だけの乗算器、加算器を組合せることにより、ベク
トル除算をパイプラインで処理する方式が提案されてい
る。この方式の場合、ベクトルプロセッサにおけるベク
トル除算の性能向上は確保できるが、物量が膨大となり
、ベクトルプロセッサのコスト高は免かれない。
194249号に示されるように、物量を多くして必要
な数だけの乗算器、加算器を組合せることにより、ベク
トル除算をパイプラインで処理する方式が提案されてい
る。この方式の場合、ベクトルプロセッサにおけるベク
トル除算の性能向上は確保できるが、物量が膨大となり
、ベクトルプロセッサのコスト高は免かれない。
本発明の目的は、乗算器を1個程度しか持たないベクト
ル除算装置において、ベクトル除算をパイプラインで処
理することを可能にすることにある。
ル除算装置において、ベクトル除算をパイプラインで処
理することを可能にすることにある。
一定の時間間隔毎に、一定の長さの部分商を算出し、該
部分商をマージすることにより所望の長さの商を求める
ベクトル除算装置において、繰返し使用する部分商を算
出する回路を主要処理部と総称し、主要処理部の1’+
ir段に位置する回路を前処理部、主要処理部の後段に
位置する回路を後処理部とそれぞれ総称する二とにする
。
部分商をマージすることにより所望の長さの商を求める
ベクトル除算装置において、繰返し使用する部分商を算
出する回路を主要処理部と総称し、主要処理部の1’+
ir段に位置する回路を前処理部、主要処理部の後段に
位置する回路を後処理部とそれぞれ総称する二とにする
。
例えば前処、111部がA1ないしAoの基本動作がら
なり、主要処理部については、重複的に回路を使用する
ことを許容して、処理するデータが異なるのに対応して
記号を変えて用ミ1ないしRhの基本動作からなるとし
、また後処理部はclないしC3の基本動作からなると
する1、このとき特にベクトル要素間でのパイプライン
を意図せず、j番目の1組のベクトル要索の除算が終了
してから、i+1番目の」絹のベクI・ル要索の除算を
開始する除算装置では、処理の流れは第2図のようにな
る。これに対して、制御回路をに夫することによって、
i番[1の]紹のベクトル除算の除算が完全に終了しな
いうちに、j+1番11の1絹のベクトル要素の除算を
開始するベクトル除算装置id/の処理の流れを第3図
に示す。第:3図において、主要処理部の動作は同一回
路を重複して使用しているので、原理的に重複して動作
させることはできず、第3図に示すように、主要処理部
として動作に矛盾がなく、動作に空きのないのは1番目
の最終動作B6とi+1番目の開始動作B1が隣り合う
場合である。
なり、主要処理部については、重複的に回路を使用する
ことを許容して、処理するデータが異なるのに対応して
記号を変えて用ミ1ないしRhの基本動作からなるとし
、また後処理部はclないしC3の基本動作からなると
する1、このとき特にベクトル要素間でのパイプライン
を意図せず、j番目の1組のベクトル要索の除算が終了
してから、i+1番目の」絹のベクI・ル要索の除算を
開始する除算装置では、処理の流れは第2図のようにな
る。これに対して、制御回路をに夫することによって、
i番[1の]紹のベクトル除算の除算が完全に終了しな
いうちに、j+1番11の1絹のベクトル要素の除算を
開始するベクトル除算装置id/の処理の流れを第3図
に示す。第:3図において、主要処理部の動作は同一回
路を重複して使用しているので、原理的に重複して動作
させることはできず、第3図に示すように、主要処理部
として動作に矛盾がなく、動作に空きのないのは1番目
の最終動作B6とi+1番目の開始動作B1が隣り合う
場合である。
以−ににより、主要処理部の基本動作の数が除算の起動
ピッチを決定しており、これは商のマージ回数に依存す
るので、制御回路を工夫することによって、主要処理部
の基本動作の数と同数のクロックピッチで除算を起動す
ることにより、乗算器を1個しか持たないベクトル除算
装置において、演算バイブラインを導入してベクトル除
算を処理することができる。
ピッチを決定しており、これは商のマージ回数に依存す
るので、制御回路を工夫することによって、主要処理部
の基本動作の数と同数のクロックピッチで除算を起動す
ることにより、乗算器を1個しか持たないベクトル除算
装置において、演算バイブラインを導入してベクトル除
算を処理することができる。
第1図は本発明によるベクトル除算装置の一実施例のブ
ロック図を示す。第1図に示すベクトル除算装置は、除
算装置自体を取り出せば特願昭58−24.7646号
に示された構成と大きく異なる部分はないが、制御回路
1による制御が大きく異なっている。
ロック図を示す。第1図に示すベクトル除算装置は、除
算装置自体を取り出せば特願昭58−24.7646号
に示された構成と大きく異なる部分はないが、制御回路
1による制御が大きく異なっている。
本発明を使用したときの第1図の動作のタイム−3=
チャー1−を第4図に、また、本発明を使用し、動作一
時停止]−が2り「1ツク発生したときの第1図の動作
タイムチャー1−を第5図にそれぞれ示す。なお、本実
施例では、部分商け12ピツ1へずつ求め、商は24ピ
ツi〜求めるl’+のとする。
時停止]−が2り「1ツク発生したときの第1図の動作
タイムチャー1−を第5図にそれぞれ示す。なお、本実
施例では、部分商け12ピツ1へずつ求め、商は24ピ
ツi〜求めるl’+のとする。
第4図、第5図にお47する記号の意味は次の通りであ
る。また、各511号の下にある丸印で囲んだ数字は要
素番号を表わす。
る。また、各511号の下にある丸印で囲んだ数字は要
素番号を表わす。
N :被除数
D :除数
No:+l:、規化後0被除数
D n : 、+E規化後の除数
M :D、、の近似逆数
QI:第1番目の部分商
Qi’″:補11:、後の第j番目の部分商R羞:第j
番目の部分剰余、たりしR1=Noとする。
番目の部分剰余、たりしR1=Noとする。
N、:R,−、とMの積より、QIを減じた数A :
QzN+より、第1番11の部分剰余R8のM倍である
Q l 41−1− N + ++を求めるとき、QI
に掛けられる被乗数 Q :最終面 商を求める手順は次の通りである。反復計算に入る前に
、(1)式、(2)式で示される計算を行う。
QzN+より、第1番11の部分剰余R8のM倍である
Q l 41−1− N + ++を求めるとき、QI
に掛けられる被乗数 Q :最終面 商を求める手順は次の通りである。反復計算に入る前に
、(1)式、(2)式で示される計算を行う。
A=L −Dn XM (
1)CJ+ 十N+ =No XM
(2)反復計算では(3)式に示すよう
にして部分商を求めると−もに直前の部分商の補正を行
う。
1)CJ+ 十N+ =No XM
(2)反復計算では(3)式に示すよう
にして部分商を求めると−もに直前の部分商の補正を行
う。
Qii +ITJ、 =AXQt −1+I’lJ、
−1(i>2) (3)部分商の補正は次のよ
うにして行う。
−1(i>2) (3)部分商の補正は次のよ
うにして行う。
Q、−、、+N、−x≧O,Q、+N、≧0のとき、Q
、−1”=Q、−□ (4
)Q、 −1−+−rty、−t≧O,Q□十N、〈0
のとき、QI−1”=Qt−□−1(5) Q、−□十N、−□<O,QI +NI≧0のとき、Q
i −1”=Q I−1+ 1
(6)Q、−、十N、−□<O,Qt +N、<
Oのとき、Qi−□”= Q t−1(7) たゾし、(5)式での−1、(6)式での+1は、各反
復計算におけるQt−tの最下位の桁と同じ位とする。
、−1”=Q、−□ (4
)Q、 −1−+−rty、−t≧O,Q□十N、〈0
のとき、QI−1”=Qt−□−1(5) Q、−□十N、−□<O,QI +NI≧0のとき、Q
i −1”=Q I−1+ 1
(6)Q、−、十N、−□<O,Qt +N、<
Oのとき、Qi−□”= Q t−1(7) たゾし、(5)式での−1、(6)式での+1は、各反
復計算におけるQt−tの最下位の桁と同じ位とする。
さて、第1−図のような乗算器を1個しか持たないベク
トル除算装置において、パイプラインを導入して商を求
める場合、要素間のデータの追突、追越しに対して考慮
を払う必要がある。この場合の本発明による動作を第4
図のタイムチャー1〜を参照しながら説明する。
トル除算装置において、パイプラインを導入して商を求
める場合、要素間のデータの追突、追越しに対して考慮
を払う必要がある。この場合の本発明による動作を第4
図のタイムチャー1〜を参照しながら説明する。
第1図にJ3いて、バク1ヘル除算は以下の順序で行わ
れるが、その全体の制御を司どるのが制御回路1である
。制御回路11:1除算器を制御するとへもに、除算器
がデータ待ちで遊びが生じないように除算に先立って記
憶装置ν1(図示せず)に対してオペランlくをオペラ
ンドバッファ2.オペランドバッファ3に送ることをi
A(求すると−もに、送られてきたオペランドをオペラ
ンドバッファ2,3に格納後、除算の実行に先\°fち
、盟索番号に対)、?、:したオペランドをオペランド
バッファ2、オペランドバッファ3にそれぞれ格納され
たデータから選択して被除数レジスタ4、除数レジスタ
5に供給する制御も行っている。さらに制御回路1−は
要素毎に、除算の終了後、記憶装置に対して除算結果を
格納するよう要求する。
れるが、その全体の制御を司どるのが制御回路1である
。制御回路11:1除算器を制御するとへもに、除算器
がデータ待ちで遊びが生じないように除算に先立って記
憶装置ν1(図示せず)に対してオペランlくをオペラ
ンドバッファ2.オペランドバッファ3に送ることをi
A(求すると−もに、送られてきたオペランドをオペラ
ンドバッファ2,3に格納後、除算の実行に先\°fち
、盟索番号に対)、?、:したオペランドをオペランド
バッファ2、オペランドバッファ3にそれぞれ格納され
たデータから選択して被除数レジスタ4、除数レジスタ
5に供給する制御も行っている。さらに制御回路1−は
要素毎に、除算の終了後、記憶装置に対して除算結果を
格納するよう要求する。
除数レジスタ5にセットされた■番目の除数りを正規化
回路6により正規化し、その除数の上位ビットにより、
テーブル情報格納ユニット9から近似逆数と差分を読出
すと\もに、被乗数選択回路およびレジスタ7に1F規
化されたの番目の除数Dnをセラ1〜する。
回路6により正規化し、その除数の上位ビットにより、
テーブル情報格納ユニット9から近似逆数と差分を読出
すと\もに、被乗数選択回路およびレジスタ7に1F規
化されたの番目の除数Dnをセラ1〜する。
内挿近似回路1oにより近似逆数の精度を向上させた後
、先ず−Mを出力し、乗数選択回路8により−Mを選択
して、(1)式のDo X(M)を乗算器11にて行う
。このとき、ハーフキャリ、ハーフサムが各レジスタ1
2.13にセットされると同時に、■番目の要素が被除
数レジスタ4、除数レジスタ5にセットされる。以下、
特に言及しないが、■番目に対する演算が■番目に対す
る演算の6クロツク後に実行される(第4図参照)。
、先ず−Mを出力し、乗数選択回路8により−Mを選択
して、(1)式のDo X(M)を乗算器11にて行う
。このとき、ハーフキャリ、ハーフサムが各レジスタ1
2.13にセットされると同時に、■番目の要素が被除
数レジスタ4、除数レジスタ5にセットされる。以下、
特に言及しないが、■番目に対する演算が■番目に対す
る演算の6クロツク後に実行される(第4図参照)。
r、’)n X (M)のハーフキャリとハーフサムは
加算器14により」一つにまとめられ、積が乗算結果レ
ジスタ15にセットされる。
加算器14により」一つにまとめられ、積が乗算結果レ
ジスタ15にセットされる。
次に、被除数レジスタ4にセットされたの番目の被乗数
Nを正規化回路6で+E規化した後、該被除数Noを被
乗数選択回路よりよびレジスタ7にセットすると\もに
、内挿近似回路10からMを出力して、乗数選択回路8
によりMを選択し、(2)式のNoXMを実行する。0
)番[1のNnが被乗数レジスタ7にセットされるのと
、■番目のNが被除数レジスタ4にセラ1〜されるのは
同一時刻であり、■番目の被除数は要素間の追突、追越
しによるデータ破壊から免れている。Nn XMの積が
ハーフキャリレジスタ12、ハーフサムレジスタ13に
セットされた時、同時に乗算結果レジスタ15にDOX
(−M)をセラl−L、た後、被乗数選択回路およびレ
ジスタ7にセットする。(1)式ではDo X (M)
に1を加えることになっているが、1を加えた後2−1
3以上の位は負の符号ビットとなるので、該除算装置と
してはDIIX(−M)の2−12以下をAとして被乗
数とするのである。Aを被乗数レジスタ7にセットする
と\もに、N。
Nを正規化回路6で+E規化した後、該被除数Noを被
乗数選択回路よりよびレジスタ7にセットすると\もに
、内挿近似回路10からMを出力して、乗数選択回路8
によりMを選択し、(2)式のNoXMを実行する。0
)番[1のNnが被乗数レジスタ7にセットされるのと
、■番目のNが被除数レジスタ4にセラ1〜されるのは
同一時刻であり、■番目の被除数は要素間の追突、追越
しによるデータ破壊から免れている。Nn XMの積が
ハーフキャリレジスタ12、ハーフサムレジスタ13に
セットされた時、同時に乗算結果レジスタ15にDOX
(−M)をセラl−L、た後、被乗数選択回路およびレ
ジスタ7にセットする。(1)式ではDo X (M)
に1を加えることになっているが、1を加えた後2−1
3以上の位は負の符号ビットとなるので、該除算装置と
してはDIIX(−M)の2−12以下をAとして被乗
数とするのである。Aを被乗数レジスタ7にセットする
と\もに、N。
XMの積を乗算結果レジスタ15にセットする。
以下、(3)式で示す反復計算を2回行い、同時に(4
)式から(7)式の部分商の補正を部分商補正回路16
で行い、補正された部分商は12ビツトずつ2回に分け
て部分商マージレジスタ17に含まれる部分商マージレ
ジスタ1、部分商マージレジスタ2にそれぞれセットさ
れる。商が24ビット揃った後、除算結果レジスタ18
に最終面としてセットされる。
)式から(7)式の部分商の補正を部分商補正回路16
で行い、補正された部分商は12ビツトずつ2回に分け
て部分商マージレジスタ17に含まれる部分商マージレ
ジスタ1、部分商マージレジスタ2にそれぞれセットさ
れる。商が24ビット揃った後、除算結果レジスタ18
に最終面としてセットされる。
以」二の説明において、■番目をi番目に、■番目をi
+i番目に置き換え、i=1,2,3.・・・とすると
、一般的なベクトル除算の動作を理解することができる
。
+i番目に置き換え、i=1,2,3.・・・とすると
、一般的なベクトル除算の動作を理解することができる
。
反復計算では乗算結果の上位の部分商Q1−□が乗数選
択回路8に選択されると\もに、乗算結果の下位のN、
−1が倍数の一種として乗算器11に入力され、AXQ
l−□に足し込まれる。反復計算以外の(1)式、(2
)式の計算では、N、−□の乗算器11への入力は制御
回路1により抑止される。
択回路8に選択されると\もに、乗算結果の下位のN、
−1が倍数の一種として乗算器11に入力され、AXQ
l−□に足し込まれる。反復計算以外の(1)式、(2
)式の計算では、N、−□の乗算器11への入力は制御
回路1により抑止される。
第5図は時刻12.13で一時停止したときの動作を示
すタイムチャートであり、各レジスタの更新が2クロツ
ク遅れた後、正常動作に復帰するよう制御回路1により
制御されている様子が示されている。
すタイムチャートであり、各レジスタの更新が2クロツ
ク遅れた後、正常動作に復帰するよう制御回路1により
制御されている様子が示されている。
第4図及び第5図に対し、バイブラインを意図しない場
合の動作を第6図に示す。第6図では、■番目の要素に
対する商が求められて後、■番目の要素が除算器の入力
1ノジスタである被除数1ノジスタ4、除数レジスタ5
にセラ1−されており、特に要素間でのデータの追突、
追越しに対する考慮を払う必要は全熱ない。
合の動作を第6図に示す。第6図では、■番目の要素に
対する商が求められて後、■番目の要素が除算器の入力
1ノジスタである被除数1ノジスタ4、除数レジスタ5
にセラ1−されており、特に要素間でのデータの追突、
追越しに対する考慮を払う必要は全熱ない。
第4図乃至第6図から明らかな如く、本発明を実施しな
いときの除算の起動ピッチは15クロツクであるの対し
て、本発明を実施したときの除算の起動ピッチは6クロ
ツクになり、 2.5倍の性能の向上がある。
いときの除算の起動ピッチは15クロツクであるの対し
て、本発明を実施したときの除算の起動ピッチは6クロ
ツクになり、 2.5倍の性能の向上がある。
なお、実施例では内挿近似を使用した除算装置について
取上げたが1本発明は一般的に、一定の時間間隔毎に、
一定の長さの部分商を算出し、部分商をマージすること
により所望の長さの商を求める除算装置に対して適用可
能である。
取上げたが1本発明は一般的に、一定の時間間隔毎に、
一定の長さの部分商を算出し、部分商をマージすること
により所望の長さの商を求める除算装置に対して適用可
能である。
本発明によれば、ベクトルプロセッサの乗算器、加算器
等の物斌を増加させることなく、ベクl〜ル除算をバイ
ブラインで処理することが可能になる。
等の物斌を増加させることなく、ベクl〜ル除算をバイ
ブラインで処理することが可能になる。
第1図は本発明によるベクトル除算装置の一実施例のブ
ロック図、第2図及び第3図は本発明の詳細な説明する
ためのタイミングチャー1−1第4図及び第5図は本発
明による第1図の動作を説明するためのタイミングチャ
ート、第6図は本発明によらない場合のタイミングチャ
ートである。 ■・・・制御回路、 2,3・・・オペランドバッファ
、4・・・被除数レジスタ、 5・・・除数レジスタ、
6・・・正規化回路、7・・・被乗数選択回路およびレ
ジスタ、 8・・・乗数選択回路、 9・・・テーブル
情報格納ユニット、 10・・・内挿近似回路、11
・・・乗算器、12・・・ハーフキャリレジスタ、13
・・・ハーフサムレジスタ、 14・・・加算器、1
5・・・乗算結果レジスタ、 16・・・部分商補正回
路、 17・・・部分商マージレジスタ、]8・・・
除算結果レジスタ。
ロック図、第2図及び第3図は本発明の詳細な説明する
ためのタイミングチャー1−1第4図及び第5図は本発
明による第1図の動作を説明するためのタイミングチャ
ート、第6図は本発明によらない場合のタイミングチャ
ートである。 ■・・・制御回路、 2,3・・・オペランドバッファ
、4・・・被除数レジスタ、 5・・・除数レジスタ、
6・・・正規化回路、7・・・被乗数選択回路およびレ
ジスタ、 8・・・乗数選択回路、 9・・・テーブル
情報格納ユニット、 10・・・内挿近似回路、11
・・・乗算器、12・・・ハーフキャリレジスタ、13
・・・ハーフサムレジスタ、 14・・・加算器、1
5・・・乗算結果レジスタ、 16・・・部分商補正回
路、 17・・・部分商マージレジスタ、]8・・・
除算結果レジスタ。
Claims (1)
- (1)一定の時間間隔毎に、一定の長さの部分商を算出
し、該部分商をマージすることにより所望の長さの商を
求めるベクトル除算装置において、部分商を算出する回
路は、最短の場合、前記時間間隔の半分で動作するよう
制御し、該部分商を算出する回路以外の回路は、所望の
長さの商にマージするために必要とされる部分商を求め
る回数に依存する時間間隔毎に動作するように制御する
手段を設け、パイプラインでベクトル除算を処理するこ
とを特徴とするベクトル除算装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60259448A JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
US06/929,913 US4797849A (en) | 1985-11-19 | 1986-11-13 | Pipelined vector divide apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60259448A JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62118474A true JPS62118474A (ja) | 1987-05-29 |
JPH0477932B2 JPH0477932B2 (ja) | 1992-12-09 |
Family
ID=17334216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60259448A Granted JPS62118474A (ja) | 1985-11-19 | 1985-11-19 | ベクトル除算装置の制御方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4797849A (ja) |
JP (1) | JPS62118474A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5157388A (en) * | 1989-02-14 | 1992-10-20 | Intel Corporation | Method and apparatus for graphics data interpolation |
SE464787B (sv) * | 1989-10-04 | 1991-06-10 | Ericsson Telefon Ab L M | Foerfarande och anordning foer att utfoera en approximativ division |
US5274580A (en) * | 1990-03-21 | 1993-12-28 | Bull, S.A. | Method for calculating the inverse of a number, and computer for performing the method |
JPH0731592B2 (ja) * | 1990-11-29 | 1995-04-10 | 株式会社東芝 | 除算回路 |
US5140545A (en) * | 1991-02-13 | 1992-08-18 | International Business Machines Corporation | High performance divider with a sequence of convergence factors |
JPH0535773A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | ベクトル除算方式とその装置 |
US5828591A (en) * | 1992-11-02 | 1998-10-27 | Intel Corporation | Method and apparatus for using a cache memory to store and retrieve intermediate and final results |
US5377134A (en) * | 1992-12-29 | 1994-12-27 | International Business Machines Corporation | Leading constant eliminator for extended precision in pipelined division |
US5862059A (en) * | 1995-07-19 | 1999-01-19 | National Semiconductor Corporation | Table compression using bipartite tables |
US6360241B1 (en) | 1999-02-01 | 2002-03-19 | Compaq Information Technologies Goup, L.P. | Computer method and apparatus for division and square root operations using signed digit |
US6732135B1 (en) * | 1999-02-01 | 2004-05-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for accumulating partial quotients in a digital processor |
US6971038B2 (en) * | 2002-02-01 | 2005-11-29 | Broadcom Corporation | Clock gating of sub-circuits within a processor execution unit responsive to instruction latency counter within processor issue circuit |
US8140608B1 (en) * | 2007-05-31 | 2012-03-20 | Nvidia Corporation | Pipelined integer division using floating-point reciprocal |
US7979677B2 (en) * | 2007-08-03 | 2011-07-12 | International Business Machines Corporation | Adaptive allocation of reservation station entries to an instruction set with variable operands in a microprocessor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3508038A (en) * | 1966-08-30 | 1970-04-21 | Ibm | Multiplying apparatus for performing division using successive approximate reciprocals of a divisor |
US3900723A (en) * | 1974-05-28 | 1975-08-19 | Control Data Corp | Apparatus for controlling computer pipelines for arithmetic operations on vectors |
JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
JPS57172444A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Approximate quotient correcting circuit |
JPS6086671A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | 除算回路 |
-
1985
- 1985-11-19 JP JP60259448A patent/JPS62118474A/ja active Granted
-
1986
- 1986-11-13 US US06/929,913 patent/US4797849A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
Also Published As
Publication number | Publication date |
---|---|
US4797849A (en) | 1989-01-10 |
JPH0477932B2 (ja) | 1992-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5046038A (en) | Method and apparatus for performing division using a rectangular aspect ratio multiplier | |
EP1293891B1 (en) | Arithmetic processor accomodating different finite field size | |
JPS62118474A (ja) | ベクトル除算装置の制御方式 | |
EP0314809B1 (en) | Vector processor for processing recurrent equations at a high speed | |
JPH0863353A (ja) | 掛け算累算命令を使用したデータ処理 | |
JPH0368416B2 (ja) | ||
US6675286B1 (en) | Multimedia instruction set for wide data paths | |
JP2008304921A (ja) | 改善されたモジュラー減少演算子 | |
US7650374B1 (en) | Hybrid multi-precision multiplication | |
JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
US4065666A (en) | Multiply-divide unit | |
JPH0250492B2 (ja) | ||
JP2597775B2 (ja) | 除算方法および除算装置 | |
JPH0234054B2 (ja) | ||
CN110750752B (zh) | 一种模拟量数据的插值方法及装置 | |
JPH04172526A (ja) | 浮動小数点除算器 | |
JPH10333883A (ja) | 乗算方法および乗算回路 | |
JP3691538B2 (ja) | ベクトルデータ加算方法及びベクトルデータ乗算方法 | |
JPS6259828B2 (ja) | ||
JPH0445860B2 (ja) | ||
JPS60171535A (ja) | 除算装置 | |
JPH09190338A (ja) | 論理演算装置での数学的オーバフロー・フラグ発生遅延の除去 | |
JP3489360B2 (ja) | デジタル信号処理装置 | |
JP2989829B2 (ja) | ベクトル処理方法 | |
JP2989830B2 (ja) | ベクトル処理方法 |