JP2597775B2 - 除算方法および除算装置 - Google Patents
除算方法および除算装置Info
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Description
【０００１】
【産業上の利用分野】本発明は高速乗算器および２次元
収束を用いた除算に関し、より詳細には、実行時間を短
縮するために補数演算、乗算および加算のシーケンスを
用いる改良された除算方法および除算装置に関する。
収束を用いた除算に関し、より詳細には、実行時間を短
縮するために補数演算、乗算および加算のシーケンスを
用いる改良された除算方法および除算装置に関する。
【０００２】
【従来の技術】除算はこれまで周知のアルゴリズム、す
なわち加算／減算をくり返すことにより商を生成するア
ルゴリズムを用いて行われている。そのような除算の原
理的な問題点は、それらの収束速度が線形であるという
点にある。反復される手順の夫々の実行により、前の手
順で得られた商の桁とほゞ同数のビットが加わる。これ
については例えばＫ．Ｈｗａｎｇ著“Ｃｏｍｐｕｔｅｒ
Ａｒｉｔｈｍｅｔｉｃ”、Ｊ．Ｗｉｌｅｙ ＆ Ｓｏ
ｎｓ出版社（１９７９）発行を参照されたい。そのよう
なアルゴリズムによる除算の実行速度は低く、より高速
の除算を行うためには使用不可能となりうるようなハー
ドウェアを用いなければならない。
なわち加算／減算をくり返すことにより商を生成するア
ルゴリズムを用いて行われている。そのような除算の原
理的な問題点は、それらの収束速度が線形であるという
点にある。反復される手順の夫々の実行により、前の手
順で得られた商の桁とほゞ同数のビットが加わる。これ
については例えばＫ．Ｈｗａｎｇ著“Ｃｏｍｐｕｔｅｒ
Ａｒｉｔｈｍｅｔｉｃ”、Ｊ．Ｗｉｌｅｙ ＆ Ｓｏ
ｎｓ出版社（１９７９）発行を参照されたい。そのよう
なアルゴリズムによる除算の実行速度は低く、より高速
の除算を行うためには使用不可能となりうるようなハー
ドウェアを用いなければならない。
【０００３】２次元収束にもとづく除算アルゴリズムは
ＩＢＭ社のシステム／３６０モデル９１用に設計されて
いる。このアルゴリズム（ここでは「ＩＢＭ」法と呼ぶ
ことにする）は、特に高速乗算器の設計を可能にする技
術のための高速除算ハードウェアを実現している。これ
については、Ｓ．Ｆ．Ａｎｄｅｒｓｏｎ他著“ＴｈｅＩ
ＢＭ Ｓｙｓｔｅｍ／３６０ Ｍｏｄｅｌ ９１：Ｆｌ
ｏａｔｉｎｇ Ｐｏｉｎｔ Ｅｘｅｃｕｔｉｏｎ Ｕｎ
ｉｔ”，ＩＢＭ Ｊｏｕｒｎａｌ ｐｐ．３４−５３
（１９６７年１月）を参照されたい。高速乗算器でその
ような除算を行うのに必要なオーバーヘッドは小さく、
パフォーマンス上の利点は従来の大型乗算器に比肩しう
ることにある。かくして、除算装置の設計に２次元アル
ゴリズムを用いることにより、ハードウェアおよび実行
時間の両方が、加算／減算を用いる従来のアルゴリズム
と比較すると軽減される。
ＩＢＭ社のシステム／３６０モデル９１用に設計されて
いる。このアルゴリズム（ここでは「ＩＢＭ」法と呼ぶ
ことにする）は、特に高速乗算器の設計を可能にする技
術のための高速除算ハードウェアを実現している。これ
については、Ｓ．Ｆ．Ａｎｄｅｒｓｏｎ他著“ＴｈｅＩ
ＢＭ Ｓｙｓｔｅｍ／３６０ Ｍｏｄｅｌ ９１：Ｆｌ
ｏａｔｉｎｇ Ｐｏｉｎｔ Ｅｘｅｃｕｔｉｏｎ Ｕｎ
ｉｔ”，ＩＢＭ Ｊｏｕｒｎａｌ ｐｐ．３４−５３
（１９６７年１月）を参照されたい。高速乗算器でその
ような除算を行うのに必要なオーバーヘッドは小さく、
パフォーマンス上の利点は従来の大型乗算器に比肩しう
ることにある。かくして、除算装置の設計に２次元アル
ゴリズムを用いることにより、ハードウェアおよび実行
時間の両方が、加算／減算を用いる従来のアルゴリズム
と比較すると軽減される。
【０００４】ＩＢＭ２次元収束型除算アルゴリズムはま
ず除算 Ｑ＝Ｎ／Ｄ を考えて開発されている。ただし、Ｑは商、Ｎは被除
数、Ｄは除数である。この除算の商Ｑが得られるものと
する。すなわちＮ＜ＤでありＤ≠０であるとする。この
除算は次のように表わされる。
ず除算 Ｑ＝Ｎ／Ｄ を考えて開発されている。ただし、Ｑは商、Ｎは被除
数、Ｄは除数である。この除算の商Ｑが得られるものと
する。すなわちＮ＜ＤでありＤ≠０であるとする。この
除算は次のように表わされる。
【０００５】 Ｑ＝Ｎ／Ｄ＝（ＮＲ０Ｒ１…Ｒｎ）／（ＤＲ０Ｒ１…Ｒｎ） 分母ＤＲ０Ｒ１…Ｒｎが１に収束するような０≦ｋ≦ｎ
についてＲｋが分かれば、Ｑは次のようになる。
についてＲｋが分かれば、Ｑは次のようになる。
【０００６】 Ｑ＝ＮＲ０Ｒ１…Ｒｎ ＮとＤを夫々正の小数とし、正規化されているとする。
その場合、分母ＤＲ０Ｒ１…Ｒｎは次の場合に１に近づ
く。
その場合、分母ＤＲ０Ｒ１…Ｒｎは次の場合に１に近づ
く。
【０００７】 Ｒ０＝１＋δ，ｋ＝０ Ｒｋ＝１＋δ２＊＊Ｋ＝２−Ｄｋ−１，ｋ＞０ Ｄｋ＝１−δ２＊＊（ｋ＋１）＝ＤＲ０Ｒ１…Ｒｋ＝Ｄｋ−１Ｒｋ ここで、符号「＊＊」は、この明細書においては２重累
乗演算を表わすものとする。例えば、表現
「ｘ２＊＊ｙ」は「ｘ２」から「ｙ」乗までを表わす。
乗演算を表わすものとする。例えば、表現
「ｘ２＊＊ｙ」は「ｘ２」から「ｙ」乗までを表わす。
【０００８】更に、Ｒ０，ＲｋおよびＤｋに代えて、商
は次式でも計算可能である。
は次式でも計算可能である。
【０００９】 Ｑ＝Ｎ（１＋δ）（１＋δ２）（１＋δ４）…（１＋δ２＊＊ｎ） 例えば、５６ビットの小数を考えてみる。Ｄが正規化ビ
ットすなわち＊を０または１としてフォーム０．１
＊＊＊…＊を有するものとすると、その値は１／２≦Ｄ
＜１の間であり、Ｄは次のように表わされる。
ットすなわち＊を０または１としてフォーム０．１
＊＊＊…＊を有するものとすると、その値は１／２≦Ｄ
＜１の間であり、Ｄは次のように表わされる。
【００１０】 Ｄ＝１−δ，ただし０≦δ≦１／２ ＩＢＭ２次元収束アルゴリズムは次のごとくである。
【００１１】１． 第１反復について： Ｒ０＝１＋δ＝２−Ｄ 後述の附記Ａに示すように、Ｒ０は除数Ｄの２の補数に
より得られる。
より得られる。
【００１２】値Ｄ０はＤとその２の補数Ｒ０を乗算する
ことにより次のように決定される。
ことにより次のように決定される。
【００１３】 Ｄ０＝ＤＲ０＝（１−δ）（１＋δ）＝１−δ２ Ｄは正規化ビットであり、δ≦１／２であるから、δ２
≦１／４でＤＲ０≦３／４となり、ＤＲ０はフォーム
０．１＊＊…となる。
≦１／４でＤＲ０≦３／４となり、ＤＲ０はフォーム
０．１＊＊…となる。
【００１４】２． 第２反復について： Ｒ１＝１＋δ２＝２−Ｄ０ ここでもＲ１は前記のように計算された値Ｄ０の２の補
数により得られる。
数により得られる。
【００１５】値Ｒ１はその２の補数Ｄ０と乗算されてＤ
ｋの次の反復を得る。
ｋの次の反復を得る。
【００１６】 Ｄ１＝ＤＲ０Ｒ１＝Ｄ０Ｒ１＝（１−δ２）（１＋δ２）＝１−δ４ これによりＤＲ０Ｒ１は０．１１１１＊＊＊…＊のフォ
ームとなる。
ームとなる。
【００１７】次々に同様にして反復が行われる。各反復
はその前のものの２乗となり、ＤＲ０Ｒ１…Ｒｎは０．
１１１…１１に収束し、小数点には５６個の１（すなわ
ちこれは１に収束する）が続く。
はその前のものの２乗となり、ＤＲ０Ｒ１…Ｒｎは０．
１１１…１１に収束し、小数点には５６個の１（すなわ
ちこれは１に収束する）が続く。
【００１８】第１反復により初めの２個の１が生じ、第
２の反復で初めの４個の１が生じ、以下同様に５６個の
ビットに収束するには６回の反復が必要である。すなわ
ち、６回の反復により、 ＤＲ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５＝０．１１１…１１〜１ となり、小数点以下に５６個の１がある。商をつくるに
は Ｑ＝ＮＲ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５ ＝Ｎ（１＋δ）（１＋δ２）（１＋δ４）（１＋δ８）（１＋δ１６） （１＋δ３２） であり、これは、分母を１に収束させるのに必要な６回
の乗算に加えて更に６回の乗算が必要であることを示
す。
２の反復で初めの４個の１が生じ、以下同様に５６個の
ビットに収束するには６回の反復が必要である。すなわ
ち、６回の反復により、 ＤＲ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５＝０．１１１…１１〜１ となり、小数点以下に５６個の１がある。商をつくるに
は Ｑ＝ＮＲ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５ ＝Ｎ（１＋δ）（１＋δ２）（１＋δ４）（１＋δ８）（１＋δ１６） （１＋δ３２） であり、これは、分母を１に収束させるのに必要な６回
の乗算に加えて更に６回の乗算が必要であることを示
す。
【００１９】しかしながら、 Ｒｋ＝１＋δ２＊＊ＫおよびＤｋ−１＝１−δ２＊＊ｋ，ｋ≧１ Ｒｋ＝２−Ｄｋ−１ である。
【００２０】すなわち、分母を１に収束させるには６回
の乗算が必要であるが、最後の乗算により、商には不要
なＤｋ（ｋ＝５）が生成する。このように、そのような
乗算を行う必要がなくなる。図１において、演算のステ
ップ１２は、ＤＲ０Ｒ１Ｒ２Ｒ３Ｒ４のみであって、Ｄ
Ｒ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５ではないものが商Ｑの計算に
必要であるため省略しうることを意味する。その結果、
商を得るためには１１回の乗算が所望の結果をつくるた
めに２の補数との間で必要となる。しかしながら、日付
により決まるインターロックのために、１１回の乗算は
高速除算装置をつくるものではない。
の乗算が必要であるが、最後の乗算により、商には不要
なＤｋ（ｋ＝５）が生成する。このように、そのような
乗算を行う必要がなくなる。図１において、演算のステ
ップ１２は、ＤＲ０Ｒ１Ｒ２Ｒ３Ｒ４のみであって、Ｄ
Ｒ０Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５ではないものが商Ｑの計算に
必要であるため省略しうることを意味する。その結果、
商を得るためには１１回の乗算が所望の結果をつくるた
めに２の補数との間で必要となる。しかしながら、日付
により決まるインターロックのために、１１回の乗算は
高速除算装置をつくるものではない。
【００２１】また、この除算装置のサイクル時間は乗算
器の速度に関係する。ここで乗算器は高速実行用に並列
型として設計されているものとする。
器の速度に関係する。ここで乗算器は高速実行用に並列
型として設計されているものとする。
【００２２】
【発明が解決しようとする課題】線形収束法を用いる除
算装置と比較してＩＢＭ除算装置で達成しうる実行時間
の大幅な短縮にもかかわらず、実行サイクルのより以上
の短縮が望まれる。従来よりオーバーヘッドハードウェ
アの小さい除算装置をつくることも望ましいこととされ
ている。例えば、従来のＩＢＭの除算装置で必要な２の
補数のハードウェアが省略出来れば、ハードウェアの簡
略化とコストの低減に有利である。
算装置と比較してＩＢＭ除算装置で達成しうる実行時間
の大幅な短縮にもかかわらず、実行サイクルのより以上
の短縮が望まれる。従来よりオーバーヘッドハードウェ
アの小さい除算装置をつくることも望ましいこととされ
ている。例えば、従来のＩＢＭの除算装置で必要な２の
補数のハードウェアが省略出来れば、ハードウェアの簡
略化とコストの低減に有利である。
【００２３】本発明によれば、従来の除算装置およびこ
れまで提案された２次収束法と比較して除算時間の短い
高速乗算器を用いる高速除算装置およびそのハードウェ
アが提供される。
れまで提案された２次収束法と比較して除算時間の短い
高速乗算器を用いる高速除算装置およびそのハードウェ
アが提供される。
【００２４】本発明の目的は、コスト面で問題となるハ
ードウェアを追加することなく除算装置の実行時間を短
縮することである。
ードウェアを追加することなく除算装置の実行時間を短
縮することである。
【００２５】本発明の更なる目的は、乗算命令の実行に
乗算器のハードウェアが必要であるものとして、これま
での方法と比較しオーバーヘッドを小さくしうる除算装
置を提供することである。
乗算器のハードウェアが必要であるものとして、これま
での方法と比較しオーバーヘッドを小さくしうる除算装
置を提供することである。
【００２６】
【課題を解決するための手段および作用】本発明によれ
ば、高速乗算器を用いる除算装置はそれが所望の商に高
速で収束するように新規な２次元収束アルゴリズムに従
って補数、乗算および加算の演算シーケンスを実行す
る。２進法ではこの除算装置は１の補数に続き乗算と加
算を行う。好適なハードウェアではこの除算装置は周知
の２次収束除算装置で用いられる２入力加算器ではな
く、３入力加算器を用いてつくられる。しかしながら本
発明は必要とする２の補数器の使用を省略することによ
りハードウェアの節約を行う。本発明についての除算を
行うのに必要なサイクルの少なくとも３分の１の省略が
長さ５６ビットのオペランドについて従来のＩＢＭの除
算装置と比較して得られる。
ば、高速乗算器を用いる除算装置はそれが所望の商に高
速で収束するように新規な２次元収束アルゴリズムに従
って補数、乗算および加算の演算シーケンスを実行す
る。２進法ではこの除算装置は１の補数に続き乗算と加
算を行う。好適なハードウェアではこの除算装置は周知
の２次収束除算装置で用いられる２入力加算器ではな
く、３入力加算器を用いてつくられる。しかしながら本
発明は必要とする２の補数器の使用を省略することによ
りハードウェアの節約を行う。本発明についての除算を
行うのに必要なサイクルの少なくとも３分の１の省略が
長さ５６ビットのオペランドについて従来のＩＢＭの除
算装置と比較して得られる。
【００２７】
【実施例】新規な２次元収束アルゴリズムを用いる改良
された除算装置は次の通りである。
された除算装置は次の通りである。
【００２８】小数を考え、そして、そのオペランドの長
さをｎとする。次の帰納式を考えてみる。
さをｎとする。次の帰納式を考えてみる。
【００２９】 ここで次の式を考える。
【００３０】 Ｑ−Ｎ／Ｄ＝（ＮＰ０Ｐ１…Ｐｍ）／（ＤＰ０Ｐ１…Ｐｍ） ＮとＤが正であり、正規化されていれば、２次元収束ア
ルゴリズムは次のことを示す。
ルゴリズムは次のことを示す。
【００３１】 ＤＰ０Ｐ１…Ｐｍは１に収束し、また、 ＮＰ０Ｐ１…ＰｍはＱに収束する。
【００３２】従来のＩＢＭ除算装置で提案されたアルゴ
リズムは２の補数でＰｋの項を計算するが、ここに提案
する帰納式は計算すべきΦｋの項を含むもう一つの式を
必要とする項Ｐｋを含む。
リズムは２の補数でＰｋの項を計算するが、ここに提案
する帰納式は計算すべきΦｋの項を含むもう一つの式を
必要とする項Ｐｋを含む。
【００３３】定義により、 であるから、 となる。
【００３４】附記Ｂに示すようにΦｋはＤｋ−１の１の
補数であり、 である。一つの反復におけるＤｋ−１とΦｋを与えれ
ば、乗算・加算が１回行われてＤｋが得られる。このよ
うにＤＰ０Ｐ１Ｐ２…Ｐｍが乗算ではなく乗算・加算で
得られる。
補数であり、 である。一つの反復におけるＤｋ−１とΦｋを与えれ
ば、乗算・加算が１回行われてＤｋが得られる。このよ
うにＤＰ０Ｐ１Ｐ２…Ｐｍが乗算ではなく乗算・加算で
得られる。
【００３５】より具体的に、次の例を考えてみる。正規
化されたＤを０．１０００とすると、Ｄの１の補数はΦ
０＝１．０１１１であり、また、 さらに、Ｄ０＝０．１１００００００であり、これは従
来のＩＢＭ除算装置では前述のようにＤ０＝Ｄ！Ｄ（！
Ｄ＝Ｄの２の補数およびＤ０＝（０．１０００）（１．
１０００）であるから、Ｄ０＝ＤＲ０に等しい。
化されたＤを０．１０００とすると、Ｄの１の補数はΦ
０＝１．０１１１であり、また、 さらに、Ｄ０＝０．１１００００００であり、これは従
来のＩＢＭ除算装置では前述のようにＤ０＝Ｄ！Ｄ（！
Ｄ＝Ｄの２の補数およびＤ０＝（０．１０００）（１．
１０００）であるから、Ｄ０＝ＤＲ０に等しい。
【００３６】 このように、従来のＩＢＭ除算装置で計算されるＤ０す
なわち０．１１００００００は本発明の除算装置で計算
されるＤ０と同じになる。
なわち０．１１００００００は本発明の除算装置で計算
されるＤ０と同じになる。
【００３７】第２の反復については、 切り捨て後に、Ｄ０＝０．１１００であり、Φ１はＤ０
の１の補数であるから、Φ１＝１．００１であり、かく
して、Ｄ１＝（０．１１００）（１．００１１）＋
（０．００００１１００） 従来のＩＢＭ除算装置での方法を適用すると、 Ｄ１＝Ｄ０Ｒ１＝Ｄ０！Ｄ０ （！Ｄ０＝Ｄの２の補数） 切り捨て後にＤ０＝０．１１００およびＤ１＝（０．１
１００）（１．０１００）となる。
の１の補数であるから、Φ１＝１．００１であり、かく
して、Ｄ１＝（０．１１００）（１．００１１）＋
（０．００００１１００） 従来のＩＢＭ除算装置での方法を適用すると、 Ｄ１＝Ｄ０Ｒ１＝Ｄ０！Ｄ０ （！Ｄ０＝Ｄの２の補数） 切り捨て後にＤ０＝０．１１００およびＤ１＝（０．１
１００）（１．０１００）となる。
【００３８】 このように、この例では両方共に除数Ｄを２段階で０．
１１１１に収束させる。
１１１１に収束させる。
【００３９】さらに、次のことが云える。
【００４０】 ＤＰ０Ｐ１…Ｐｍ＝Ｄ（Φ０＋２−（ｎ−１）（Φ１＋２−（ｎ−１）） …（Φｍ＋２−（ｎ−１）） ここでΦｉはＤｉ−１のビットごとの反転数であり、す
なわちＤｉ−１の１の補数である。
なわちＤｉ−１の１の補数である。
【００４１】同じ結論が商の生成についても引き出しう
る。要約すると、 Ｑ＝Ｎ（Φ０＋２−（ｎ−１））（Φ１＋２−（ｎ−１））… （Φｍ＋２−（ｎ−１）） であり、ΦｉはＤｉ−１の１の補数であり、（ｎ−１）
は除数の小数点以下のビット数に等しい値を有する。
る。要約すると、 Ｑ＝Ｎ（Φ０＋２−（ｎ−１））（Φ１＋２−（ｎ−１））… （Φｍ＋２−（ｎ−１）） であり、ΦｉはＤｉ−１の１の補数であり、（ｎ−１）
は除数の小数点以下のビット数に等しい値を有する。
【００４２】５６ビットの小数部については次のごとく
になる。
になる。
【００４３】 ＤＰ０Ｐ１…Ｐｍ＝Ｄｋ−１Ｐｍ＝Ｄ（Φ０＋２−５６） （Φ１＋２−５６）（Φ３＋２−５６） （Φ４＋２−５６）（Φ５＋２−５６） そして、商は次のようになる。
【００４４】 Ｑ＝Ｎ（Φ０＋２−５６）（Φ１＋２−５６）（Φ２＋２−５６） （Φ３＋２−５６）（Φ４＋２−５６）（Φ５＋２−５６） 図３は次々にＤＰ０Ｐ１…ＰｍとＮＰ０Ｐ１…Ｐｍをと
り出すための実行シーケンスを示すものである。この図
に示すように、オペランドを適正に用意した後に、商Ｑ
の生成のために次の計算を行わねばならない。
り出すための実行シーケンスを示すものである。この図
に示すように、オペランドを適正に用意した後に、商Ｑ
の生成のために次の計算を行わねばならない。
【００４５】 １． ＤＰ０＝Ｄ（Φ０＋２−５６）＝ＤΦ０＋Ｄ２−５６、および、 ＮＰ０＝ＮΦ０＋Ｎ２−５６ ただし、Φ０はＤの１の補数。
【００４６】 ２． ＤＰ０Ｐ１＝ＤＰ０（Φ１＋２−５６）＝ＤＰ０Φ１＋ＤＰ０２−５６ 、および、ＮＰ０Ｐ１＝ＮＰ０Φ１＋ＮＰ０２−５６ ただし、Φ１はＤＰ０の１の補数。
【００４７】 ３． ＤＰ０Ｐ１Ｐ２＝ＤＰ０Ｐ１Φ２＋ＤＰ０Ｐ１２−５６、および ＮＰ０Ｐ１Ｐ２＝ＮＰ０Ｐ１Φ２＝ＮＰ０Ｐ１Φ２＋ＮＰ０Ｐ１２−５６ ただし、Φ２はＤＰ０Ｐ１の１の補数。
【００４８】 ４． ＤＰ０Ｐ１Ｐ２Ｐ３＝ＤＰ０Ｐ１Ｐ２Φ３＋ＤＰ０Ｐ１Ｐ２２−５６、 および、ＮＰ０Ｐ１Ｐ２Ｐ３＝ＮＰ０Ｐ１Ｐ２Φ３＋ＮＰ０Ｐ１Ｐ２２−５６ ただし、Φ３はＤＰ０Ｐ１Ｐ２の１の補数。
【００４９】 ５． ＤＰ０Ｐ１Ｐ２Ｐ３Ｐ４＝ＤＰ０Ｐ１Ｐ２Ｐ３Φ４ ＋ＤＰ０Ｐ１Ｐ２Ｐ３２−５６、および、 ＮＰ０Ｐ１Ｐ２Ｐ３Ｐ４＝ＮＰ０Ｐ１Ｐ２Ｐ３Φ４ ＋ＮＰ０Ｐ１Ｐ２Ｐ３２−５６ ただし、Φ４はＤＰ０Ｐ１Ｐ２Ｐ３の１の補数。
【００５０】 ６． ＮＰ０Ｐ１Ｐ２Ｐ３Ｐ４Ｐ５＝ＮＰ０Ｐ１Ｐ２Ｐ３Ｐ４Φ５ ＋ＮＰ０Ｐ１Ｐ２Ｐ３Ｐ４２−５６ ただし、Φ５はＤＰ０Ｐ１Ｐ２Ｐ３Ｐ４の１の補数。
【００５１】図３に示すように、商ＮＰ０Ｐ１Ｐ２Ｐ３
Ｐ４Ｐ５を得るには、１４サイクルを必要とする１２回
の乗算／加算演算がある。図３のシーケンスを次の「比
較」の項で詳述する。
Ｐ４Ｐ５を得るには、１４サイクルを必要とする１２回
の乗算／加算演算がある。図３のシーケンスを次の「比
較」の項で詳述する。
【００５２】以上述べた除算は、従来のＤｋ−１からＲ
ｋを得るための２の補数の必要性を乗算だけでなく、乗
算と加算を行わねばならない１の補数の演算に置き換え
たものとなっている。
ｋを得るための２の補数の必要性を乗算だけでなく、乗
算と加算を行わねばならない１の補数の演算に置き換え
たものとなっている。
【００５３】ハードウェアの設計では、これは２の補数
器（すなわち５６ビットの増分器（インクレメンタ））
の削除および３／２減算用のキャリー保存加算器（ＣＳ
Ａ）の付加を要する２入力加算器の代りの３入力加算器
の追加を意味する。
器（すなわち５６ビットの増分器（インクレメンタ））
の削除および３／２減算用のキャリー保存加算器（ＣＳ
Ａ）の付加を要する２入力加算器の代りの３入力加算器
の追加を意味する。
【００５４】本発明の除算装置と従来の方法との比較一
般に、２次元収束除算アルゴリズムは、高速乗算器を用
いる場合に限り乗算を必要とするだけだから有利であ
る。従来の技術では、高速乗算器および２次収束除算ア
ルゴリズムの実行を示唆する乗算・加算機能を設計する
ことは可能である。
般に、２次元収束除算アルゴリズムは、高速乗算器を用
いる場合に限り乗算を必要とするだけだから有利であ
る。従来の技術では、高速乗算器および２次収束除算ア
ルゴリズムの実行を示唆する乗算・加算機能を設計する
ことは可能である。
【００５５】本発明の除算装置と従来の２次元収束アル
ゴリズムとを比較する。
ゴリズムとを比較する。
【００５６】説明の便宜上、２個の５６ビット数間の除
算を考え、そして１個の５６×５６、２サイクル個別乗
算器を使用するものとする。また、そのような乗算器は
１１２ビットの結果を出すものとし、最終結果を得るた
めに２入力加算器の代りに３入力加算器を用い、また適
正なバイパスロジックを用いるものとする。上記の従来
の方法を用いれば、図１のパイプラインチャートはビッ
ト正規化およびローディング後に商が得られる。
算を考え、そして１個の５６×５６、２サイクル個別乗
算器を使用するものとする。また、そのような乗算器は
１１２ビットの結果を出すものとし、最終結果を得るた
めに２入力加算器の代りに３入力加算器を用い、また適
正なバイパスロジックを用いるものとする。上記の従来
の方法を用いれば、図１のパイプラインチャートはビッ
ト正規化およびローディング後に商が得られる。
【００５７】この乗算器は、バイパスを用いない場合に
は全部で４サイクルを要し、２の補数器が適正なバイパ
スを用いたとき１サイクルを要する。この乗算器の明示
パイプラインは次の通りである。
は全部で４サイクルを要し、２の補数器が適正なバイパ
スを用いたとき１サイクルを要する。この乗算器の明示
パイプラインは次の通りである。
【００５８】 ただし、Ｌ，Ｅ，Ｗは夫々乗算器（パイプライン図には
示されていない）のロード、乗算の実行および結果の書
込みを表わす。
示されていない）のロード、乗算の実行および結果の書
込みを表わす。
【００５９】図１の従来技術では１３ステップおよび１
２回の乗算がある。前述のように、本発明における実行
は前述の１２回ではなく、１１回の乗算しか必要としな
い。一般に１２回の乗算を行うアルゴリズムを用いる理
由は、１１回の乗算法を用いた場合には図２のパイプラ
インが行われることになるからである。図２から、４回
の余分なサイクルが商を得るのに必要であることが分か
る。
２回の乗算がある。前述のように、本発明における実行
は前述の１２回ではなく、１１回の乗算しか必要としな
い。一般に１２回の乗算を行うアルゴリズムを用いる理
由は、１１回の乗算法を用いた場合には図２のパイプラ
インが行われることになるからである。図２から、４回
の余分なサイクルが商を得るのに必要であることが分か
る。
【００６０】いずれにしても（図１において）ステップ
１がＤの２の補数について必要であり、ステップ２，
４，６，８，１０，１２が乗算に必要な項を計算し、ス
テップ３，５，７，９，１１，１３が商を計算する。こ
れは最高速の実行であるべきであり、ロードサイクル
（すなわち、パイプラインのＬサイクルは図に示してい
ない）のバイパスがあるものとする。また、ステップ
４，６，８，１０，１２は２の補数の形で前のＤを生成
する乗算器の結果を必要とするから、これより前には開
始出来ない。また、ステップ５，７，９，１１，１３も
それ以前には開始出来ない。最後に、図１の従来の除算
装置の動作に必要なサイクル数は２０である。
１がＤの２の補数について必要であり、ステップ２，
４，６，８，１０，１２が乗算に必要な項を計算し、ス
テップ３，５，７，９，１１，１３が商を計算する。こ
れは最高速の実行であるべきであり、ロードサイクル
（すなわち、パイプラインのＬサイクルは図に示してい
ない）のバイパスがあるものとする。また、ステップ
４，６，８，１０，１２は２の補数の形で前のＤを生成
する乗算器の結果を必要とするから、これより前には開
始出来ない。また、ステップ５，７，９，１１，１３も
それ以前には開始出来ない。最後に、図１の従来の除算
装置の動作に必要なサイクル数は２０である。
【００６１】図３において、本発明の除算装置は１４サ
イクルで商を生成する。図３において、乗算器のロード
サイクル（Ｌ）は従来の除算装置の説明で明らかなよう
に結果がバイパスされるものとしたので生じない。ま
た、２の補数をつくる必要がないから、ステップ１はこ
の実行と同様に開始出来る。しかしながら、正規化され
た結果がロードされない（すなわち正規化装置が同一の
チップ上にない）場合には、商を１４サイクルおよび２
１サイクルで生成する二つの実行（すなわち本発明と従
来の技術の実施）にはサイクルを１つ余分に加える必要
がある。いずれにしても本発明のアルゴリズムは従来の
２次元収束アルゴリズムより著しく高速である。
イクルで商を生成する。図３において、乗算器のロード
サイクル（Ｌ）は従来の除算装置の説明で明らかなよう
に結果がバイパスされるものとしたので生じない。ま
た、２の補数をつくる必要がないから、ステップ１はこ
の実行と同様に開始出来る。しかしながら、正規化され
た結果がロードされない（すなわち正規化装置が同一の
チップ上にない）場合には、商を１４サイクルおよび２
１サイクルで生成する二つの実行（すなわち本発明と従
来の技術の実施）にはサイクルを１つ余分に加える必要
がある。いずれにしても本発明のアルゴリズムは従来の
２次元収束アルゴリズムより著しく高速である。
【００６２】本発明の除算装置の好適なハードウェアの
実施例を図４に示す。図４において、問題のオペランド
は正規化装置１８で正規化され、適当な乗算ハードウェ
ア２０ａおよび２０ｂを介して一対のオペランドレジス
タ２１および２２に向けられる。各オペランドレジスタ
の出力はＭ／２乗算器２５に与えられ、このときオペラ
ンドレジスタ２２の出力はインバータ２８で反転され、
そのレジスタ内のオペランドの１の補数をつくる。以降
ではオペランドレジスタ２１を「非反転」レジスタ、オ
ペランドレジスタ２２を「反転」レジスタと呼ぶことに
する。Ｍ／２乗算器２５は部分積ＰＰ１とＰＰ２をつく
る。（もし、２／１加算器をＭ／２乗算器２５の後に置
き、これら部分積をオペランドとして受けるようにすれ
ば、この加算器はＭ／２乗算器への２オペランド入力の
積に等しい和をつくることになる）。これら部分積は一
対のレジスタ、（レジスタＡ）３０と（レジスタＢ）３
２に加えられる。これらレジスタは３入力加算器３５へ
の３入力の内の２つを与える。３入力加算器３５への第
３の入力は更新された除数と被除数項について右シフト
値を与える一対のレジスタの内の一方から得られる。第
１の位置決めパスはマルチプレクサ３３を通りレジスタ
３４に向う。マルチプレクサ３３はレジスタ２１の内容
または結果レジスタ３９の内容をレジスタ３４（レジス
タＣ１）への入力として選ぶ。第２の位置決めパスはマ
ルチプレクサ６とレジスタ３７を通る。マルチプレクサ
３６は非反転レジスタ２１の内容または結果レジスタ３
９の内容を入力として受ける。レジスタ３４と３７の出
力はマルチプレクサ３８に与えられてこのマルチプレク
サ３８がこれらレジスタの内の一方の内容を選び、３入
力加算器３５の第３入力とする。３入力加算器３５の出
力は結果レジスタ３９に与えられる。結果レジスタ３９
の出力および非反転レジスタ２１の出力はマルチプレク
サ３６で多重化されてレジスタ３７の入力端に入る。
実施例を図４に示す。図４において、問題のオペランド
は正規化装置１８で正規化され、適当な乗算ハードウェ
ア２０ａおよび２０ｂを介して一対のオペランドレジス
タ２１および２２に向けられる。各オペランドレジスタ
の出力はＭ／２乗算器２５に与えられ、このときオペラ
ンドレジスタ２２の出力はインバータ２８で反転され、
そのレジスタ内のオペランドの１の補数をつくる。以降
ではオペランドレジスタ２１を「非反転」レジスタ、オ
ペランドレジスタ２２を「反転」レジスタと呼ぶことに
する。Ｍ／２乗算器２５は部分積ＰＰ１とＰＰ２をつく
る。（もし、２／１加算器をＭ／２乗算器２５の後に置
き、これら部分積をオペランドとして受けるようにすれ
ば、この加算器はＭ／２乗算器への２オペランド入力の
積に等しい和をつくることになる）。これら部分積は一
対のレジスタ、（レジスタＡ）３０と（レジスタＢ）３
２に加えられる。これらレジスタは３入力加算器３５へ
の３入力の内の２つを与える。３入力加算器３５への第
３の入力は更新された除数と被除数項について右シフト
値を与える一対のレジスタの内の一方から得られる。第
１の位置決めパスはマルチプレクサ３３を通りレジスタ
３４に向う。マルチプレクサ３３はレジスタ２１の内容
または結果レジスタ３９の内容をレジスタ３４（レジス
タＣ１）への入力として選ぶ。第２の位置決めパスはマ
ルチプレクサ６とレジスタ３７を通る。マルチプレクサ
３６は非反転レジスタ２１の内容または結果レジスタ３
９の内容を入力として受ける。レジスタ３４と３７の出
力はマルチプレクサ３８に与えられてこのマルチプレク
サ３８がこれらレジスタの内の一方の内容を選び、３入
力加算器３５の第３入力とする。３入力加算器３５の出
力は結果レジスタ３９に与えられる。結果レジスタ３９
の出力および非反転レジスタ２１の出力はマルチプレク
サ３６で多重化されてレジスタ３７の入力端に入る。
【００６３】図４には３入力加算器が示されている。こ
の加算器３５は、レジスタ３０，３２，３７から３個の
オペランドを受けてそれらを周知の原理に従って合成し
てキャリー（Ｃ）および保存（Ｓ）出力を出すキャリー
保存加算器（ＣＳＡ）４２を含んでいる。ＣＳＡ４２の
キャリー出力および保存出力はキャリールックアヘッド
加算器（ＣＬＡ）４３の２つの入力端に送られる。ＣＬ
Ａ４３は周知の原理に従ってこれらＣおよびＳ出力を合
成して１つの出力をつくり、それを結果レジスタ３９に
与える。ＣＬＡ４３のこの出力はＣＳＡ４２への３オペ
ランド入力の和である。
の加算器３５は、レジスタ３０，３２，３７から３個の
オペランドを受けてそれらを周知の原理に従って合成し
てキャリー（Ｃ）および保存（Ｓ）出力を出すキャリー
保存加算器（ＣＳＡ）４２を含んでいる。ＣＳＡ４２の
キャリー出力および保存出力はキャリールックアヘッド
加算器（ＣＬＡ）４３の２つの入力端に送られる。ＣＬ
Ａ４３は周知の原理に従ってこれらＣおよびＳ出力を合
成して１つの出力をつくり、それを結果レジスタ３９に
与える。ＣＬＡ４３のこの出力はＣＳＡ４２への３オペ
ランド入力の和である。
【００６４】結果レジスタ３のレジスタ２１，２２間の
接続は一対一である。これに関し、レジスタ３７内のセ
ルはレジスタ２１，２２内の同一のレベルのセルに接続
される。しかしながら、マルチプレクサ３３と３６の出
力端およびレジスタ３４と３７の入力端の間の接続には
ハードワイヤードシフトが与えられる。このシフトは２
−（ｎ−１）での所望の乗算を与える。
接続は一対一である。これに関し、レジスタ３７内のセ
ルはレジスタ２１，２２内の同一のレベルのセルに接続
される。しかしながら、マルチプレクサ３３と３６の出
力端およびレジスタ３４と３７の入力端の間の接続には
ハードワイヤードシフトが与えられる。このシフトは２
−（ｎ−１）での所望の乗算を与える。
【００６５】連続的な値ＤＰ０Ｐ１…ＰｍとＮＰ０Ｐ１
…Ｐｍを得るために、図４のハードウェアは図３の反復
手順に対応するように機能すべく制御される。値Ｄ０＝
ＤＰ０＝ＤΦ０＋Ｄ２−（ｎ−１）を得るために、この
ハードウェアは次のように動作する。まず正規化された
除数オペランドＤがマルチプレクサ２０ａ，２０ｂを介
してレジスタ２１と２２に置かれる。反転オペランドレ
ジスタ２２はＤを反転してその１の補数Φ０をつくる。
オペランドＤとΦ０がＭ／２乗算器２５に加えられ、さ
らに積ＤΦ０を表わす部分積がレジスタ３０，３２に記
憶される。その間、オペランドＤはマルチプレクサ３３
を通りレジスタ３４に入れられ、その結果、ハードワイ
ヤリング４０がそのオペランドを右シフトしてＤ２
−（ｎ−１）をつくり、これがレジスタ３４に記憶され
る。マルチプレクサ３８はレジスタ３４の出力を３入力
加算器３５への第３入力として選ぶ。レジスタ３０，３
２，３４の内容は３入力加算器に加えられてＤΦ０＋Ｄ
２−（ｎ−１）＝Ｄ０を得る。これが結果レジスタ３９
に入力される。
…Ｐｍを得るために、図４のハードウェアは図３の反復
手順に対応するように機能すべく制御される。値Ｄ０＝
ＤＰ０＝ＤΦ０＋Ｄ２−（ｎ−１）を得るために、この
ハードウェアは次のように動作する。まず正規化された
除数オペランドＤがマルチプレクサ２０ａ，２０ｂを介
してレジスタ２１と２２に置かれる。反転オペランドレ
ジスタ２２はＤを反転してその１の補数Φ０をつくる。
オペランドＤとΦ０がＭ／２乗算器２５に加えられ、さ
らに積ＤΦ０を表わす部分積がレジスタ３０，３２に記
憶される。その間、オペランドＤはマルチプレクサ３３
を通りレジスタ３４に入れられ、その結果、ハードワイ
ヤリング４０がそのオペランドを右シフトしてＤ２
−（ｎ−１）をつくり、これがレジスタ３４に記憶され
る。マルチプレクサ３８はレジスタ３４の出力を３入力
加算器３５への第３入力として選ぶ。レジスタ３０，３
２，３４の内容は３入力加算器に加えられてＤΦ０＋Ｄ
２−（ｎ−１）＝Ｄ０を得る。これが結果レジスタ３９
に入力される。
【００６６】Ｄ０の計算中に値ＮＰ０＝ＮΦ０＋Ｎ２
−（ｎ−１）を得るために、正規化された分子Ｎがマル
チプレクサ２０ａを介して非反転オペランドレジスタ２
１に与えられ、その間、正規化された分母Ｄが反転オペ
ランドレジスタ２２に保持される。以上のように、除数
Ｄは反転されてその１の補数Φ０をつくる。オペランド
ＮとΦ０はＭ／２乗算器２５に入力され、そして積ＮΦ
０を表わす部分積がレジスタ３０と３２に置かれる。そ
の間、被除数オペランドＮはパス３６，４１，３７によ
り右シフトされてレジスタ３７にＮ２−（ｎ−１）を与
える。マルチプレクサ３８はレジスタ３７の内容を選ぶ
ように切換わる。レジスタ３０，３２，３７の内容は３
入力加算器に入力され、結果としてのＮΦ０＋Ｎ２
−（ｎ−１）＝ＮＰ０が結果レジスタ３９に入力され
る。
−（ｎ−１）を得るために、正規化された分子Ｎがマル
チプレクサ２０ａを介して非反転オペランドレジスタ２
１に与えられ、その間、正規化された分母Ｄが反転オペ
ランドレジスタ２２に保持される。以上のように、除数
Ｄは反転されてその１の補数Φ０をつくる。オペランド
ＮとΦ０はＭ／２乗算器２５に入力され、そして積ＮΦ
０を表わす部分積がレジスタ３０と３２に置かれる。そ
の間、被除数オペランドＮはパス３６，４１，３７によ
り右シフトされてレジスタ３７にＮ２−（ｎ−１）を与
える。マルチプレクサ３８はレジスタ３７の内容を選ぶ
ように切換わる。レジスタ３０，３２，３７の内容は３
入力加算器に入力され、結果としてのＮΦ０＋Ｎ２
−（ｎ−１）＝ＮＰ０が結果レジスタ３９に入力され
る。
【００６７】結果ＮＰ０が結果レジスタ３９に入力され
る間に前の結果ＤＰ０がマルチプレクサ２０ａ，２０ｂ
を介して結果レジスタ３９からレジスタ２１，２２に送
られる。これにより、レジスタ２１，２２はＤＰ０Ｐ１
の計算を開始する。これと同時に、マルチプレクサ３３
と３６は結果レジスタ３９の出力を選択するように条件
づけられる。これらのセッティングは以降の動作中維持
される。
る間に前の結果ＤＰ０がマルチプレクサ２０ａ，２０ｂ
を介して結果レジスタ３９からレジスタ２１，２２に送
られる。これにより、レジスタ２１，２２はＤＰ０Ｐ１
の計算を開始する。これと同時に、マルチプレクサ３３
と３６は結果レジスタ３９の出力を選択するように条件
づけられる。これらのセッティングは以降の動作中維持
される。
【００６８】図３は本発明による乗算−加算プロセスを
図４の実施例でいかにして行うかを示すものである。図
４の除算装置はレジスタの同期化に使用可能な従来のパ
イプラインクロックＣｐを有するパイプラインドマシン
として実施されている。これを図４に示す。図３におい
ては、１８ピリオドのパイプラインクロックが示してあ
る。これらピリオドの内の１４ピリオドにおいて、１２
の重畳したパイプラインサイクルが更新された除数と商
の計算に用いられる。各サイクルは基本形ＬＥＷを有
し、そのサイクルの三つの相がこのパイプラインクロッ
クにおいて三つの連続するピリオドで行われる。これに
関し、Ｌはクロックピリオドｉでのオペランドレジスタ
２１と２２のローディングを表わす。更新された除数の
計算において、Ｅはクロックピリオドｉ＋１でのレジス
タ３０，３２，３４へのオペランド入力による乗算−加
算の実行を表わす。被除数更新計算におけるＥはクロッ
クピリオドｉ＋１でのレジスタ３０，３２，３７へのオ
ペランド入力による乗算−加算の実行を表わす。すべて
の計算サイクルにおいて、Ｗはクロックピリオドｉ＋２
でのレジスタ３９への結果の書込みを表わす。
図４の実施例でいかにして行うかを示すものである。図
４の除算装置はレジスタの同期化に使用可能な従来のパ
イプラインクロックＣｐを有するパイプラインドマシン
として実施されている。これを図４に示す。図３におい
ては、１８ピリオドのパイプラインクロックが示してあ
る。これらピリオドの内の１４ピリオドにおいて、１２
の重畳したパイプラインサイクルが更新された除数と商
の計算に用いられる。各サイクルは基本形ＬＥＷを有
し、そのサイクルの三つの相がこのパイプラインクロッ
クにおいて三つの連続するピリオドで行われる。これに
関し、Ｌはクロックピリオドｉでのオペランドレジスタ
２１と２２のローディングを表わす。更新された除数の
計算において、Ｅはクロックピリオドｉ＋１でのレジス
タ３０，３２，３４へのオペランド入力による乗算−加
算の実行を表わす。被除数更新計算におけるＥはクロッ
クピリオドｉ＋１でのレジスタ３０，３２，３７へのオ
ペランド入力による乗算−加算の実行を表わす。すべて
の計算サイクルにおいて、Ｗはクロックピリオドｉ＋２
でのレジスタ３９への結果の書込みを表わす。
【００６９】更新除数および被除数についてのこの重畳
した反復計算の実行において、図４の装置は図３のピリ
オド１において、マルチプレクサ２０ａ，２０ｂを正規
化された除数オペランドＤを非反転および反転レジスタ
に送らせるようにセットすることによって初期化され、
ピリオド２でこれらマルチプレクサが正規化された被除
数Ｎをレジスタ２１に、そして除数Ｄをレジスタ２２に
送る。ピリオド３でマルチプレクサ２０ａ，２０ｂは共
に結果レジスタ３９の出力を選択するようにセットされ
る。同様に、ピリオド１（図３）において、マルチプレ
クサ３３がレジスタ３４への入力として非反転レジスタ
２１の出力を選択し、第１および第２ピリオドでマルチ
プレクサ３６がレジスタ３７への入力としてレジスタ２
１の出力を選択する。図３の第３ピリオドからマルチプ
レクサ３３，３６は共にそれらに関連するレジスタへの
入力として結果レジスタ３９の出力を選択するようにセ
ットされる。マルチプレクサ３８は、シフトされた現在
の除数ＤＰ０Ｐ１…Ｐｋ−１２−（ｎ−１）が更新され
た除数ＤＰ０Ｐ１…Ｐｋの計算中に３／１加算器３５に
与えられ、その間更新された被除数ＮＰ０Ｐ１…Ｐｋの
加算器３５による計算中にシフトされた現在の被除数Ｎ
Ｐ０Ｐ１…Ｐｋ−１２−（ｎ−１）がレジスタを介して
与えられるように、３入力加算器３５に対し位相のずれ
たレジスタ３４と３７の内容を与えるように動作する。
した反復計算の実行において、図４の装置は図３のピリ
オド１において、マルチプレクサ２０ａ，２０ｂを正規
化された除数オペランドＤを非反転および反転レジスタ
に送らせるようにセットすることによって初期化され、
ピリオド２でこれらマルチプレクサが正規化された被除
数Ｎをレジスタ２１に、そして除数Ｄをレジスタ２２に
送る。ピリオド３でマルチプレクサ２０ａ，２０ｂは共
に結果レジスタ３９の出力を選択するようにセットされ
る。同様に、ピリオド１（図３）において、マルチプレ
クサ３３がレジスタ３４への入力として非反転レジスタ
２１の出力を選択し、第１および第２ピリオドでマルチ
プレクサ３６がレジスタ３７への入力としてレジスタ２
１の出力を選択する。図３の第３ピリオドからマルチプ
レクサ３３，３６は共にそれらに関連するレジスタへの
入力として結果レジスタ３９の出力を選択するようにセ
ットされる。マルチプレクサ３８は、シフトされた現在
の除数ＤＰ０Ｐ１…Ｐｋ−１２−（ｎ−１）が更新され
た除数ＤＰ０Ｐ１…Ｐｋの計算中に３／１加算器３５に
与えられ、その間更新された被除数ＮＰ０Ｐ１…Ｐｋの
加算器３５による計算中にシフトされた現在の被除数Ｎ
Ｐ０Ｐ１…Ｐｋ−１２−（ｎ−１）がレジスタを介して
与えられるように、３入力加算器３５に対し位相のずれ
たレジスタ３４と３７の内容を与えるように動作する。
【００７０】一般に、パイプラインクロックピリオドｍ
−１において現在の除数ＤＰ０Ｐ１…Ｐｋ−１が結果レ
ジスタ３９への書込み中であれば、更新された除数ＤＰ
０Ｐ１…Ｐｋを計算するためのＬＥＷ計算サイクルがパ
イプラインクロックピリオドｍで始まる。このとき、非
反転レジスタ２１は乗算器の一つの入力端に値ＤＰ０Ｐ
１…Ｐｋ−１を与え、その値の１の補数Φｋが他方の入
力端に与えられる。現在、除数ＤＰ０Ｐ１…Ｐｋ−１が
レジスタ２１に入れられると同時に、これも３３，４０
を介して右シフトされたレジスタ３４に入れられる。こ
のように、パイプラインクロックピリオドｍ＋１でＤＰ
０Ｐ１…Ｐｋ−１Φｋの乗算を表わす二つの部分積がレ
ジスタ３０と３２に入れられる。これと同時に、マルチ
プレクサ３８はレジスタ３４の内容を選択し、加算器３
５がレジスタ３０，３２，３４の内容を組合せて更新さ
れた除数ＤＰ０Ｐ１…Ｐｋをつくる。サイクルピリオド
ｍ＋１において、更新された被除数ＮＰ０Ｐ１…Ｐ
ｋ−１が非反転レジスタ２１に入れられ、右シフトされ
てレジスタ３７に入れられる。値Φｋは２２，２８を介
して連続して与えられる。さて、クロックピリオドｍ＋
２において、更新された除数ＤＰ０Ｐ１…Ｐｋが結果レ
ジスタ３９に書込まれる。これと同時に、ＮＰ０Ｐ１…
Ｐｋ−１Φｋを表わす部分積と右シフトされた項ＮＰ０
Ｐ１…Ｐｋ−１２−（ｎ−１）がレジスタ３０と３２お
よびレジスタ３７からマルチプレクサ３８を介して加算
器３５に送られる。次のピリオドｍ＋３において、更新
された被除数ＮＰ０Ｐ１…Ｐｋが結果レジスタ３９に書
込まれる。
−１において現在の除数ＤＰ０Ｐ１…Ｐｋ−１が結果レ
ジスタ３９への書込み中であれば、更新された除数ＤＰ
０Ｐ１…Ｐｋを計算するためのＬＥＷ計算サイクルがパ
イプラインクロックピリオドｍで始まる。このとき、非
反転レジスタ２１は乗算器の一つの入力端に値ＤＰ０Ｐ
１…Ｐｋ−１を与え、その値の１の補数Φｋが他方の入
力端に与えられる。現在、除数ＤＰ０Ｐ１…Ｐｋ−１が
レジスタ２１に入れられると同時に、これも３３，４０
を介して右シフトされたレジスタ３４に入れられる。こ
のように、パイプラインクロックピリオドｍ＋１でＤＰ
０Ｐ１…Ｐｋ−１Φｋの乗算を表わす二つの部分積がレ
ジスタ３０と３２に入れられる。これと同時に、マルチ
プレクサ３８はレジスタ３４の内容を選択し、加算器３
５がレジスタ３０，３２，３４の内容を組合せて更新さ
れた除数ＤＰ０Ｐ１…Ｐｋをつくる。サイクルピリオド
ｍ＋１において、更新された被除数ＮＰ０Ｐ１…Ｐ
ｋ−１が非反転レジスタ２１に入れられ、右シフトされ
てレジスタ３７に入れられる。値Φｋは２２，２８を介
して連続して与えられる。さて、クロックピリオドｍ＋
２において、更新された除数ＤＰ０Ｐ１…Ｐｋが結果レ
ジスタ３９に書込まれる。これと同時に、ＮＰ０Ｐ１…
Ｐｋ−１Φｋを表わす部分積と右シフトされた項ＮＰ０
Ｐ１…Ｐｋ−１２−（ｎ−１）がレジスタ３０と３２お
よびレジスタ３７からマルチプレクサ３８を介して加算
器３５に送られる。次のピリオドｍ＋３において、更新
された被除数ＮＰ０Ｐ１…Ｐｋが結果レジスタ３９に書
込まれる。
【００７１】夫々図４に示す二つの装置の一方を更新さ
れた除数の計算に、そして他方を更新された商の計算に
用いるように並列に動作させることが出来る。この場
合、一方の装置からの更新された除数をそれ自体の反転
および非反転レジスタに、そしてまた更新される商の計
算のための他方の装置の反転レジスタに戻すようにす
る。
れた除数の計算に、そして他方を更新された商の計算に
用いるように並列に動作させることが出来る。この場
合、一方の装置からの更新された除数をそれ自体の反転
および非反転レジスタに、そしてまた更新される商の計
算のための他方の装置の反転レジスタに戻すようにす
る。
【００７２】本発明は図４に示す実施例によってのみ可
能であるのではなく、そのハードウェア構成は適用すべ
き技術における実行に合せて変更することが出来る。例
えば、適用すべき技術によっては、反転オペランドは不
要であり、あるいは正規化装置が他の演算ハードウェア
動作等にすでに必要なものとなっていることもある。図
４の装置では次に述べるハードウェアが必要である。す
なわち、正規化装置１８（一般に収束除算アルゴリズム
に必要）、レジスタ３７、３／２減算のためのＣＳＡ加
算器、１の補数をつくるためのインバータ、オペランド
レジスタにおけるマルチプレクサについての付加的な一
つの入力がそれである。パイプラインドマシンには高速
乗算のためにすでに存在しているバイパスバスがある。
このハードウェア構成は、高速除算のための付加的なハ
ードウェアが２サイクル乗算器を設計するのに必要なハ
ードウェアの量を考えると必要であることを示してい
る。また、加算／減算アルゴリズムを用いる同程度の速
度のの除算を行うのに必要なハードウェアの量を考えれ
ば、このような付加的な、ハードウェアは無視しうるも
のである。
能であるのではなく、そのハードウェア構成は適用すべ
き技術における実行に合せて変更することが出来る。例
えば、適用すべき技術によっては、反転オペランドは不
要であり、あるいは正規化装置が他の演算ハードウェア
動作等にすでに必要なものとなっていることもある。図
４の装置では次に述べるハードウェアが必要である。す
なわち、正規化装置１８（一般に収束除算アルゴリズム
に必要）、レジスタ３７、３／２減算のためのＣＳＡ加
算器、１の補数をつくるためのインバータ、オペランド
レジスタにおけるマルチプレクサについての付加的な一
つの入力がそれである。パイプラインドマシンには高速
乗算のためにすでに存在しているバイパスバスがある。
このハードウェア構成は、高速除算のための付加的なハ
ードウェアが２サイクル乗算器を設計するのに必要なハ
ードウェアの量を考えると必要であることを示してい
る。また、加算／減算アルゴリズムを用いる同程度の速
度のの除算を行うのに必要なハードウェアの量を考えれ
ば、このような付加的な、ハードウェアは無視しうるも
のである。
【００７３】以上のように、本発明の除算装置は３入力
加算器、反転ロジックおよび更に１個のレジスタを必要
とするが、従来のアルゴリズムでは専用の２の補数器が
必要である。本発明の除算装置に必要な付加的ロジック
はこの専用加算器より著しく安価である。もちろん、従
来のアルゴリズムで必要な２の補数をつくるのに現存の
加算器を用いることが出来る。しかしながら、多重化ロ
ジックをその加算器に加えなければならず、一般に浮動
小数点加算器にはパイプラインでなければ一つの加算を
行うための２以上のサイクルが必要であるから、２の補
数の移動と加算が必要となる。これは、２の補数は前後
するものでないため（２の補数は一つの乗算結果につい
て得られねばならず、すなわち乗算と２の補数をとるこ
ととの間にはデータインターロックが存在する）であ
る。２の補数器を使用すれば別のサイクルは不要であ
る。
加算器、反転ロジックおよび更に１個のレジスタを必要
とするが、従来のアルゴリズムでは専用の２の補数器が
必要である。本発明の除算装置に必要な付加的ロジック
はこの専用加算器より著しく安価である。もちろん、従
来のアルゴリズムで必要な２の補数をつくるのに現存の
加算器を用いることが出来る。しかしながら、多重化ロ
ジックをその加算器に加えなければならず、一般に浮動
小数点加算器にはパイプラインでなければ一つの加算を
行うための２以上のサイクルが必要であるから、２の補
数の移動と加算が必要となる。これは、２の補数は前後
するものでないため（２の補数は一つの乗算結果につい
て得られねばならず、すなわち乗算と２の補数をとるこ
ととの間にはデータインターロックが存在する）であ
る。２の補数器を使用すれば別のサイクルは不要であ
る。
【００７４】附記Ａ： ２の補数の証明 ｙ＋ｙ′＝２ならば、ｙ′はｙの２の補数である。
【００７５】ｙを０からｎ−１までの長さｎの２進スト
リングに関連した１０進値とする。このストリングは小
数ｙ０ｙ１…ｙｎ−１であるとすると、 ｙ′をｙの２の補数であるとすると、ｙ′はｙのすべて
のエレメントを反転し１を加えることによってつくるこ
とが出来る。
リングに関連した１０進値とする。このストリングは小
数ｙ０ｙ１…ｙｎ−１であるとすると、 ｙ′をｙの２の補数であるとすると、ｙ′はｙのすべて
のエレメントを反転し１を加えることによってつくるこ
とが出来る。
【００７６】従って、ｙ′に関連する１０進値は、 従って、 すなわち、ｙ′＝２−ｙであり、ｙ′はｙの２の補数で
ある。
ある。
【００７７】附記Ｂ： １の補数の証明 ｙ′は、ｙ＋ｙ′＝２−２−（ｎ−１）であれば、ｙの
１の補数である。
１の補数である。
【００７８】 要するにｙ′は、ｙ′＝２−ｙ−２−（ｎ−１）のと
き、ｙの１の補数である。
き、ｙの１の補数である。
【００７９】
【発明の効果】本発明の２次元収束型除算装置は、従来
のものと比較して、高価なハードウェアを付加すること
なく除算の実行時間を矩縮することができる。
のものと比較して、高価なハードウェアを付加すること
なく除算の実行時間を矩縮することができる。
【図１】従来のパイプライン実行シーケンスを示す図。
【図２】従来の他のパイプライン実行シーケンスを示す
図。
図。
【図３】本発明による除算装置におけるパイプライン実
行シーケンスを示す図。
行シーケンスを示す図。
【図４】本発明による除算装置のハードウェア構成の一
例を示す図。
例を示す図。
２０ａ，２０ｂ，３３，３６，３８ マルチプレクサ ２１，２２ オペランドレジスタ ２５ Ｍ／２乗算器 ３０，３２，３４，３７ レジスタ ３５ ３／１加算器 ３９ 結果レジスタ ４２ キャリー保存加算器 ４３ キャリールックアヘッド加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョゼフィン、エー、ボストン アメリカ合衆国ニューヨーク州、ワッピ ンガーズ、フォールズ、ポーレット、レ ーン、14 (56)参考文献 特開 平１−321517（ＪＰ，Ａ)
Claims (4)
- 【請求項１】ディジタル被除数オペランドＮをディジタ
ル除数オペランドＤで除算して商オペランドＱを得るた
めの除算装置であって、 値ＤＰ0 Ｐ1 …Ｐk-1 を表わす除数信号を与える除数手
段と、 この除数手段に接続されて前記値ＤＰ0 Ｐ1 …Ｐk-1 の
１の補数を表わす補数信号Φk を与える補数手段と、 商収束値ＮＰ0 Ｐ1 …Ｐk-1 を表わす商信号を生成する
商収束手段と、 前記補数手段および商収束手段に接続され、夫々前記補
数信号および商収束信号に応じて値ＮＰ0 Ｐ1 …Ｐk-1
Φk の部分積を表わす２個の部分積信号を生成する乗算
手段と、 前記商収束手段に接続され、（ｎ−１）をオペランドＤ
とＮの最少桁ビットの位置番号を表わす値として、シフ
ト値ＮＰ0 Ｐ1 …Ｐk-1 ２-(n-1) を表わすシフト信号
を生成するシフト手段と、 前記乗算手段およびシフト手段に接続され、前記２個の
部分積信号および前記シフト信号により表わされる値を
加算することにより、Ｑ＝ＮＰ0 Ｐ1 …Ｐm を表わす商
信号を生成する加算手段と を備えた除算装置。 - 【請求項２】前記加算手段は、前記乗算手段およびシフ
ト手段に接続され前記２個の部分積信号およびシフト信
号に応じてキャリー信号および保存信号を生成するキャ
リー保存加算器と、このキャリー保存加算器に接続され
前記キャリー信号および保存信号に応じて前記商信号を
生成するキャリールックアヘッド加算器とを含んでい
る、請求項１に記載の除算装置。 - 【請求項３】除数項および被除数項を一時記憶するレジ
スタ手段、除数項および被除数項を所定方向にシフトす
るシフト手段、２個の部分積信号を生成する乗算手段、
および３個のオペランドに応じて１個の和を生成する３
入力加算手段を含むディジタルコンピュータシステムに
おいて、夫々２進小数点以下にｎ−１ビットを有するｎ
ビットの正規化されたマルチビット数であるディジタル
被除数Ｎをディジタル除数Ｄによる除算によってディジ
タル商Ｑを得るための除算方法であって、 現在の除数ＤＰ0 Ｐ1 …Ｐk-1 とその１の補数Φk を前
記レジスタ手段に置数するステップと、 前記乗算手段において前記現在の除数およびその１の補
数Φk に応じ積ＤＰ0Ｐ1 …Ｐk-1 Φk を表わす２個の
部分積を生成するステップと、 前記現在の除数を右シフトして右シフト除数項ＤＰ0 Ｐ
1 …Ｐk-1 ２-(n-1)を生成するステップと、 前記３入力加算手段において前記２個の部分積および前
記右シフト除数項に応じて更新された除数項ＤＰ0 Ｐ1
…Ｐk を生成するステップと、 現在の被除数項ＤＰ0 Ｐ1 …Ｐk-1 とその１の補数Φk
を前記レジスタ手段に置数するステップと、 前記乗算手段において前記現在の被除数項とその１の補
数に応じて積ＤＰ0 Ｐ1 …Ｐk-1 Φk を表わす２個の部
分積信号を生成するステップと、 現在の被除数項を右シフトして右シフト被除数項ＤＰ0
Ｐ1 …Ｐk-1 ２-(n-1)を生成するステップと、 前記３入力加算手段において前記２個の部分積および右
シフト項に応じて更新された被除数項ＤＰ0 Ｐ1 …Ｐk
を生成するステップと を含んでいる除算方法。 - 【請求項４】積Ｐ0 Ｐ1 …Ｐk の大きさが、前記更新さ
れた被除数項がＱに収束し、また前記更新された除数項
が１に収束するような大きさとなるまで、前記各ステッ
プをくり返す、請求項３に記載の除算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/655,316 US5140545A (en) | 1991-02-13 | 1991-02-13 | High performance divider with a sequence of convergence factors |
| US655316 | 1991-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628155A JPH0628155A (ja) | 1994-02-04 |
| JP2597775B2 true JP2597775B2 (ja) | 1997-04-09 |
Family
ID=24628407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275744A Expired - Lifetime JP2597775B2 (ja) | 1991-02-13 | 1991-10-23 | 除算方法および除算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5140545A (ja) |
| EP (1) | EP0499705A3 (ja) |
| JP (1) | JP2597775B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478731A4 (en) * | 1990-04-04 | 1993-09-22 | International Business Machines Corporation | Early scism alu status determination apparatus |
| EP0498067A2 (en) * | 1991-02-08 | 1992-08-12 | International Business Machines Corporation | Microcode generation for a scalable compound instruction set machine |
| JPH0535773A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | ベクトル除算方式とその装置 |
| GB2293469A (en) * | 1994-09-22 | 1996-03-27 | Secr Defence | Error detection in arithmetic circuit. |
| US5696713A (en) * | 1995-08-21 | 1997-12-09 | International Business Machines Corporation | Method for faster division by known divisor while maintaining desired accuracy |
| US5825681A (en) * | 1996-01-24 | 1998-10-20 | Alliance Semiconductor Corporation | Divider/multiplier circuit having high precision mode |
| US6751645B1 (en) * | 1999-02-17 | 2004-06-15 | Elbrus International Limited | Methods and apparatus for performing pipelined SRT division |
| US20040117423A1 (en) * | 2002-12-11 | 2004-06-17 | Xiaohua Shi | Signed integer long division apparatus and methods for use with processors |
| US20140195581A1 (en) * | 2013-01-08 | 2014-07-10 | Analog Devices, Inc. | Fixed point division circuit utilizing floating point architecture |
| JP2022121055A (ja) | 2021-02-08 | 2022-08-19 | キオクシア株式会社 | 演算装置及び演算回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
| JPS62118474A (ja) * | 1985-11-19 | 1987-05-29 | Hitachi Ltd | ベクトル除算装置の制御方式 |
| US4991132A (en) * | 1987-12-17 | 1991-02-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus for executing division by high-speed convergence processing |
| JP2737933B2 (ja) * | 1988-06-23 | 1998-04-08 | 日本電気株式会社 | 除算装置 |
| US5046038A (en) * | 1989-07-07 | 1991-09-03 | Cyrix Corporation | Method and apparatus for performing division using a rectangular aspect ratio multiplier |
| US5065352A (en) * | 1989-08-16 | 1991-11-12 | Matsushita Electric Industrial Co., Ltd. | Divide apparatus employing multiplier with overlapped partial quotients |
-
1991
- 1991-02-13 US US07/655,316 patent/US5140545A/en not_active Expired - Fee Related
- 1991-10-23 JP JP3275744A patent/JP2597775B2/ja not_active Expired - Lifetime
- 1991-12-09 EP EP19910121058 patent/EP0499705A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0499705A2 (en) | 1992-08-26 |
| EP0499705A3 (en) | 1993-03-10 |
| US5140545A (en) | 1992-08-18 |
| JPH0628155A (ja) | 1994-02-04 |
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