JPH0628155A - 除算方法および除算装置 - Google Patents
除算方法および除算装置Info
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- JPH0628155A JPH0628155A JP3275744A JP27574491A JPH0628155A JP H0628155 A JPH0628155 A JP H0628155A JP 3275744 A JP3275744 A JP 3275744A JP 27574491 A JP27574491 A JP 27574491A JP H0628155 A JPH0628155 A JP H0628155A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5355—Using iterative approximation not using digit recurrence, e.g. Newton Raphson or Goldschmidt
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Abstract
(57)【要約】
【目的】 高価なハードウェアを付加することなく除算
器の実行時間を短縮すること。 【構成】 ディジタル除数オペランドＤによりディジタ
ル被除数オペランドＮを除算した商オペランドＱを最短
の時間および最少のハードウェアで得るためのシステ
ム。このシステムでは値ＮＰ0 Ｐ1 …Ｐm の計算を行
う。値Ｐ0 Ｐ1 …Ｐmの大きさはＮＰ0 Ｐ1 …Ｐm がＱ
に、ＤＰ0 Ｐ1 が１に夫々収束するようなものである。
この除算装置は、１の補数、乗算シーケンスおよび加算
シーケンスを用いて値ＮＰ0 Ｐ1 …Ｐm を計算する。
器の実行時間を短縮すること。 【構成】 ディジタル除数オペランドＤによりディジタ
ル被除数オペランドＮを除算した商オペランドＱを最短
の時間および最少のハードウェアで得るためのシステ
ム。このシステムでは値ＮＰ0 Ｐ1 …Ｐm の計算を行
う。値Ｐ0 Ｐ1 …Ｐmの大きさはＮＰ0 Ｐ1 …Ｐm がＱ
に、ＤＰ0 Ｐ1 が１に夫々収束するようなものである。
この除算装置は、１の補数、乗算シーケンスおよび加算
シーケンスを用いて値ＮＰ0 Ｐ1 …Ｐm を計算する。
Description
【０００１】
【産業上の利用分野】本発明は高速乗算器および２次元
収束を用いた除算に関し、より詳細には、実行時間を短
縮するために補数演算、乗算および加算のシーケンスを
用いる改良された除算装置に関する。
収束を用いた除算に関し、より詳細には、実行時間を短
縮するために補数演算、乗算および加算のシーケンスを
用いる改良された除算装置に関する。
【０００２】
【従来の技術】除算はこれまで周知のアルゴリズム、す
なわち加算／減算をくり返すことにより商を発生するア
ルゴリズムを用いて行われている。そのような除算の原
理的な問題点は、それらの収束速度が線形であるという
点にある。反復される手順の夫々の実行により、前の手
順で得られた商の桁とほゞ同数のビットが加わる。これ
については例えばK. Hwang著「computer Arithmetic
」、J. Wiley & Sons 出版社(1979)発行を参照されさ
たい。そのようなアルゴリズムによる除算の実行速度は
低く、より高速の除算を行うためには使用不可能となり
うるようなハードウェアを用いなければならない。
なわち加算／減算をくり返すことにより商を発生するア
ルゴリズムを用いて行われている。そのような除算の原
理的な問題点は、それらの収束速度が線形であるという
点にある。反復される手順の夫々の実行により、前の手
順で得られた商の桁とほゞ同数のビットが加わる。これ
については例えばK. Hwang著「computer Arithmetic
」、J. Wiley & Sons 出版社(1979)発行を参照されさ
たい。そのようなアルゴリズムによる除算の実行速度は
低く、より高速の除算を行うためには使用不可能となり
うるようなハードウェアを用いなければならない。
【０００３】２次元収束にもとづく除算アルゴリズムは
ＩＢＭ社のシステム／３６０モデル９１用に設計されて
いる。このアルゴリズム（ここでは「ＩＢＭ」法と呼ぶ
ことにする）は、特に高速乗算器の設計を可能にする技
術のための高速除算ハードウェアを実現している。これ
については、S.F. Anderson 他著「The IBM System／36
0 Model 91: Floating Point Execution Unit 」, IBM
Journal pp. 34-53 (1967 年 1月）を参照されたい。高
速乗算器でそのような除算を行うのに必要なオーバーヘ
ッドは小さく、パフォーマンス上の利点は従来の大型乗
算器に比肩しうることにある。かくして、除算器の設計
に２次元アルゴリズムを用いることにより、ハードウェ
アおよび実行時間の両方が、加算／減算を用いる従来の
アルゴリズムと比較すると軽減される。
ＩＢＭ社のシステム／３６０モデル９１用に設計されて
いる。このアルゴリズム（ここでは「ＩＢＭ」法と呼ぶ
ことにする）は、特に高速乗算器の設計を可能にする技
術のための高速除算ハードウェアを実現している。これ
については、S.F. Anderson 他著「The IBM System／36
0 Model 91: Floating Point Execution Unit 」, IBM
Journal pp. 34-53 (1967 年 1月）を参照されたい。高
速乗算器でそのような除算を行うのに必要なオーバーヘ
ッドは小さく、パフォーマンス上の利点は従来の大型乗
算器に比肩しうることにある。かくして、除算器の設計
に２次元アルゴリズムを用いることにより、ハードウェ
アおよび実行時間の両方が、加算／減算を用いる従来の
アルゴリズムと比較すると軽減される。
【０００４】ＩＢＭ２次元収束型除算アルゴリズムはま
ず除算 Ｑ＝Ｎ／Ｄ を考えて開発されている。ただし、Ｑは商、Ｎは被除
数、Ｄは除数である。この除算の商Ｑが得られるものと
する。すなわちＮ＜ＤでありＤ≠０であるとする。この
除算は次のように表わされる。
ず除算 Ｑ＝Ｎ／Ｄ を考えて開発されている。ただし、Ｑは商、Ｎは被除
数、Ｄは除数である。この除算の商Ｑが得られるものと
する。すなわちＮ＜ＤでありＤ≠０であるとする。この
除算は次のように表わされる。
【０００５】Ｑ＝Ｎ／Ｄ＝（ＮＲ0 Ｒ1 …Ｒn ）／（Ｄ
Ｒ0 Ｒ1 …Ｒn ） 分母ＤＲ0 Ｒ1 …Ｒn が１に収束するような０≦ｋ≦ｎ
についてＲk が分かれば、Ｑは次のようになる。
Ｒ0 Ｒ1 …Ｒn ） 分母ＤＲ0 Ｒ1 …Ｒn が１に収束するような０≦ｋ≦ｎ
についてＲk が分かれば、Ｑは次のようになる。
【０００６】Ｑ＝ＮＲ0 Ｒ1 …Ｒn ＮとＤを夫々正の小数とし、正規化されているとする。
その場合には分母ＤＲ0 Ｒ1 …Ｒn は次の場合の１に近
づく。
その場合には分母ＤＲ0 Ｒ1 …Ｒn は次の場合の１に近
づく。
【０００７】 Ｒ0 ＝１＋δ，ｋ＝０ Ｒk ＝１＋δ2**K＝２−Ｄk-1 ，ｋ＞０ Ｄk ＝１δ2**(k+1)＝ＤＲ0 Ｒ1 …Ｒk ＝Ｄk-1 Ｒk ここで、符号「**」は、この明細書においては２重累乗
演算を表わすものとする。例えば、表現「ｘ2**y」は
「ｘ2 」から「ｙ」乗までを表わす。
演算を表わすものとする。例えば、表現「ｘ2**y」は
「ｘ2 」から「ｙ」乗までを表わす。
【０００８】更に、Ｒ0 ，Ｒk およびＤk に代えて、商
は次式でも計算可能である。
は次式でも計算可能である。
【０００９】Ｑ＝Ｎ（１＋δ）（１＋δ2 ）（１＋
δ4 ）…（１＋δ2**n） 例えば、５６ビットの小数を考えてみる。Ｄが正規化ビ
ットすなわち＊を０または１としてフォーム０．１
*** …* を有するものとすると、その値は１／２≦Ｄ＜
１の間であり、Ｄは次のように表わされる。
δ4 ）…（１＋δ2**n） 例えば、５６ビットの小数を考えてみる。Ｄが正規化ビ
ットすなわち＊を０または１としてフォーム０．１
*** …* を有するものとすると、その値は１／２≦Ｄ＜
１の間であり、Ｄは次のように表わされる。
【００１０】Ｄ＝１−δ，ただし０≦δ＜１／２ ＩＢＭ２次元収束アルゴリズムは次のごとくである。
【００１１】１． 第１反復について： Ｒ0 ＝１＋δ＝２−Ｄ 後述の附記Ａに示すように、Ｒ0 は除数Ｄの２の補数に
より得られる。
より得られる。
【００１２】値Ｄ0 はＤとその２の補数Ｒ0 を乗算する
ことにより次のように決定される。
ことにより次のように決定される。
【００１３】 Ｄ0 ＝ＤＲ0 ＝（１−δ）（１＋δ）＝１−δ2 Ｄは正規化ビットであり、δ≦１／２であるから、δ2
≦１／４でＤＲ0 ≦３／４となり、ＤＲ0 はフォーム
０．１**…となる。
≦１／４でＤＲ0 ≦３／４となり、ＤＲ0 はフォーム
０．１**…となる。
【００１４】２． 第２反復について： Ｒ1 ＝１＋δ2 ＝２−Ｄ0 ここでもＲ1 は上記のように計算された値Ｄ0 の２の補
数により得られる。
数により得られる。
【００１５】値Ｒ1 はその２の補数Ｄ0 と乗算されてＤ
k の次の反復を得る。
k の次の反復を得る。
【００１６】Ｒ1 ＝ＤＲ0 Ｒ1 ＝Ｄ0 Ｒ1 ＝（１−
δ2 ）（１＋δ2 ）＝１−δ4 これによりＤＲ0 Ｒ1 は０．１１１１*** …* のフォー
ムとなる。
δ2 ）（１＋δ2 ）＝１−δ4 これによりＤＲ0 Ｒ1 は０．１１１１*** …* のフォー
ムとなる。
【００１７】次々に同様にして反復が行われる。各反復
はその前のものの２乗となり、ＤＲ0 Ｒ1 …Ｒn は０．
１１１…１１に収束し、小数点には５６個の１（すなわ
ちこれは１に収束する）が続く。
はその前のものの２乗となり、ＤＲ0 Ｒ1 …Ｒn は０．
１１１…１１に収束し、小数点には５６個の１（すなわ
ちこれは１に収束する）が続く。
【００１８】第１反復により初めの２個の１が生じ、第
２の反復で初めの４個の１が生じ、以下同様に５６個の
ビットに収束するには６回の反復が必要である。すなわ
ち、６回の反復により、 ＤＲ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ＝０．１１１…１１〜１ となり、小数点以下に５６個の１がある。商をつくるに
は Ｑ＝ＮＲ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ＝Ｎ（１＋δ）（１＋δ2 ）（１＋δ4 ）（１＋δ8 ）
（１＋δ16）（１＋δ32） であり、これは、分母を１に収束させるのに必要な６回
の乗算に加えて更に６回の乗算が必要であることを示
す。
２の反復で初めの４個の１が生じ、以下同様に５６個の
ビットに収束するには６回の反復が必要である。すなわ
ち、６回の反復により、 ＤＲ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ＝０．１１１…１１〜１ となり、小数点以下に５６個の１がある。商をつくるに
は Ｑ＝ＮＲ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ＝Ｎ（１＋δ）（１＋δ2 ）（１＋δ4 ）（１＋δ8 ）
（１＋δ16）（１＋δ32） であり、これは、分母を１に収束させるのに必要な６回
の乗算に加えて更に６回の乗算が必要であることを示
す。
【００１９】しかしながら、 Ｒk ＝１＋δ2**KおよびＤk-1 ＝１−δ2**k，ｋ≧１ Ｒk ＝２−Ｄk-1 である。
【００２０】すなわち、分母を１に収束させるには６回
の乗算が必要であるが、最後の乗算により、商には不要
なＤk （ｋ＝５）が発生する。このように、そのような
乗算を行う必要がなくなる。図１において、演算のステ
ップ１２は、ＤＲ0 Ｒ1 Ｒ2Ｒ3 Ｒ4 のみであって、Ｄ
Ｒ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ではないものが商Ｑの計算に
必要であるため省略しうることを意味する。その結果、
商を得るためには１１回の乗算が所望の結果をつくるた
めに２の補数との間で必要となる。しかしながら、日付
により決まるインターロックのために、１１回の乗算は
高速除算器をつくるものではない。
の乗算が必要であるが、最後の乗算により、商には不要
なＤk （ｋ＝５）が発生する。このように、そのような
乗算を行う必要がなくなる。図１において、演算のステ
ップ１２は、ＤＲ0 Ｒ1 Ｒ2Ｒ3 Ｒ4 のみであって、Ｄ
Ｒ0 Ｒ1 Ｒ2 Ｒ3 Ｒ4 Ｒ5 ではないものが商Ｑの計算に
必要であるため省略しうることを意味する。その結果、
商を得るためには１１回の乗算が所望の結果をつくるた
めに２の補数との間で必要となる。しかしながら、日付
により決まるインターロックのために、１１回の乗算は
高速除算器をつくるものではない。
【００２１】また、この除算器のサイクル時間は乗算器
の速度に関係する。ここで乗算器は高速実行用に並列型
として設計されているものとする。
の速度に関係する。ここで乗算器は高速実行用に並列型
として設計されているものとする。
【００２２】
【発明が解決しようとする課題】線形収束法を用いる除
算器と比較してＩＢＭ除算器で達成しうる実行時間の大
幅な短縮にもかかわらず、実行サイクルのより以上の短
縮が望まれる。従来よりオーバーヘッドハードウェアの
小さい除算器をつくることも望ましいこととされてい
る。例えば、従来のＩＢＭの除算器で必要な２の補数の
ハードウェアが省略出来れば、ハードウェアの簡略化と
コストの低減に有利である。
算器と比較してＩＢＭ除算器で達成しうる実行時間の大
幅な短縮にもかかわらず、実行サイクルのより以上の短
縮が望まれる。従来よりオーバーヘッドハードウェアの
小さい除算器をつくることも望ましいこととされてい
る。例えば、従来のＩＢＭの除算器で必要な２の補数の
ハードウェアが省略出来れば、ハードウェアの簡略化と
コストの低減に有利である。
【００２３】本発明によれば、従来の除算器およびこれ
まで提案された２次収束法と比較して除算時間の短い高
速乗算器を用いる高速除算器およびそのハードウェアが
提供される。
まで提案された２次収束法と比較して除算時間の短い高
速乗算器を用いる高速除算器およびそのハードウェアが
提供される。
【００２４】本発明の目的は、コスト面で問題となるハ
ードウェアを追加することなく除算器の実行時間を短縮
することである。
ードウェアを追加することなく除算器の実行時間を短縮
することである。
【００２５】本発明の更なる目的は、乗算命令の実行に
乗算器のハードウェアが必要であるものとして、これま
での方法と比較しオーバーヘッドを小さくしうる除算装
置を提供することである。
乗算器のハードウェアが必要であるものとして、これま
での方法と比較しオーバーヘッドを小さくしうる除算装
置を提供することである。
【００２６】
【課題を解決するための手段および作用】本発明によれ
ば、高速乗算器を用いる除算器はそれが所望の商に高速
で収束するように新規な２次元収束アルゴリズムに従っ
て補数、乗算および加算の演算シーケンスを実行する。
２進法ではこの除算器は１の補数に続き乗算と加算を行
う。好適なハードウェアではこの除算器は周知の２次収
束除算器で用いられる２／１加算器ではなく、３／１加
算器を用いてつくられる。しかしながら本発明は必要と
する２の補数器の使用を省略することによりハードウェ
アの節約を行う。本発明についての除算を行うのに必要
なサイクルの少なくとも３分の１の省略が長さ５６ビッ
トのオペランドについて従来のＩＢＭの除算器と比較し
て得られる。
ば、高速乗算器を用いる除算器はそれが所望の商に高速
で収束するように新規な２次元収束アルゴリズムに従っ
て補数、乗算および加算の演算シーケンスを実行する。
２進法ではこの除算器は１の補数に続き乗算と加算を行
う。好適なハードウェアではこの除算器は周知の２次収
束除算器で用いられる２／１加算器ではなく、３／１加
算器を用いてつくられる。しかしながら本発明は必要と
する２の補数器の使用を省略することによりハードウェ
アの節約を行う。本発明についての除算を行うのに必要
なサイクルの少なくとも３分の１の省略が長さ５６ビッ
トのオペランドについて従来のＩＢＭの除算器と比較し
て得られる。
【００２７】
【実施例】新規な２次元収束アルゴリズムを用いる改良
された除算器は次の通りである。
された除算器は次の通りである。
【００２８】小数を考え、そして、そのオペランドの長
さをｎとする。次の帰納式を考えてみる。
さをｎとする。次の帰納式を考えてみる。
【００２９】Ｐ0 ＝１＋δ Ｄ＝１−δ Ｐk ＝１＋δ2**k Ｄk ＝１−δ2**(k+1) ＝（１−δ2**k）（１＋δ2**1） ＝ＤＰ0 Ｐ1 Ｐ2 …Ｐk ＝Ｄk-1 Ｐk Ｐk ＝Φk ＋２-(n-1) ここで次の式を考える。
【００３０】Ｑ＝Ｎ／Ｄ＝（ＮＰ0 Ｐ1 …Ｐm ）／（Ｄ
Ｐ0 Ｐ1 …Ｐm ） ＮとＤが正であり、正規化されていれば、２次元収束ア
ルゴリズムは次のことを示す。
Ｐ0 Ｐ1 …Ｐm ） ＮとＤが正であり、正規化されていれば、２次元収束ア
ルゴリズムは次のことを示す。
【００３１】ＤＰ0 Ｐ1 …Ｐm は１に収束し、また、Ｎ
Ｐ0 Ｐ1 …Ｐm はＱに収束する。
Ｐ0 Ｐ1 …Ｐm はＱに収束する。
【００３２】従来のＩＢＭ除算器で提案されたアルゴリ
ズムは２の補数でＰk の項を計算するが、ここに提案す
る帰納式は計算すべきΦk の項を含むもう一つの式を必
要とする項Ｐk を含む。
ズムは２の補数でＰk の項を計算するが、ここに提案す
る帰納式は計算すべきΦk の項を含むもう一つの式を必
要とする項Ｐk を含む。
【００３３】定義により、 Ｐk ＝Φk ＋２-(n-1) Φk ＝２−Ｄk-1 −２-(n-1) であるから、 Ｄk-1 ＝１−δ2**k、および、 Ｐk ＝１＋δ2**k δ2**k＝１−Ｄk-1 、および、 Ｐk ＝２−Ｄk-1 となる。
【００３４】附記Ｂに示すようにΦk はＤk-1 の１の補
数であり、 Ｄk ＝Ｄk-1 Ｐk ＝Ｄk-1 （Φk ＋２-(n-1) ＝Ｄk-1 Φk ＋Ｄk-1 ２-(n-1) である。一つの反復におけるＤk-1 とΦk を与えれば、
乗算・加算が１回行われてＤk が得られる。このように
ＤＰ0 Ｐ1 Ｐ2 …Ｐm が乗算ではなく乗算・加算で得ら
れる。
数であり、 Ｄk ＝Ｄk-1 Ｐk ＝Ｄk-1 （Φk ＋２-(n-1) ＝Ｄk-1 Φk ＋Ｄk-1 ２-(n-1) である。一つの反復におけるＤk-1 とΦk を与えれば、
乗算・加算が１回行われてＤk が得られる。このように
ＤＰ0 Ｐ1 Ｐ2 …Ｐm が乗算ではなく乗算・加算で得ら
れる。
【００３５】より具体的に、次の例を考えてみる。正規
化されたＤを０．１０００とすると、Ｄの１の補数はΦ
0 ＝１．０１１１であり、また、 Ｄ0 ＝ＤＰ0 ＝Ｄ（Φ0 ＋２-4） ＝ＤΦ0 ＋Ｄ２-4 ＝（０．１０００）（１．０１１１）＋（０．００００
１００００） ０．１０００１．０１１１ ０．１０００ ０．０００００ ０．００１０００ ０．０００１００００．００００１０００ ０．００００１０００ ０．１１００００００ さらに、Ｄ0 ＝０．１１００００００であり、これは従
来のＩＢＭ除算器では前述のようにＤ0 ＝Ｄ！Ｄ（！Ｄ
＝Ｄの２の補数）およびＤ0 ＝（０．１０００）（１．
１０００）であるから、Ｄ0 ＝ＤＲ0 に等しい。
化されたＤを０．１０００とすると、Ｄの１の補数はΦ
0 ＝１．０１１１であり、また、 Ｄ0 ＝ＤＰ0 ＝Ｄ（Φ0 ＋２-4） ＝ＤΦ0 ＋Ｄ２-4 ＝（０．１０００）（１．０１１１）＋（０．００００
１００００） ０．１０００１．０１１１ ０．１０００ ０．０００００ ０．００１０００ ０．０００１００００．００００１０００ ０．００００１０００ ０．１１００００００ さらに、Ｄ0 ＝０．１１００００００であり、これは従
来のＩＢＭ除算器では前述のようにＤ0 ＝Ｄ！Ｄ（！Ｄ
＝Ｄの２の補数）およびＤ0 ＝（０．１０００）（１．
１０００）であるから、Ｄ0 ＝ＤＲ0 に等しい。
【００３６】 ０．１０００１．１０００ ０．１０００ ０．０１０００ ０．００００００ ０．００００００００．００００００００ ０．１１００００００ このように、従来のＩＢＭ除算器で計算されるＤ0 すな
わち０．１１００００００は本発明の除算器で計算され
るＤ0 と同じになる。
わち０．１１００００００は本発明の除算器で計算され
るＤ0 と同じになる。
【００３７】第２の反復については、 Ｄ1 ＝Ｄ0 Ｐ1 ＝Ｄ0 （Φ1 ＋２-4） ＝Ｄ0 Φ1 ＋Ｄ0 ２-4 切り捨て後に、Ｄ0 ＝０．１１００であり、Φ1 はＤ0
の１の補数であるから、Φ1 ＝１．００１であり、かく
して、Ｄ1 ＝（０．１１００）（１．００１１）＋
（０．００００１１００） ０．１１００１．００１１ ０．１１００ ０．０００００ ０．００００００ ０．０００１１０００．００００１１００ ０．００００１１００ ０．１１１１００００ 従来のＩＢＭ除算器での方法を適用すると、 Ｄ1 ＝Ｄ0 Ｒ1 ＝Ｄ0 ！Ｄ0 （！Ｄ0 ＝Ｄの２の補数） 切り捨て後にＤ0 ＝０．１１００およびＤ1 ＝（０．１
１００）（１．０１００）となる。
の１の補数であるから、Φ1 ＝１．００１であり、かく
して、Ｄ1 ＝（０．１１００）（１．００１１）＋
（０．００００１１００） ０．１１００１．００１１ ０．１１００ ０．０００００ ０．００００００ ０．０００１１０００．００００１１００ ０．００００１１００ ０．１１１１００００ 従来のＩＢＭ除算器での方法を適用すると、 Ｄ1 ＝Ｄ0 Ｒ1 ＝Ｄ0 ！Ｄ0 （！Ｄ0 ＝Ｄの２の補数） 切り捨て後にＤ0 ＝０．１１００およびＤ1 ＝（０．１
１００）（１．０１００）となる。
【００３８】 ０．１１００１．０１００ ０．１１００ ０．０００００ ０．００１１００ ０．００００００００．００００００００ ０．１１１１００００ このように、この例では両方共に除数Ｄを２段階で０．
１１１１に収束させる。
１１１１に収束させる。
【００３９】さらに、次のことが云える。
【００４０】ＤＰ0 Ｐ1 …Ｐm ＝Ｄ（Φ0 ＋２-(n-1)）
（Φ1 ＋２-(n-1)）…（Φm ＋２-(n-1)） ここでΦi はＤi-1 のビットごとの反転数であり、すな
わちＤi-1 の１の補数である。
（Φ1 ＋２-(n-1)）…（Φm ＋２-(n-1)） ここでΦi はＤi-1 のビットごとの反転数であり、すな
わちＤi-1 の１の補数である。
【００４１】同じ結論が商の発生についても引き出しう
る。要約すると、Ｑ＝Ｎ（Φ0 ＋２-(n-1)）（Φ1 ＋２
-(n-1)）…（Φm ＋２-(n-1)） であり、Φi はＤi-1 の１の補数であり、（ｎ−１）は
除数の小数点以下のビット数に等しい値を有する。
る。要約すると、Ｑ＝Ｎ（Φ0 ＋２-(n-1)）（Φ1 ＋２
-(n-1)）…（Φm ＋２-(n-1)） であり、Φi はＤi-1 の１の補数であり、（ｎ−１）は
除数の小数点以下のビット数に等しい値を有する。
【００４２】５６ビットの小数部については次のごとく
になる。
になる。
【００４３】ＤＰ0 Ｐ1 …Ｐm ＝Ｄk-1 Ｐm ＝Ｄ（Φ0
＋２-56 ）（Φ1 ＋２-56 ）（Φ3 ＋２-56 ）（Φ4 ＋
２-56 ）（Φ5 ＋２-56 ） そして、商は次のようになる。
＋２-56 ）（Φ1 ＋２-56 ）（Φ3 ＋２-56 ）（Φ4 ＋
２-56 ）（Φ5 ＋２-56 ） そして、商は次のようになる。
【００４４】Ｑ＝Ｎ（Φ0 ＋２-56 ）（Φ1 ＋２-56 ）
（Φ2 ＋２-56 ）（Φ3 ＋２-56 ）（Φ4 ＋２-56 ）
（Φ5 ＋２-56 ） 図３は次々にＤＰ0 Ｐ1 …Ｐm とＮＰ0 Ｐ1 …Ｐm をと
り出すための実行シーケンスを示すものである。この図
に示すように、オペランドを適正に用意した後に、商Ｑ
の発生のために次の計算を行わねばならない。
（Φ2 ＋２-56 ）（Φ3 ＋２-56 ）（Φ4 ＋２-56 ）
（Φ5 ＋２-56 ） 図３は次々にＤＰ0 Ｐ1 …Ｐm とＮＰ0 Ｐ1 …Ｐm をと
り出すための実行シーケンスを示すものである。この図
に示すように、オペランドを適正に用意した後に、商Ｑ
の発生のために次の計算を行わねばならない。
【００４５】１． ＤＰ0 ＝Ｄ（Φ0 ＋２-56 ）＝ＤΦ
0 ＋Ｄ２-56 、および、ＮＰ0 ＝ＮΦ0 ＋Ｎ２-56 ただし、Φ0 はＤの１の補数。
0 ＋Ｄ２-56 、および、ＮＰ0 ＝ＮΦ0 ＋Ｎ２-56 ただし、Φ0 はＤの１の補数。
【００４６】２． ＤＰ0 Ｐ1 ＝ＤＰ0 （Φ1 ＋
２-56 ）＝ＤＰ0 Φ1 ＋ＤＰ0 ２-56 、および、ＮＰ0
Ｐ1 ＝ＮＰ0 Φ1 ＋ＮＰ0 ２-56 ただし、Φ1 はＤＰ0 の１の補数。
２-56 ）＝ＤＰ0 Φ1 ＋ＤＰ0 ２-56 、および、ＮＰ0
Ｐ1 ＝ＮＰ0 Φ1 ＋ＮＰ0 ２-56 ただし、Φ1 はＤＰ0 の１の補数。
【００４７】３． ＤＰ0 Ｐ1 Ｐ2 ＝ＤＰ0 Ｐ1 Φ2 ＋
ＤＰ0 Ｐ1 ２-56 、およびＮＰ0 Ｐ1 Ｐ2 ＝ＮＰ0 Ｐ1
Φ2 ＝ＮＰ0 Ｐ1 Φ2 ＋ＮＰ0 Ｐ1 ２-56 ただし、Φ2 はＤＰ0 Ｐ1 の１の補数。
ＤＰ0 Ｐ1 ２-56 、およびＮＰ0 Ｐ1 Ｐ2 ＝ＮＰ0 Ｐ1
Φ2 ＝ＮＰ0 Ｐ1 Φ2 ＋ＮＰ0 Ｐ1 ２-56 ただし、Φ2 はＤＰ0 Ｐ1 の１の補数。
【００４８】４． ＤＰ0 Ｐ1 Ｐ2 Ｐ3 ＝ＤＰ0 Ｐ1 Ｐ
2 Φ3 ＋ＤＰ0 Ｐ1 Ｐ2 ２-56 、および、ＮＰ0 Ｐ1 Ｐ
2 Ｐ3 ＝ＮＰ0 Ｐ1 Ｐ2 Φ3 ＋ＮＰ0 Ｐ1 Ｐ2 ２-56 ただし、Φ3 はＤＰ0 Ｐ1 Ｐ2 の１の補数。
2 Φ3 ＋ＤＰ0 Ｐ1 Ｐ2 ２-56 、および、ＮＰ0 Ｐ1 Ｐ
2 Ｐ3 ＝ＮＰ0 Ｐ1 Ｐ2 Φ3 ＋ＮＰ0 Ｐ1 Ｐ2 ２-56 ただし、Φ3 はＤＰ0 Ｐ1 Ｐ2 の１の補数。
【００４９】５． ＤＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 ＝ＤＰ0 Ｐ
1 Ｐ2 Ｐ3 Φ4＋ＤＰ0 Ｐ1 Ｐ2 Ｐ3 ２-56 、および、
ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 ＝ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Φ4＋Ｎ
Ｐ0 Ｐ1 Ｐ2 Ｐ3 ２-56 ただし、Φ4 はＤＰ0 Ｐ1 Ｐ2 Ｐ3 の１の補数。
1 Ｐ2 Ｐ3 Φ4＋ＤＰ0 Ｐ1 Ｐ2 Ｐ3 ２-56 、および、
ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 ＝ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Φ4＋Ｎ
Ｐ0 Ｐ1 Ｐ2 Ｐ3 ２-56 ただし、Φ4 はＤＰ0 Ｐ1 Ｐ2 Ｐ3 の１の補数。
【００５０】６． ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 Ｐ5 ＝ＮＰ
0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 Φ5＋ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 ２-56 ただし、Φ5 はＤＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 の１の補数。
0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 Φ5＋ＮＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 ２-56 ただし、Φ5 はＤＰ0 Ｐ1 Ｐ2 Ｐ3 Ｐ4 の１の補数。
【００５１】図３に示すように、商ＮＰ0 Ｐ1 Ｐ2 Ｐ3
Ｐ4 Ｐ5 を得るには、１４サイクルを必要とする１２回
の乗算／加算演算がある。図３のシーケンスを次の「比
較」の項で詳述する。
Ｐ4 Ｐ5 を得るには、１４サイクルを必要とする１２回
の乗算／加算演算がある。図３のシーケンスを次の「比
較」の項で詳述する。
【００５２】以上述べた除算は、従来のＤk-1 からＲk
を得るための２の補数の必要性を乗算だけでなく、乗算
と加算を行わねばならない１の補数の演算に置き換えた
ものとなっている。
を得るための２の補数の必要性を乗算だけでなく、乗算
と加算を行わねばならない１の補数の演算に置き換えた
ものとなっている。
【００５３】ハードウェアの設計では、これは２の補数
器（すなわち５６ビットの増分器（インクレメンタ））
の削除および３／２減算用のキャリー保存加算器（ＣＳ
Ａ）の付加を要する２／１加算器の代りの３／１加算器
の追加を意味する。
器（すなわち５６ビットの増分器（インクレメンタ））
の削除および３／２減算用のキャリー保存加算器（ＣＳ
Ａ）の付加を要する２／１加算器の代りの３／１加算器
の追加を意味する。
【００５４】本発明の除算器と従来の方法との比較 一般に、２次元収束除算アルゴリズムは、高速乗算器を
用いる場合に限り乗算を必要とするだけだから有利であ
る。従来の技術では、高速乗算器および２次収束除算ア
ルゴリズムの実行を示唆する乗算・加算機能を設計する
ことは可能である。
用いる場合に限り乗算を必要とするだけだから有利であ
る。従来の技術では、高速乗算器および２次収束除算ア
ルゴリズムの実行を示唆する乗算・加算機能を設計する
ことは可能である。
【００５５】本発明の除算器と従来の２次元収束アルゴ
リズムとを比較する。
リズムとを比較する。
【００５６】説明の便宜上、２個の５６ビット数間の除
算を考え、そして１個の５６×５６、２サイクル個別乗
算器を使用するものとする。また、そのような乗算器は
１１２ビットの結果を出すものとし、最終結果を得るた
めに２／１加算器の代りに３／１加算器を用い、また適
正なバイパスロジックを用いるものとする。上記の従来
の方法を用いれば、図１のパイプラインチャートはビッ
ト正規化およびローディング後に商が得られる。
算を考え、そして１個の５６×５６、２サイクル個別乗
算器を使用するものとする。また、そのような乗算器は
１１２ビットの結果を出すものとし、最終結果を得るた
めに２／１加算器の代りに３／１加算器を用い、また適
正なバイパスロジックを用いるものとする。上記の従来
の方法を用いれば、図１のパイプラインチャートはビッ
ト正規化およびローディング後に商が得られる。
【００５７】この乗算器は、バイパスを用いない場合に
は全部で４サイクルを要し、２の補数器が適正なバイパ
スを用いたとき１サイクルを要する。この乗算器の明示
パイプラインは次の通りである。
は全部で４サイクルを要し、２の補数器が適正なバイパ
スを用いたとき１サイクルを要する。この乗算器の明示
パイプラインは次の通りである。
【００５８】 ただし、Ｌ，Ｅ，Ｗは夫々乗算器（パイプライン図には
示されていない）のロード、乗算の実行および結果の書
込みを表わす。
示されていない）のロード、乗算の実行および結果の書
込みを表わす。
【００５９】図１の従来技術では１３ステップおよび１
２回の乗算がある。前述のように、本発明における実行
は前述の１２回ではなく、１１回の乗算しか必要としな
い。一般に１２回の乗算を行うアルゴリズムを用いる理
由は、１１回の乗算法を用いた場合には図２のパイプラ
インが行われることになるからである。図２から、４回
の余分なサイクルが商を得るのに必要であることが分か
る。
２回の乗算がある。前述のように、本発明における実行
は前述の１２回ではなく、１１回の乗算しか必要としな
い。一般に１２回の乗算を行うアルゴリズムを用いる理
由は、１１回の乗算法を用いた場合には図２のパイプラ
インが行われることになるからである。図２から、４回
の余分なサイクルが商を得るのに必要であることが分か
る。
【００６０】いずれにしても（図１において）ステップ
１がＤの２の補数について必要であり、ステップ２，
４，６，８，１０，１２が乗算に必要な項を計算し、ス
テップ３，５，７，９，１１，１３が商を計算する。こ
れは最高速の実行であるべきであり、ロードサイクル
（すなわち、パイプラインのＬサイクルは図に示してい
ない）のバイパスがあるものとする。また、ステップ
４，６，８，１０，１２は２の補数の形で前のＤを発生
する乗算器の結果を必要とするから、これより前には開
始出来ない。また、ステップ５，７，９，１１，１３も
それ以前には開始出来ない。最後に、図１の従来の除算
器の動作に必要なサイクル数は２０である。
１がＤの２の補数について必要であり、ステップ２，
４，６，８，１０，１２が乗算に必要な項を計算し、ス
テップ３，５，７，９，１１，１３が商を計算する。こ
れは最高速の実行であるべきであり、ロードサイクル
（すなわち、パイプラインのＬサイクルは図に示してい
ない）のバイパスがあるものとする。また、ステップ
４，６，８，１０，１２は２の補数の形で前のＤを発生
する乗算器の結果を必要とするから、これより前には開
始出来ない。また、ステップ５，７，９，１１，１３も
それ以前には開始出来ない。最後に、図１の従来の除算
器の動作に必要なサイクル数は２０である。
【００６１】図３において、本発明の除算器は１４サイ
クルで商を発生する。図３において、乗算器のロードサ
イクル（Ｌ）は従来の除算器の説明で明らかなように結
果がバイパスされるものとしたので生じない。また、２
の補数をつくる必要がないから、ステップ１はこの実行
と同様に開始出来る。しかしながら、正規化された結果
がロードされない（すなわち正規化装置が同一のチップ
上にない）場合には、商を１４サイクルおよび２１サイ
クルで発生する二つの実行（すなわち本発明と従来の技
術の実施）にはサイクルを１つ余分に加える必要があ
る。いずれにしても本発明のアルゴリズムは従来の２次
元収束アルゴリズムより著しく高速である。
クルで商を発生する。図３において、乗算器のロードサ
イクル（Ｌ）は従来の除算器の説明で明らかなように結
果がバイパスされるものとしたので生じない。また、２
の補数をつくる必要がないから、ステップ１はこの実行
と同様に開始出来る。しかしながら、正規化された結果
がロードされない（すなわち正規化装置が同一のチップ
上にない）場合には、商を１４サイクルおよび２１サイ
クルで発生する二つの実行（すなわち本発明と従来の技
術の実施）にはサイクルを１つ余分に加える必要があ
る。いずれにしても本発明のアルゴリズムは従来の２次
元収束アルゴリズムより著しく高速である。
【００６２】本発明の除算器の好適なハードウェアの実
施例を図４に示す。図４において、問題のオペランドは
正規化装置１８で正規化され、適当な乗算ハードウェア
２０ａおよび２０ｂを介して一対のオペランドレジスタ
２１および２２に向けられる。各オペランドレジスタの
出力はＭ／２乗算器２５に与えられ、このときオペラン
ドレジスタ２２の出力はインバータ２８で反転され、そ
のレジスタ内のオペランドの１の補数をつくる。以降で
はオペランドレジスタ２１を「非反転」レジスタ、オペ
ランドレジスタ２２を「反転」レジスタと呼ぶことにす
る。Ｍ／２乗算器２５は部分積ＰＰ1 とＰＰ2 をつく
る。（もし、２／１加算器をＭ／２乗算器２５の後に置
き、これら部分積をオペランドとして受けるようにすれ
ば、この加算器はＭ／２乗算器への２オペランド入力の
積に等しい和をつくることになる。）これら部分積は一
対のレジスタ、（レジスタＡ）３０と（レジスタＢ）３
２に加えられる。これらレジスタは３／１加算器３５へ
の３入力の内の２つを与える。３／１加算器３５への第
３の入力は更新された除数と被除数項について右シフト
値を与える一対のレジスタの内の一方から得られる。第
１の位置決めパスはマルチプレクサ３３を通りレジスタ
３４に向う。マルチプレクサ３３はレジスタ２１の内容
または結果レジスタ３９の内容をレジスタ３４（レジス
タＣ1 ）への入力として選ぶ。第２の位置決めパスはマ
ルチプレクサ６とレジスタ３７を通る。マルチプレクサ
３６は非反転レジスタ２１の内容または結果レジスタ３
９の内容を入力として受ける。レジスタ３４と３７の出
力はマルチプレクサ３８に与えられてこのマルチプレク
サ３８がこれらレジスタの内の一方の内容を選び、３／
１加算器３５の第３入力とする。３／１加算器３５の出
力は結果レジスタ３９に与えられる。結果レジスタ３９
の出力および非反転レジスタ２１の出力はマルチプレク
サ３６で多重化されてレジスタ３７の入力端に入る。
施例を図４に示す。図４において、問題のオペランドは
正規化装置１８で正規化され、適当な乗算ハードウェア
２０ａおよび２０ｂを介して一対のオペランドレジスタ
２１および２２に向けられる。各オペランドレジスタの
出力はＭ／２乗算器２５に与えられ、このときオペラン
ドレジスタ２２の出力はインバータ２８で反転され、そ
のレジスタ内のオペランドの１の補数をつくる。以降で
はオペランドレジスタ２１を「非反転」レジスタ、オペ
ランドレジスタ２２を「反転」レジスタと呼ぶことにす
る。Ｍ／２乗算器２５は部分積ＰＰ1 とＰＰ2 をつく
る。（もし、２／１加算器をＭ／２乗算器２５の後に置
き、これら部分積をオペランドとして受けるようにすれ
ば、この加算器はＭ／２乗算器への２オペランド入力の
積に等しい和をつくることになる。）これら部分積は一
対のレジスタ、（レジスタＡ）３０と（レジスタＢ）３
２に加えられる。これらレジスタは３／１加算器３５へ
の３入力の内の２つを与える。３／１加算器３５への第
３の入力は更新された除数と被除数項について右シフト
値を与える一対のレジスタの内の一方から得られる。第
１の位置決めパスはマルチプレクサ３３を通りレジスタ
３４に向う。マルチプレクサ３３はレジスタ２１の内容
または結果レジスタ３９の内容をレジスタ３４（レジス
タＣ1 ）への入力として選ぶ。第２の位置決めパスはマ
ルチプレクサ６とレジスタ３７を通る。マルチプレクサ
３６は非反転レジスタ２１の内容または結果レジスタ３
９の内容を入力として受ける。レジスタ３４と３７の出
力はマルチプレクサ３８に与えられてこのマルチプレク
サ３８がこれらレジスタの内の一方の内容を選び、３／
１加算器３５の第３入力とする。３／１加算器３５の出
力は結果レジスタ３９に与えられる。結果レジスタ３９
の出力および非反転レジスタ２１の出力はマルチプレク
サ３６で多重化されてレジスタ３７の入力端に入る。
【００６３】図４には３／１加算器が示されている。こ
の加算器３５は、レジスタ３０，３２，３７から３個の
オペランドを受けてそれらを周知の原理に従って合成し
てキャリー（Ｃ）および保存（Ｓ）出力を出すキャリー
保存加算器（ＣＳＡ）４２を含んでいる。ＣＳＡ４２の
キャリー出力および保存出力はキャリールックアヘッド
加算器（ＣＬＡ）４３の２つの入力端に送られる。ＣＬ
Ａ４３は周知の原理に従ってこれらＣおよびＳ出力を合
成して１つの出力をつくり、それを結果レジスタ３９に
与える。ＣＬＡ４３のこの出力はＣＳＡ４２への３オペ
ランド入力の和である。
の加算器３５は、レジスタ３０，３２，３７から３個の
オペランドを受けてそれらを周知の原理に従って合成し
てキャリー（Ｃ）および保存（Ｓ）出力を出すキャリー
保存加算器（ＣＳＡ）４２を含んでいる。ＣＳＡ４２の
キャリー出力および保存出力はキャリールックアヘッド
加算器（ＣＬＡ）４３の２つの入力端に送られる。ＣＬ
Ａ４３は周知の原理に従ってこれらＣおよびＳ出力を合
成して１つの出力をつくり、それを結果レジスタ３９に
与える。ＣＬＡ４３のこの出力はＣＳＡ４２への３オペ
ランド入力の和である。
【００６４】結果レジスタ３のレジスタ２１，２２間の
接続は一対一である。これに関し、レジスタ３７内のセ
ルはレジスタ２１，２２内の同一のレベルのセルに接続
される。しかしながら、マルチプレクサ３３と３６の出
力端およびレジスタ３４と３７の入力端の間の接続には
ハードワイヤードシフトが与えられる。このシフトは２
-(n-1)での所望の乗算を与える。
接続は一対一である。これに関し、レジスタ３７内のセ
ルはレジスタ２１，２２内の同一のレベルのセルに接続
される。しかしながら、マルチプレクサ３３と３６の出
力端およびレジスタ３４と３７の入力端の間の接続には
ハードワイヤードシフトが与えられる。このシフトは２
-(n-1)での所望の乗算を与える。
【００６５】連続的な値ＤＰ0 Ｐ1 …Ｐm とＮＰ0 Ｐ1
…Ｐm を得るために、図４のハードウェアは図３の反復
手順に対応するように機能すべく制御される。値Ｄ0 ＝
ＤＰ0 ＝ＤΦ0 ＋Ｄ２-(n-1)を得るために、このハード
ウェアは次のように動作する。まず正規化された除数オ
ペランドＤがマルチプレクサ２０ａ，２０ｂを介してレ
ジスタ２１と２２に置かれる。反転オペランドレジスタ
２２はＤを反転してその１の補数Φ0 をつくる。オペラ
ンドＤとΦ0 がＭ／２乗算器２５に加えられ、さらに積
ＤΦ0 を表わす部分積がレジスタ３０，３２に記憶され
る。その間、オペランドＤはマルチプレクサ３３を通り
レジスタ３４に入れられ、その結果、ハードワイヤリン
グ４０がそのオペランドを右シフトしてＤ２-(n-1)をつ
くり、これがレジスタ３４に記憶される。マルチプレク
サ３８はレジスタ３４の出力３／１加算器３５への第３
入力として選ぶ。レジスタ３０，３２，３４の内容は３
／１加算器に加えられてＤΦ0 ＋Ｄ２-(n-1)＝Ｄ0 を得
る。これが結果レジスタ３９に入れられる。
…Ｐm を得るために、図４のハードウェアは図３の反復
手順に対応するように機能すべく制御される。値Ｄ0 ＝
ＤＰ0 ＝ＤΦ0 ＋Ｄ２-(n-1)を得るために、このハード
ウェアは次のように動作する。まず正規化された除数オ
ペランドＤがマルチプレクサ２０ａ，２０ｂを介してレ
ジスタ２１と２２に置かれる。反転オペランドレジスタ
２２はＤを反転してその１の補数Φ0 をつくる。オペラ
ンドＤとΦ0 がＭ／２乗算器２５に加えられ、さらに積
ＤΦ0 を表わす部分積がレジスタ３０，３２に記憶され
る。その間、オペランドＤはマルチプレクサ３３を通り
レジスタ３４に入れられ、その結果、ハードワイヤリン
グ４０がそのオペランドを右シフトしてＤ２-(n-1)をつ
くり、これがレジスタ３４に記憶される。マルチプレク
サ３８はレジスタ３４の出力３／１加算器３５への第３
入力として選ぶ。レジスタ３０，３２，３４の内容は３
／１加算器に加えられてＤΦ0 ＋Ｄ２-(n-1)＝Ｄ0 を得
る。これが結果レジスタ３９に入れられる。
【００６６】Ｄ0 の計算中に値ＮＰ0 ＝ＮΦ0 ＋Ｎ２
-(n-1)を得るために、正規化された分子Ｎがマルチプレ
クサ２０ａを介して非反転オペランドレジスタ２１に与
えられ、その間、正規化された分母Ｄが反転オペランド
レジスタ２２に保持される。以上のように、除数Ｄは反
転されてその１の補数Φ0 をつくる。オペランドＮとΦ
0 はＭ／２乗算器２５に入力され、そして積ＮΦ0 を表
わす部分積がレジスタ３０と３２に置かれる。その間、
被除数オペランドＮはパス３６，４１，３７により右シ
フトされてレジスタ３７にＮ２-(n-1)を与える。マルチ
プレクサ３８はレジスタ３７の内容を選ぶように切換わ
る。レジスタ３０，３２，３７の内容は３／１加算器に
入力され、結果としてのＮΦ0 ＋Ｎ２-(n-1)＝ＮＰ0 が
結果レジスタ３９に入力される。
-(n-1)を得るために、正規化された分子Ｎがマルチプレ
クサ２０ａを介して非反転オペランドレジスタ２１に与
えられ、その間、正規化された分母Ｄが反転オペランド
レジスタ２２に保持される。以上のように、除数Ｄは反
転されてその１の補数Φ0 をつくる。オペランドＮとΦ
0 はＭ／２乗算器２５に入力され、そして積ＮΦ0 を表
わす部分積がレジスタ３０と３２に置かれる。その間、
被除数オペランドＮはパス３６，４１，３７により右シ
フトされてレジスタ３７にＮ２-(n-1)を与える。マルチ
プレクサ３８はレジスタ３７の内容を選ぶように切換わ
る。レジスタ３０，３２，３７の内容は３／１加算器に
入力され、結果としてのＮΦ0 ＋Ｎ２-(n-1)＝ＮＰ0 が
結果レジスタ３９に入力される。
【００６７】結果ＮＰ0 が結果レジスタ３９に入力され
る間に前の結果ＤＰ0 がマルチプレクサ２０ａ，２０ｂ
を介して結果レジスタ３９からレジスタ２１，２２に送
られる。これにより、レジスタ２１，２２はＤＰ0 Ｐ1
の計算を開始する。これと同時に、マルチプレクサ３３
と３６は結果レジスタ３９の出力を選択するように条件
づけられる。これらのセッティングは以降の動作中維持
される。
る間に前の結果ＤＰ0 がマルチプレクサ２０ａ，２０ｂ
を介して結果レジスタ３９からレジスタ２１，２２に送
られる。これにより、レジスタ２１，２２はＤＰ0 Ｐ1
の計算を開始する。これと同時に、マルチプレクサ３３
と３６は結果レジスタ３９の出力を選択するように条件
づけられる。これらのセッティングは以降の動作中維持
される。
【００６８】図３は本発明による乗算−加算プロセスを
図４の実施例でいかにして行うかを示すものである。図
４の除算器はレジスタの同期化に使用可能な従来のパイ
プラインクロックＣp を有するパイプラインドマシンと
して実施されている。これを図４に示す。図３において
は、１８ピリオドのパイプラインクロックが示してあ
る。これらピリオドの内の１４ピリオドにおいて、１２
の重畳したパイプラインサイクルが更新された除数と商
の計算に用いられる。各サイクルは基本形ＬＥＷを有
し、そのサイクルの三つの相がこのパイプラインクロッ
クにおいて三つの連続するピリオドで行われる。これに
関し、Ｌはクロックピリオドｉでのオペランドレジスタ
２１と２２のローディングを表わす。更新された除数の
計算において、Ｅはクロックピリオドｉ＋１でのレジス
タ３０，３２，３４へのオペランド入力による乗算−加
算の実行を表わす。被除数更新計算におけるＥはクロッ
クピリオドｉ＋１でのレジスタ３０，３２，３７へのオ
ペランド入力による乗算−加算の実行を表わす。すべて
の計算サイクルにおいて、Ｗはクロックピリオドｉ＋２
でのレジスタ３９への結果の書込みを表わす。
図４の実施例でいかにして行うかを示すものである。図
４の除算器はレジスタの同期化に使用可能な従来のパイ
プラインクロックＣp を有するパイプラインドマシンと
して実施されている。これを図４に示す。図３において
は、１８ピリオドのパイプラインクロックが示してあ
る。これらピリオドの内の１４ピリオドにおいて、１２
の重畳したパイプラインサイクルが更新された除数と商
の計算に用いられる。各サイクルは基本形ＬＥＷを有
し、そのサイクルの三つの相がこのパイプラインクロッ
クにおいて三つの連続するピリオドで行われる。これに
関し、Ｌはクロックピリオドｉでのオペランドレジスタ
２１と２２のローディングを表わす。更新された除数の
計算において、Ｅはクロックピリオドｉ＋１でのレジス
タ３０，３２，３４へのオペランド入力による乗算−加
算の実行を表わす。被除数更新計算におけるＥはクロッ
クピリオドｉ＋１でのレジスタ３０，３２，３７へのオ
ペランド入力による乗算−加算の実行を表わす。すべて
の計算サイクルにおいて、Ｗはクロックピリオドｉ＋２
でのレジスタ３９への結果の書込みを表わす。
【００６９】更新除数および被除数についてのこの重畳
した反復計算の実行において、図４の装置は図３のピリ
オド１において、マルチプレクサ２０ａ，２０ｂを正規
化された除数オペランドＤを非反転および反転レジスタ
に送らせるようにセットすることによって初期化され、
ピリオド２でこれらマルチプレクサが正規化された被除
数Ｎをレジスタ２１に、そして除数Ｄをレジスタ２２に
送る。ピリオド３でマルチプレクサ２０ａ，２０ｂは共
に結果レジスタ３９の出力を選択するようにセットされ
る。同様に、ピリオド１（図３）において、マルチプレ
クサ３３がレジスタ３４への入力として非反転レジスタ
２１の出力を選択し、第１および第２ピリオドでマルチ
プレクサ３６がレジスタ３７への入力としてレジスタ２
１の出力を選択する。図３の第３ピリオドからマルチプ
レクサ３３，３６は共にそれらに関連するレジスタへの
入力として結果レジスタ３９の出力を選択するようにセ
ットされる。マルチプレクサ３８は、シフトされた現在
の除数ＤＰ0 Ｐ1 …Ｐk-1２-(n-1)が更新された除数Ｄ
Ｐ0 Ｐ1 …Ｐk の計算中に３／１加算器３５に与えら
れ、その間更新された被除数ＮＰ0 Ｐ1 …Ｐk の加算器
３５による計算中にシフトされた現在の被除数ＮＰ0 Ｐ
1 …Ｐk-1 ２-(n-1)がレジスタを介して与えられるよう
に、３／１加算器３５に対し位相のずれたレジスタ３４
と３７の内容を与えるように動作する。
した反復計算の実行において、図４の装置は図３のピリ
オド１において、マルチプレクサ２０ａ，２０ｂを正規
化された除数オペランドＤを非反転および反転レジスタ
に送らせるようにセットすることによって初期化され、
ピリオド２でこれらマルチプレクサが正規化された被除
数Ｎをレジスタ２１に、そして除数Ｄをレジスタ２２に
送る。ピリオド３でマルチプレクサ２０ａ，２０ｂは共
に結果レジスタ３９の出力を選択するようにセットされ
る。同様に、ピリオド１（図３）において、マルチプレ
クサ３３がレジスタ３４への入力として非反転レジスタ
２１の出力を選択し、第１および第２ピリオドでマルチ
プレクサ３６がレジスタ３７への入力としてレジスタ２
１の出力を選択する。図３の第３ピリオドからマルチプ
レクサ３３，３６は共にそれらに関連するレジスタへの
入力として結果レジスタ３９の出力を選択するようにセ
ットされる。マルチプレクサ３８は、シフトされた現在
の除数ＤＰ0 Ｐ1 …Ｐk-1２-(n-1)が更新された除数Ｄ
Ｐ0 Ｐ1 …Ｐk の計算中に３／１加算器３５に与えら
れ、その間更新された被除数ＮＰ0 Ｐ1 …Ｐk の加算器
３５による計算中にシフトされた現在の被除数ＮＰ0 Ｐ
1 …Ｐk-1 ２-(n-1)がレジスタを介して与えられるよう
に、３／１加算器３５に対し位相のずれたレジスタ３４
と３７の内容を与えるように動作する。
【００７０】一般に、パイプラインクロックピリオドｍ
−１において現在の除数ＤＰ0 Ｐ1…Ｐk-1 が結果レジ
スタ３９への書込み中であれば、更新された除数ＤＰ0
Ｐ1…Ｐk を計算するためのＬＥＷ計算サイクルがパイ
プラインクロックピリオドｍで始まる。このとき、非反
転レジスタ２１は乗算器の一つの入力端に値ＤＰ0 Ｐ1
…Ｐk-1 を与え、その値の１の補数Φk が他方の入力端
に与えられる。現在、除数ＤＰ0 Ｐ1 …Ｐk-1 がレジス
タ２１に入れられると同時に、これも３３，４０を介し
て右シフトされたレジスタ３４に入れられる。このよう
に、パイプラインクロックピリオドｍ＋１でＤＰ0 Ｐ1
…Ｐk-1 Φk の乗算を表わす二つの部分積がレジスタ３
０と３２に入れられる。これと同時に、マルチプレクサ
３８はレジスタ３４の内容を選択し、加算器３５がレジ
スタ３０，３２，３４の内容を組合せて更新された除数
ＤＰ0 Ｐ1 …Ｐk をつくる。サイクルピリオドｍ＋１に
おいて、更新された被除数ＮＰ0 Ｐ1 …Ｐk-1 が非反転
レジスタ２１に入れられ、右シフトされてレジスタ３７
に入れられる。値Φk は２２，２８を介して連続して与
えられる。さて、クロックピリオドｍ＋２において、更
新された除数ＤＰ0Ｐ1 …Ｐk が結果レジスタ３９に書
込まれる。これと同時に、ＮＰ0 Ｐ1 …Ｐk- 1 Φk を表
わす部分積と右シフトされた項ＮＰ0 Ｐ1 …Ｐk-1 ２
-(n-1)がレジスタ３０と３２およびレジスタ３７からマ
ルチプレクサ３８を介して加算器３５に送られる。次の
ピリオドｍ＋３において、更新された被除数ＮＰ0 Ｐ1
…Ｐk が結果レジスタ３９に書込まれる。
−１において現在の除数ＤＰ0 Ｐ1…Ｐk-1 が結果レジ
スタ３９への書込み中であれば、更新された除数ＤＰ0
Ｐ1…Ｐk を計算するためのＬＥＷ計算サイクルがパイ
プラインクロックピリオドｍで始まる。このとき、非反
転レジスタ２１は乗算器の一つの入力端に値ＤＰ0 Ｐ1
…Ｐk-1 を与え、その値の１の補数Φk が他方の入力端
に与えられる。現在、除数ＤＰ0 Ｐ1 …Ｐk-1 がレジス
タ２１に入れられると同時に、これも３３，４０を介し
て右シフトされたレジスタ３４に入れられる。このよう
に、パイプラインクロックピリオドｍ＋１でＤＰ0 Ｐ1
…Ｐk-1 Φk の乗算を表わす二つの部分積がレジスタ３
０と３２に入れられる。これと同時に、マルチプレクサ
３８はレジスタ３４の内容を選択し、加算器３５がレジ
スタ３０，３２，３４の内容を組合せて更新された除数
ＤＰ0 Ｐ1 …Ｐk をつくる。サイクルピリオドｍ＋１に
おいて、更新された被除数ＮＰ0 Ｐ1 …Ｐk-1 が非反転
レジスタ２１に入れられ、右シフトされてレジスタ３７
に入れられる。値Φk は２２，２８を介して連続して与
えられる。さて、クロックピリオドｍ＋２において、更
新された除数ＤＰ0Ｐ1 …Ｐk が結果レジスタ３９に書
込まれる。これと同時に、ＮＰ0 Ｐ1 …Ｐk- 1 Φk を表
わす部分積と右シフトされた項ＮＰ0 Ｐ1 …Ｐk-1 ２
-(n-1)がレジスタ３０と３２およびレジスタ３７からマ
ルチプレクサ３８を介して加算器３５に送られる。次の
ピリオドｍ＋３において、更新された被除数ＮＰ0 Ｐ1
…Ｐk が結果レジスタ３９に書込まれる。
【００７１】夫々図４に示す二つの装置の一方を更新さ
れた除数の計算に、そして他方を更新された商の計算に
用いるように並列に動作させることが出来る。この場
合、一方の装置からの更新された除数をそれ自体の反転
および非反転レジスタに、そしてまた更新される商の計
算のための他方の装置の反転レジスタに戻すようにす
る。
れた除数の計算に、そして他方を更新された商の計算に
用いるように並列に動作させることが出来る。この場
合、一方の装置からの更新された除数をそれ自体の反転
および非反転レジスタに、そしてまた更新される商の計
算のための他方の装置の反転レジスタに戻すようにす
る。
【００７２】本発明は図４に示す実施例によってのみ可
能であるのではなく、そのハードウェア構成は適用すべ
き技術における実行に合せて変更することが出来る。例
えば、適用すべき技術によっては、反転オペランドは不
要であり、あるいは正規化装置が他の演算ハードウェア
動作等にすでに必要なものとなっていることもある。図
４の装置では次に述べるハードウェアが必要である。す
なわち、正規化装置１８（一般に収束除算アルゴリズム
に必要）、レジスタ３７、３／２減算のためのＣＳＡ加
算器、１の補数をつくるためのインバータ、オペランド
レジスタにおけるマルチプレクサについての付加的な一
つの入力がそれである。パイプラインドマシンには高速
乗算のためにすでに存在しているバイパスバスがある。
このハードウェア構成は、高速除算のための付加的なハ
ードウェアが２サイクル乗算器を設計するのに必要なハ
ードウェアの量を考えると必要であることを示してい
る。また、加算／減算アルゴリズムを用いる同程度の速
度のの除算を行うのに必要なハードウェアの量を考えれ
ば、このような付加的な、ハードウェアは無視しうるも
のである。
能であるのではなく、そのハードウェア構成は適用すべ
き技術における実行に合せて変更することが出来る。例
えば、適用すべき技術によっては、反転オペランドは不
要であり、あるいは正規化装置が他の演算ハードウェア
動作等にすでに必要なものとなっていることもある。図
４の装置では次に述べるハードウェアが必要である。す
なわち、正規化装置１８（一般に収束除算アルゴリズム
に必要）、レジスタ３７、３／２減算のためのＣＳＡ加
算器、１の補数をつくるためのインバータ、オペランド
レジスタにおけるマルチプレクサについての付加的な一
つの入力がそれである。パイプラインドマシンには高速
乗算のためにすでに存在しているバイパスバスがある。
このハードウェア構成は、高速除算のための付加的なハ
ードウェアが２サイクル乗算器を設計するのに必要なハ
ードウェアの量を考えると必要であることを示してい
る。また、加算／減算アルゴリズムを用いる同程度の速
度のの除算を行うのに必要なハードウェアの量を考えれ
ば、このような付加的な、ハードウェアは無視しうるも
のである。
【００７３】以上のように、本発明の除算器は３／２加
算器、反転ロジックおよび更に１個のレジスタを必要と
するが、従来のアルゴリズムでは専用の２の補数器が必
要である。本発明の除算器に必要な付加的ロジックはこ
の専用加算器より著しく安価である。もちろん、従来の
アルゴリズムで必要な２の補数をつくるのに現存の加算
器を用いることが出来る。しかしながら、多重化ロジッ
クをその加算器に加えなければならず、一般に浮動小数
点加算器にはパイプラインでなければ一つの加算を行う
ための２以上のサイクルが必要であるから、２の補数の
移動と加算が必要となる。これは、２の補数は前後する
ものでないため（２の補数は一つの乗算結果について得
られねばならず、すなわち乗算と２の補数をとることと
の間にはデータインターロックが存在する）である。２
の補数器を使用すれば別のサイクルは不要である。
算器、反転ロジックおよび更に１個のレジスタを必要と
するが、従来のアルゴリズムでは専用の２の補数器が必
要である。本発明の除算器に必要な付加的ロジックはこ
の専用加算器より著しく安価である。もちろん、従来の
アルゴリズムで必要な２の補数をつくるのに現存の加算
器を用いることが出来る。しかしながら、多重化ロジッ
クをその加算器に加えなければならず、一般に浮動小数
点加算器にはパイプラインでなければ一つの加算を行う
ための２以上のサイクルが必要であるから、２の補数の
移動と加算が必要となる。これは、２の補数は前後する
ものでないため（２の補数は一つの乗算結果について得
られねばならず、すなわち乗算と２の補数をとることと
の間にはデータインターロックが存在する）である。２
の補数器を使用すれば別のサイクルは不要である。
【００７４】附記Ａ： ２の補数の証明 ｙ＋ｙ′＝２ならば、ｙ′はｙの２の補数である。
【００７５】ｙを０からｎ−１までの長さｎの２進スト
リングに関連した１０進値とする。このストリングは小
数ｙ0 ｙ1 …ｙn-1 であるとすると、 ｙ′をｙの２の補数であるとすると、ｙ′はｙのすべて
のエレメントを反転し１を加えることによってつくるこ
とが出来る。
リングに関連した１０進値とする。このストリングは小
数ｙ0 ｙ1 …ｙn-1 であるとすると、 ｙ′をｙの２の補数であるとすると、ｙ′はｙのすべて
のエレメントを反転し１を加えることによってつくるこ
とが出来る。
【００７６】従って、ｙ′に関連する１０進値は、 従って、 すなわち、ｙ′＝２−ｙであり、ｙ′はｙの２の補数で
ある。
ある。
【００７７】附記Ｂ： １の補数の証明 ｙ′は、ｙ＋ｙ′＝２−２-(n-1)であれば、ｙの１の補
数である。
数である。
【００７８】 要するにｙ′は、ｙ′＝２−ｙ−２-(n-1)のとき、ｙの
１の補数である。
１の補数である。
【００７９】
【発明の効果】本発明の２次元収束型除算器は、従来の
ものと比較して実行時間が短く、セルについて安価なも
のである。
ものと比較して実行時間が短く、セルについて安価なも
のである。
【図１】従来のパイプライン実行シーケンスを示す図。
【図２】従来の他のパイプライン実行シーケンスを示す
図。
図。
【図３】本発明による除算器におけるパイプライン実行
シーケンスを示す図。
シーケンスを示す図。
【図４】本発明による除算装置のハードウェア構成の一
例を示す図。
例を示す図。
２０ａ，２０ｂ，３３，３６，３８ マルチプレクサ ２１，２２ オペランドレジスタ ２５ Ｍ／２乗算器 ３０，３２，３４，３７ レジスタ ３５ ３／１加算器 ３９ 結果レジスタ ４２ キャリー保存加算器 ４３ キャリールックアヘッド加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョゼフィン、エー、ボストン アメリカ合衆国ニューヨーク州、ワッピン ガーズ、フォールズ、ポーレット、レー ン、14
Claims (8)
- 【請求項１】ディジタル被除数オペランドＮをディジタ
ル除数オペランドＤで除算して商オペランドＱを得るた
めの除算装置であって、 除数オペランドＤに応じて更新除数値ＤＰ0 Ｐ1 …Ｐm
を与える手段と、 前記除数オペランドＤ、前記被除数オペランドＮ、およ
び前記更新除数値ＤＰ0 Ｐ1 …Ｐm に応じて更新被除数
値ＮＰ0 Ｐ1 …Ｐm を計算するための収束ファクタ計算
手段と、 を備え、 積Ｐ0 Ｐ1 …Ｐm は、ＮＰ0 Ｐ1 …Ｐm がＱに収束し、
Ｐ0 Ｐ1 …Ｐm が１に収束するような値を持っている、 最短実行時間および最少ハードウェアによる上記除算を
行うための除算装置。 - 【請求項２】前記積Ｐ0 Ｐ1 …Ｐm は、ｋを０＜ｋ＜
ｍ、とした一連の値Ｐk の積であり、Ｄk-1 の１の補数
をΦk 、オペランドＮとＤのビット長をｎとし、Ｐk を
Φk ＋２-(n-1)の形で表わされるものとして、ＤＰ0 Ｐ
1 …Ｐk ＝Ｄk-1 Ｐk である、請求項１に記載の除算装
置。 - 【請求項３】前記収束ファクタ計算手段は一連の積（Ｎ
Ｐ0 ），（ＮＰ0 Ｐ1 ）…（ＮＰ0Ｐ1 …Ｐm ）を計算
するものである、請求項２に記載の除算装置。 - 【請求項４】前記収束ファクタ計算手段は一連の積（Ｄ
Ｐ0 ）、（ＤＰ0 Ｐ1 ）…（ＤＰ0Ｐ1 …Ｐm ）の夫々
の決定後に前記一連の積（ＮＰ0 ）、（ＮＰ0 Ｐ1 ）…
（ＮＰ0 Ｐ1 …Ｐm ）の夫々を計算する、請求項３に記
載の除算装置。 - 【請求項５】ディジタル被除数オペランドＮをディジタ
ル除数オペランドＤで除算して商オペランドＱを得るた
めの除算装置であって、 値ＤＰ0 Ｐ1 …Ｐk-1 を表わす除数信号を与える除数手
段と、 この除数手段に接続されて上記値ＤＰ0 Ｐ1 …Ｐk-1 の
１の補数を表わす補数信号Φk を与える補数手段と、 値ＮＰ0 Ｐ1 …Ｐk-1 を表わす商信号を与える商手段
と、 上記補数手段および商手段に接続されて、夫々上記補数
信号および商信号に応じ値ＮＰ0 Ｐ1 …Ｐk-1 Φk の部
分積を表わす２個の部分積信号を発生する乗算手段と、 上記商手段に接続され、（ｎ−１）をオペランドＤとＮ
の最少桁ビットの位置番号を表わす値としてソフト値Ｎ
Ｐ0 Ｐ1 …Ｐk-1 ２-(n-1)を表わすシフト信号を与える
シフト手段と、 上記乗算手段およびシフト手段に接続されて、上記２個
の部分積信号および上記シフト信号により表わされる値
を加算することによりＱ＝ＮＰ0 Ｐ1 …Ｐm を表わす商
信号を発生する加算手段とを備えた除算装置。 - 【請求項６】前記加算手段は前記乗算手段およびシフト
手段に接続され、前記２個の部分積信号およびシフト信
号に応じてキャリー信号および保存信号を発生するキャ
リー保存加算器と、このキャリー保存加算器に接続され
て、上記キャリー信号および保存信号に応じて前記商信
号を発生するキャリールックアヘッド加算器とを含んで
いる、請求項５に記載の除算装置。 - 【請求項７】２個の部分積信号を発生する乗算手段と３
個のオペランドに応じてその和を発生する３対１加算手
段とを含むディジタルコンピュータシステムにおいて、
夫々２進小数点以下にｎ−１ビットを有するｎビットの
正規化された多ビット数であるディジタル被除数Ｎのデ
ィジタル除数Ｄによる除算によってディジタル商Ｑを得
るための除算方法であって、 現在の除数ＤＰ0 Ｐ1 …Ｐk-1 とその１の補数Φk を置
数するステップと、 上記除数とその１の補数に応じて前記乗算手段におい
て、ＤＰ0 Ｐ1 …Ｐk-1Φk を表わす２個の部分積を発
生するステップと、 更新された除数を右シフトして右シフト除数項ＤＰ0 Ｐ
1 …Ｐk-1 ２-(n-1)を発生するステップと、 上記２個の部分積および上記右シフト除数項に応じて上
記３対１加算手段で更新された除数項ＤＰ0 Ｐ1 …Ｐk
を発生するステップと、 現在の被除数項ＮＰ0 Ｐ1 …Ｐk-1 とその１の補数Φk
を置数するステップと、 上記現在の被除数項とその１の補数に応じて上記乗算手
段において積ＮＰ0 Ｐ1 …Ｐk-1 Φk を表わす２個の部
分積信号を発生するステップと、 上記現在の被除数項を右シフトして右シフト被除数項Ｄ
Ｐ0 Ｐ1 …Ｐk-1 ２-( n-1)を発生するステップと、 上記２個の部分積および右シフトされた項に応じて上記
３対１加算手段で更新された被除数項ＮＰ0 Ｐ1 …Ｐk
を発生するステップとを含んでいる除算方法。 - 【請求項８】積Ｐ0 Ｐ1 …Ｐk の大きさが、前記更新さ
れた被除数項がＱに、また前記更新された除数項が１に
夫々収束するような大きさとなるまで、前記各ステップ
をくり返す、請求項７に記載の除算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/655,316 US5140545A (en) | 1991-02-13 | 1991-02-13 | High performance divider with a sequence of convergence factors |
| US655316 | 1991-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628155A true JPH0628155A (ja) | 1994-02-04 |
| JP2597775B2 JP2597775B2 (ja) | 1997-04-09 |
Family
ID=24628407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275744A Expired - Lifetime JP2597775B2 (ja) | 1991-02-13 | 1991-10-23 | 除算方法および除算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5140545A (ja) |
| EP (1) | EP0499705A3 (ja) |
| JP (1) | JP2597775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478745A4 (en) * | 1990-04-04 | 1993-09-01 | International Business Machines Corporation | High performance interlock collapsing scism alu apparatus |
| EP0498067A2 (en) * | 1991-02-08 | 1992-08-12 | International Business Machines Corporation | Microcode generation for a scalable compound instruction set machine |
| JPH0535773A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | ベクトル除算方式とその装置 |
| GB2293469A (en) * | 1994-09-22 | 1996-03-27 | Secr Defence | Error detection in arithmetic circuit. |
| US5696713A (en) * | 1995-08-21 | 1997-12-09 | International Business Machines Corporation | Method for faster division by known divisor while maintaining desired accuracy |
| US5825681A (en) * | 1996-01-24 | 1998-10-20 | Alliance Semiconductor Corporation | Divider/multiplier circuit having high precision mode |
| US6751645B1 (en) * | 1999-02-17 | 2004-06-15 | Elbrus International Limited | Methods and apparatus for performing pipelined SRT division |
| US20040117423A1 (en) * | 2002-12-11 | 2004-06-17 | Xiaohua Shi | Signed integer long division apparatus and methods for use with processors |
| US20140195581A1 (en) * | 2013-01-08 | 2014-07-10 | Analog Devices, Inc. | Fixed point division circuit utilizing floating point architecture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321517A (ja) * | 1988-06-23 | 1989-12-27 | Nec Corp | 除算装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
| JPS62118474A (ja) * | 1985-11-19 | 1987-05-29 | Hitachi Ltd | ベクトル除算装置の制御方式 |
| US4991132A (en) * | 1987-12-17 | 1991-02-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus for executing division by high-speed convergence processing |
| US5046038A (en) * | 1989-07-07 | 1991-09-03 | Cyrix Corporation | Method and apparatus for performing division using a rectangular aspect ratio multiplier |
| US5065352A (en) * | 1989-08-16 | 1991-11-12 | Matsushita Electric Industrial Co., Ltd. | Divide apparatus employing multiplier with overlapped partial quotients |
-
1991
- 1991-02-13 US US07/655,316 patent/US5140545A/en not_active Expired - Fee Related
- 1991-10-23 JP JP3275744A patent/JP2597775B2/ja not_active Expired - Lifetime
- 1991-12-09 EP EP19910121058 patent/EP0499705A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321517A (ja) * | 1988-06-23 | 1989-12-27 | Nec Corp | 除算装置 |
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|---|---|---|---|---|
| US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
Also Published As
| Publication number | Publication date |
|---|---|
| US5140545A (en) | 1992-08-18 |
| EP0499705A3 (en) | 1993-03-10 |
| EP0499705A2 (en) | 1992-08-26 |
| JP2597775B2 (ja) | 1997-04-09 |
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