JPH0414366B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は固定小数点オペランドおよび浮動小数
点オペランドのための高速デイジタル乗算装置に
関する。 ［従来技術］ 近年、科学技術計算のためにコンピユータを使
用することは非常に多い。通常のアプリケーシヨ
ンは、コンピユータによる設計（CAD）、大規模
なモデル化およびシミユレーシヨン、グラフイツ
ク表示のための計算、物理・化学・生物学の分野
における複雑な計算を有している。しかしながら
どんなに複雑な数値計算であつてもそれは、加
算、減算、乗算および除算の組合せに帰着でき
る。通常の事務用アプリケーシヨンにおいて乗算
および除算が用いられることはあまりないが、科
学技術計算用のプログラムにおいては、特に乗算
の使用頻度は著しく高い。 算術的な乗算は加算の繰返しとして定義され
る。被乗数はそれ自身に、乗数により指定された
回数だけ加算される。紙とエンピツを用いる人間
は被乗数と乗算の乗数を１回に１桁ずつ処理して
からその部分積を加算する。この基本的な考え方
はプロセツサによつても用いられる。プロセツサ
はマイクロコードとハードウエアの組合せを用い
てシフトおよび加算アルゴリズムを実行する。乗
数および被乗数のオペランドは２進形式で記憶さ
れている。最も簡単なのは、１回に１ビツトのみ
を吟味し正のオペランドのみを仮定するものであ
る。吟味されたビツトによつて、累算された積に
被乗数を加算すべきかどうかを判定する。そのビ
ツトが“１”ならば、被乗数は累算された積に加
算され、そのビツトが“０”ならば、何も加算さ
れない。新たに累算された積は１桁分シフトされ
て、次の繰返しのための入力として用いられる。
乗数も累算された積と同じ方向にシフトされ、次
のビツトが吟味される。残りの乗数ビツトを累算
された積の入つている同じレジスタに入れる場合
もある。この基本的なシフトおよび加算に関して
これまで様々な方法が適用されている。乗算のう
ち、１回に１ビツトではなく数ビツトを吟味する
場合もある。その場合は、累算された積に加算す
べき値は被乗数の倍数（例えば２倍、４倍）であ
り、シフト量は１度に吟味されるビツト数に関係
する。負の数値を正しく解釈するための準備を行
う場合もある。 従来のシフトおよび加算プロセツサは、実行速
度と必要回路数の関係はうまくつり合いがとれて
いる。オペレーシヨンの速度を増加するために、
並列式部分積乗算器を使用して固定小数点数の乗
算を実行するプロセツサもある。このタイプの乗
算器は、乗数および被乗数の一部から複数の部分
積を同時に生成する。最終積はそれから部分積を
まとめて加算することによつて生成される。 ［発明が解決しようとする問題点］ 従来のシフトおよび加算の手法を用いる乗算装
置はその処理速度が比較的遅く、また、これを改
善した部分積乗算装置は固定小数点数しか処理で
きないという問題があつた。 本発明の目的は固定小数点および浮動小数点数
のいずれをも高速に処理することができる乗算装
置を提供することにある。 ［問題点を解決するための手段］ 本発明は、乗算すべき２つのオペランドを受け
取る入力バスと、 該入力バスに接続され前記２つのオペランドの
各々の少なくとも一部分を受け取る複数のレジス
タと、 該複数のレジスタの少なくとも１つに接続され
前記複数のレジスタの少なくとも２つの内容を乗
算することによつて部分積を生成する複数の乗算
器と、 該複数の乗算器の各々に接続され前記複数の乗
算器の各々によつて生成される部分積を合計して
最終積を生成する加算手段と、 前記入力バスに接続され前記２つのオペランド
に係る符号情報および指数情報を受け取る複数の
指数レジスタと、 該複数の指数レジスタの少なくとも２つに接続
され結果符号ビツトを生成する論理手段と、 前記複数の指数レジスタの少なくとも２つに接
続され複数の結果指数ビツトを生成する指数加算
手段と、 前記加算手段、前記論理手段、および前記指数
加算手段に接続され前記最終積に係る正しい符号
ビツトおよび指数ビツトを組合せる指数部組合せ
手段と、 前記加算手段および前記複数の乗算器の少なく
とも１つに接続され最終積を必要なだけシフトす
るシフト手段と、 該シフト手段に接続され前記最終積に係る正し
い小数部ビツトを組合せる小数部組合せ手段と、 前記指数部組合せ手段および前記小数部組合せ
手段に接続され、前記２つのオペランドの積を構
成する符号ビツト、指数ビツト、および小数部ビ
ツトを受け取る出力バスとを有することを特徴と
する乗算装置である。 ［実施例］ 乗算オペレーシヨンに係るオペランドおよび演
算結果は２進ビツトによつてある様式で表わされ
る。固定小数点数は単に２の補数表示によつて形
成される。整数オペランドは４バイト長、整数結
果は８バイト長である。浮動小数点数は、符号ビ
ツト、指数部、および小数部を有する。符号ビツ
ト、“０”は正オペランドを示唆し、符号ビツト
“１”は負オペランドを示唆する。指数は７ビツ
トの64増しコードによつて表わされる。指数部は
16のべき指数を表わしており、従つて小数部は16
の指数乗と掛け合わされる。小数部は上位桁のす
ぐ左に基点を有する16進数字によつて表わされ
る。データの形式によつて小数部の桁数が確定す
る。短精度浮動小数点形式は６桁、長精度浮動小
数点形式は14桁、拡張精度浮動小数点形式は28桁
である。 第３図について説明する。短精度浮動小数点形
式１０は、符号ビツト、７ビツトの指数部、６桁
（24ビツト）の小数部を有する。長精度浮動小数
点形式１１は、符号ビツト、７ビツトの指数部、
14桁（56ビツト）の小数部を有する。拡張精度浮
動小数点形式は、上位部１２と下位部１３から成
り、上位部１２および下位部１３はいずれも、符
号ビツト、７ビツトの指数部および、28桁のうち
の14桁（56ビツト）の小数部を有する。上位部１
２は左側14桁のための小数部を有し、下位部１３
は右側14桁のための小数部を有する。 固定小数点形式１４は32ビツト（４バイト）の
整数部を有する。固定小数点形式による演算結果
１５は、４バイトから成る固定小数点形式の整数
どうしの積が８バイトの整数となることを表わし
ている。 第１図について説明する。第１図は、本発明に
従つた乗算装置の実施例の概略を表わすブロツク
図である。乗算ユニツト２９は、２個のデータ径
路またはバスに接続された専用の機能ユニツトと
みなすことができる。８バイトのオペランドは入
力バス２０からレジスタ２１およびレジスタ２２
に逐次にロードされる。オペランドのロード制御
は、オペランドまたは演算結果の形式に関係な
く、同じである。長精度浮動小数点オペランド１
７は１バイトの指数部と７バイトの小数部を有す
る。短精度浮動小数点オペランド１６および固定
小数点オペランド１８にはゼロを埋め込まねばな
らない。乗数と被乗数との区別は必要ではない。
オペランドは、単に、乗算される２個の数値Ｍ１
およびＭ２とみなすことができる。オペランドＭ
１が初めにレジスタ２１にラツチされ、次に、オ
ペランドＭ２がレジスタ２２にラツチされる。レ
ジスタ２１の内容はまた、レジスタ２３に複製さ
れる。そうして２個のオペランドは、組合せ回路
を有する指数論理２４および乗算論理２５の入力
として使用可能になる。指数論理２４はオペラン
ドのバイト０にある指数の加算を実行する。同時
に、オペランドの残りの７バイトの積が、乗算論
理２５によつて生成される。指数論理２４は、パ
リテイチエツク、指数部加算、64増しコード訂
正、指数部減分、および真ゼロ強制を行う。乗算
論理２５は、パリテイチエツク、剰余生成、非事
前正規化検知、小数部＝０検出、部分オペランド
選択、28×28ビツト部分積生成、および部分積加
算を行う。正規化論理２６は、事後正規化、小数
部組合せ、指数部組合せ、乗余チエツク、および
パリテイ生成を行う。指数論理２４および乗算論
理２５の結果は真ゼロおよび事後正規化によつて
指数論理２４および正規化論理２６で変更される
場合がある。指数論理２４、乗算論理２５、およ
び正規化論理２６の働きの詳細は、第２図を参照
して後に述べる。 浮動小数点乗算の演算結果が長精度浮動小数点
形式で要求された場合は、演算結果の指数部１バ
イトおよび小数部７バイト（拡張小数部の初めの
14桁）をそれぞれバイト０およびバイト１〜７と
して、出力バス２７に送る。拡張精度の演算結果
が要求された場合は、演算結果の指数部１バイト
および小数部７バイト（拡張小数部の後半の14
桁）をそれぞれバイト０およびバイト１〜７とし
て、出力バス２７に送る。固定小数点乗算の演算
結果が要求された場合は、結果の８バイトをバイ
ト０〜７として出力バス２７に送る。 第２図について説明する。第２図は、第１図の
乗算ユニツトの詳細を表わすブロツク図である。
前述のように、２個のオペランドＭ１およびＭ２
のロードは逐次に行われる。オペランドは、局所
記憶レジスタその他の適切な記憶場所からデータ
入力バス３０へ取り出される。２個のオペランド
を同時にロードできるように２倍幅のデータバス
または補助バスを備えたプロセツサにおいても、
本発明を実施できるが、簡単のために、ここでは
逐次ロードのみについて記述する。 第１オペランドロードのため、例えばマイクロ
コードによつてLDM１状況が活動化される。そ
うしてデータが取り出されてデータ入力バス３０
において使用可能になる。符号情報および指数情
報を有するバイト０はＭ１指数レジスタ（Ｍ１
Ｅ）３１にラツチされる。仮数情報を有する残り
のバイト１〜７は選択論理７０を介して適切な部
分オペランドレジスタ３４，３５，３６および３
７に送られる（第２図においてこれらをそれぞれ
Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃ、およびＭ１Ｄと記す）。
LDM１状況は、オペランド小数部の上位がマル
チプレクサ６５を通過し、下位部がマルチプレク
サ６６を通過することを指示する。こうして小数
部の上位3.5バイトＭ１（HI）がレジスタ３４お
よびレジスタ３５にラツチされ、小数部の下位
3.5バイトＭ１（LO）がレジスタ３６およびレジ
スタ３７にラツチされる。 その後、第２オペランドロードのためのLDM
２状況が活動化される。そうしてデータが取り出
されてデータ入力バス３０において使用可能にな
る。符号情報および指数情報を有するバイト０は
Ｍ２指数レジスタ（Ｍ２Ｅ）３２にラツチされ
る。仮数情報を有する残りのバイト１〜７は選択
論理７０を介して適切な部分オペランドレジスタ
３８（Ｍ２Ａ），３９（Ｍ２Ｂ），４０（Ｍ２Ｃ）、
および４１（Ｍ２Ｄ）に送られる。LDM２状況
は、オペランド小数部の上位部がマルチプレクサ
６６を通過し、下位部がマルチプレクサ６５を通
過するように指示する。こうして小数部の上位
3.5バイトＭ２（HI）がレジスタ３８およびレジ
スタ４０にラツチされ、小数部の下位3.5バイト
Ｍ２（LO）がレジスタ３９およびレジスタ４１
にラツチされる。 またLDM２状況が活動化された際、Ｍ１デー
タはＭ１′レジスタに転送される。詳しく言うと、
レジスタ（Ｍ１）３１，３４，３５，３６、およ
び３７の内容がレジスタ（Ｍ１′）３３，４２，
４３，４４および４５にそれぞれ複製される。こ
のようにＭ１オペランドデータを２度バツフアす
る理由は、乗算ユニツト２９のオペレーシヨンの
並行処理を可能にするためである。並行処理の詳
細は後に述べる。 誤り検出のために、入力データの各バイトにパ
リテイビツトを付加する。バイト０のパリテイチ
エツクは、ロードが終了した後、レジスタ３２お
よびレジスタ３３において実行される。残りの７
バイトに係るパリテイ標示は、データが選択論理
７０を通過する際に、パリテイチエツク回路
PAR７１によつて得られる。残りの７バイトに
係るパリテイチエツクを、選択論理通過時に行う
理由は、小数部データはレジスタに一旦ラツチさ
れれば、別々の乗算チツプ４６，４７，４８およ
び４９に分離されてしまうからである。ロードと
同時に行われるパリテイチエツクは、どのオペラ
ンドがエラーを有するかを確定する。 ２個のオペランドの小数部はパリテイの他に、
剰余情報に係る検査も行われる。バイト１〜７に
係るモジユロ剰余情報も、パリテイと同様に、選
択論理通過中に得られる。モジユロ剰余情報は、
積剰余と組合されて、乗算ユニツト２９自身にエ
ラーがあればそれを標示する。剰余チエツクの詳
細は後に述べる。 オペランド小数部が選択論理７０を通過する
際、さらに２つの機能が遂行される。小数部全ゼ
ロ検出回路（OF＝Ｚ）７２が、いずれかのオペ
ランドの小数部が全てゼロであるという条件を検
出する。コンピユータのアーキテクチヤによつて
は、この条件により真ゼロ指数が強制されること
がある。オペランド桁ゼロ検出回路（OD＝Ｚ）
７３が、いずれかのオペランドの小数部の上位桁
が全てゼロであるという条件を検出する。このと
き、いずれのオペランドの小数部も全ゼロでなけ
れば、それは一方（または両方）のオペランドの
事前正規化が行われていないことを示唆する。乗
算ユニツト２９は、オペランドの事前正規化は行
わず、単に、正規化の必要性の有無を検出するだ
けである。コンピユータのアーキテクチヤによつ
ては、オペランドの事前正規化を必要とするの
で、いずれか一方のオペランドの小数部の上位桁
が全ゼロ、かつ、いずれのオペランドの小数部も
全ゼロでないという条件を満たすと、NPRE状況
を活動化する事によつて、プロセツサに事前正規
化ルーチンへの分岐を命ずる事もできる。乗算ユ
ニツト２９は、オペランドが事前正規化されてい
るかいないかに関係なく、適切な算術的乗算を提
供する。 部分オペランド選択の目的は、56ビツト同志の
１つの乗算問題を、28ビツト同志の４つの乗算問
題に帰着することである。この機能は、乗算チツ
プと呼ばれるLSIチツプによつて実現することが
できる。実施例においては、乗算ユニツト２９の
構成に、４つの乗算チツプ４６，４７，４８およ
び４９が使用される。乗算チツプは、28ビツトの
部分オペランドを２つ要する。28ビツトの部分オ
ペランド２つは２つのレジスタに記憶されてお
り、28ビツト×28ビツトの乗算器によつて乗算さ
れる。こうした部分オペランドは、オペランドＭ
１およびＭ２から選択されて４つの乗算チツプに
記憶される。これを以下に示す。 乗算チツプ４６ レジスタ３４およびレジスタ４２ Ｍ１HI（Ｍ１小数部の上位28ビツト） レジスタ３８ Ｍ２HI（Ｍ２小数部の上位28ビツト） 乗算チツプ４７ レジスタ３５およびレジスタ４３ Ｍ１HI（Ｍ１小数部の上位28ビツト） レジスタ３９ Ｍ２LO（Ｍ２小数部の下位28ビツト） 乗算チツプ４８ レジスタ３６およびレジスタ４４ Ｍ１LO（Ｍ１小数部の下位28ビツト） レジスタ４０ Ｍ２HI（Ｍ２小数部の上位28ビツト） 乗算チツプ４９ レジスタ３７およびレジスタ４５ Ｍ１LO（Ｍ１小数部の下位28ビツト） レジスタ４１ Ｍ２LO（Ｍ２小数部の下位28ビツト） こうした部分オペランドの乗算の各々の結果を
部分積と呼ぶ。オペランド全体に対する部分オペ
ランドの相対位置関係から、最終積は、部分積５
０，５１，５２，５３および５４を加算すること
によつて得られる。これを次に示す。

【表】 部分積５０，５１および５２の内部の56ビツト
を和するには、３入力の加算器が必要である。演
算を高速に行うために、これを、３入力２出力の
桁上げ保管加算器CSA５５および次段の２入力
の桁上げ先見全加算器CLAA５６によつて構成す
る。最終積の下位28ビツトは、単に、乗算チツプ
４９からの部分積の下位28ビツト５４である。最
終積の上位28ビツトは、部分積５０の上位28ビツ
トと、内部56ビツトからの桁上げとの和である。
従つて、桁上げ保管加算器５５の第１の入力は、
ビツト０〜５５として部分積５０およびビツト５
６〜８３として乗算チツプ４９からの部分積の上
位28ビツト５３を受け取る。桁上げ保管加算器５
５の第２の入力は、ビツト０〜２７にゼロを受け
取り、ビツト２８〜８３として部分積５１を受け
取る。桁上げ保管加算器５５の第３の入力は、ビ
ツト０〜２７にゼロを受け取り、ビツト２８〜８
３として部分積５２を受け取る。下位28ビツト５
４は、最終積シフタ５８のビツト８４〜１１１に
直接送られる。桁上げ先見全加算器５６の出力
は、最終積シフタ５８のビツト０〜８３の入力と
なる。 最終積５７は事前正規化が行われているかどう
かには関係なく、オペランド小数部Ｍ１およびＭ
２の乗算の正しい結果である。コンピユータアー
クテクチヤによつて多く使用されている乗算オペ
レーシヨンは、両オペランドの事前正規化と演算
結果の事後正規化の両方を必要とする場合もあ
る。これは、一連の乗算オペレーシヨンによつて
小数部の有効部分が消失してしまうことのないよ
うにするためである。 事後正規化部７５は、最終積５７の上位４ビツ
トを吟味して事後正規化すべきかどうかを判定す
る。上位４ビツトが全ゼロでない場合（少なくと
も１つが“１”）は、最終積シフタ５８はシフト
も行わない（シフト量＝０）。浮動小数点数をア
ンロードするためのUNFL状況が活動化してい
れば、出力バス５９へ送られる演算結果は最終積
５７の上位５６ビツトである。拡張精度浮動小数
点数の拡張部分をアンロードするためのUNFE
状況が活動化していれば、出力バス５９へ送られ
る演算結果は最終積５７の下位56ビツトである。
最終積５７の上位４ビツトが全ゼロの場合は、最
終積シフタ５８が左方へ４ビツトのシフトを行
う。UNFL状況が活動化していれば、出力バス
５９へ送られる演算結果は最終積５７のビツト４
〜５９である。UNFE状況が活動化していれば、
１つのゼロデイジツトが埋め込まれているビツト
６０〜１１１である。これは、下位の結果デイジ
ツトに適切な最終積ビツト（すなわち保護桁）を
挿入しながら、最終積５７を左方にひと桁シフト
する処理である。こうして、上位桁にゼロを有す
る小数部を生成するような浮動小数点乗算であつ
ても、そのゼロデイジツトをシフトアウトし最終
積５７の残りのビツトを左方にシフトしかつ指数
部を減分することによつて、その精度を維持する
ことができる。指数部の値は、事後正規化のシフ
トの後においても前と同じ結果になるように必ず
減分しなければならない。 マルチプレクサ６０は、UNFL状況が活動状
態にある間、最終積シフタ５８の上位部分を出力
バス５９に送り、UNFE状況が活動状態にある
間、最終積シフタ５８の下位部分を出力バス５９
に送る。このように、２つのアンロードオペレー
シヨンによつて拡張精度浮動小数点式による演算
結果の全体が出力バス５９に得られる。 浮動小数点形式による演算結果の第１のバイト
は１つの符号ビツトおよび７ビツトの指数部から
成る。結果符号ビツト６３は、単に、オペランド
の符号ビツトの排他的論理和（XOR）である。
結果の指数部はオペランドの指数部の加算から導
出される。指数加算器６１において、指数部の和
から６４が減算される。事後正規化を行う場合
は、小数部が左方にひと桁シフトされることを考
慮して、指数部は１だけ減分されねばならない。
拡張結果が要求された場合は、小数部の下位部に
合わせるために、指数部はさらに14だけ減分され
ねばならない。こうして、UNFL状況が活動状
態の場合は、事後正規化の必要性に応じて、指数
部は減分されないかまたは１だけ減分される。
UNFE状況が活動状態の場合は、事後正規化の
必要性に応じて、指数は14または15だけ減分され
る。指数加算器６２において、指数加算器６１の
出力から、適切な減分量（０、１、14、または
15）が減算される。指数加算器６２から出力され
る７ビツトの結果指数、および結果符号ビツト６
３は、UNFL状況またはUNFE状況が活動状態
にある場合に、マルチプレクサ６４を介して出力
バス５９に送られる。一方のオペランドの仮数部
がゼロである場合は、結果の指数部および符号ビ
ツトは、全ゼロに強制される。このような結果を
「真ゼロ」と定義しているコンピユータアーキテ
クチヤもある。この操作は、マルチプレクサ６４
を介して全ゼロのバイトを出力バス５９へ送るこ
とにより行われる。従つて、指数部の計算結果は
無視される。 次に示す表−１は、出力バス５９に送られる指
数部と最終積の組合せを示すものである。 表−１のEXPは、指数加算器６１の出力であ
る７ビツトの指数部とこれに連結する結果符号ビ
ツト６３を表わしている。 表−１のUNFX状況（固定小数点数のアンロ
ード）については後に説明する。

【表】 ３つの異なつた状態が乗算ユニツト２９により
検知され、状況標識によつてプロセツサの他の部
分に伝達される。３つの異なつた状態というの
は、事前正規化が行われていないことを示す
NPRE状況、事後正規化が必要であることを示す
POST状況、および、指数部オーバフロー／アン
ダーフローを示すOFUF状況である。 正規化された積の指数部が＋63より大きいかま
たは−63より小さい場合は、それぞれ指数部オー
バーフロー、または指数部アンダーフローの状態
である。OFUF状況が活動化されて、そうした状
態にあることが示される。マイクロコードエラー
ルーチンは、最終積および状況標識に基づいて、
正しい例外処理を遂行することができる。乗算ユ
ニツト２９は通常、省略時解釈によつて適切な例
外結果を生成する。 乗算オペレーシヨンによつてはオペレーシヨン
の前に２つのオペランドの事前正規化（小数部の
上位桁がゼロにならないようにする）を要するも
のもある。一連のオペレーシヨンにわたつて、正
規化された数値が維持されれば、オペランドは既
に事前正規化されているとみなすことができる。
これを利用するために、オペランドに関係なく、
乗算ユニツト２９の内部で乗算が行われる。マイ
クロコードエラールーチンは結果の導出中に
NPRE状況を吟味し、オペランドが実際には、事
前正規化されていなかつた場合に（実際にはほと
んどこういう場合はない）、あとで訂正動作を行
えるようにする。いずれか一方のオペランドが事
前正規化されておらずかついずれのオペランドも
小数部がゼロでない場合に、NPRE状況が活動化
される。 適切な浮動小数点形式の演算結果を生成する一
方で事後正規化が必要となつた場合は、POST状
況が活動化される。マイクロコード例外処理ルー
チンは、指数部のオーバーフロー／アンダフロー
の分析にこれを利用できる。 実施例の乗算装置は、浮動小数点数の乗算と同
様の方法によつて、固定小数点乗算を行うことも
できる。ただし固定小数点乗算においては、演算
結果のアンロードは異なつた方法で処理され、指
数計算および事後正規化は行われない。 固定小数点オペランドをロードするためには、
それを入力バス３０のバイト１〜４に置き、他は
ゼロとしなければならない。実際には、例えば、
バイト０がゼロでなくとも、演算結果には影響を
与えない場合もある。浮動小数点の場合と同じ
く、オペランドＭ１およびＭ２は逐次にロードさ
れるものとする。バイト１〜４のデータは、それ
があたかも浮動小数点オペランドの一部であるか
のように、選択論理７０、レジスタ、乗算チツ
プ、および加算器によつて処理される。最終積の
最初の８バイト（ただし事後正規化はされていな
い）は、固定小数点乗算の正しい結果を与える。 出力バス５９に所望の８バイトの結果を得るた
めには、マルチプレクサ６４が最終積の上位８ビ
ツトを送り、最終積シフタ５８が８ビツトのシフ
トを行い、かつ、マルチプレクサ６０が上位56ビ
ツト（最終積のビツト８〜６３）を送らねばなら
ない。固定小数点数のアンロードが指定された場
合（UNFX状況）は、指数計算および事後正規
化のためのハードウエアは結果に対して何ら影響
を及ぼさない。UNFX状況においては、NPRE
状況、POST状況、およびOFUF状況は意味を持
たず、固定小数点オペレーシヨンの間、これらは
無視される。 固定小数点乗算の結果は正オペランドの場合の
み有効である。マイクロコードまたは特別のハー
ドウエアがオペランドのビツト０を吟味し、それ
が“１”であれば（２の補数表示によつて負数を
示唆している）、オペランドを正しく補数化する
か、または、負オペランドを含む固定小数点乗算
の結果を補正する。小数オペランドデータはハー
ドウエアによつて常に“正”と解釈されるので、
どんな負固定小数点オペランドであつてもそれは
正で2³²よりも大きいと解釈される。こうして、
固定小数点乗算が正オペランドおよび負オペラン
ドを含む場合は、あたかもそれらが正オペラン
ド、および2³²よりも大きい正オペランドである
かのびとく乗算が実行される。従つて、乗算ユニ
ツト２９の結果から正オペランドの2³²倍を減算
することによつて正しい結果を得ることができ
る。オペランドが両方とも負ならば、それらをロ
ードする前に補数化することによつて、UNFX
状況活動化することによつて、UNFX状況活動
化に従つて正しい結果を直接得ることができる。 浮動小数点乗算および固定小数点乗算の実行に
加えて、誤つた結果を生成するような障害が乗算
ユニツト２９の内部または周辺部で発生すれば、
それらを検知することも要求される。エラーを示
すERR状況は、オペランドパリテイエラー、指
数加算器エラー、または、剰余エラーがあつた場
合に、活動化される。出力バス５９から出力を受
け取る装置（図示せず）がエラーチエツクを実行
できるように、最終積のパリテイが生成される。 乗算ユニツト２９は８バイトを１単位としてオ
ペランドを受け取る。各々のバイトには、１つの
パリテイビツトが付加されている。従つて単一ビ
ツトエラーが生じていると、これはオペランドパ
リテイエラーとして、検知され、ERR状況が活
動化される。 ２つの指数加算器６１および６２は、デユア
ル・レイル・パルテイ予測、または剰余検査のよ
うな、任意の標準的なエラー検知技術を用いるこ
ができる。 乗算器の内部エラー検知には、モジユロ剰余検
査による方法が用いられる。数学的に言うと、代
数的な結果の剰余は、同じ代数的演算をオペラン
ドの剰余に適用することによつて得られる剰余
に、常に等しい。これを乗算ユニツト２９に適分
すれば、最終積の乗余が、オペランドの剰余どう
しの積の剰余に一致するはずである。もしこの一
致がないとすれば、内部に何らかのエラーが発生
したことを意味する。こうして、選択論理７０が
オペランドを受け取つた際に、剰余処理部PES７
６において、各々のオペランドの剰余が計算され
る。最終積（ただし事後正規化の前）の剰余は、
その積が得られたときに剰余処理部RES７７で、
計算される。結果処理部７５における剰余検査時
に、最終積の剰余と、２つのオペランドの剰余の
積との比較が行われる。もしこれらが一致しなけ
れば、ERR状況が活動化される。 非常に短いマシンサイクルを有するプロセツサ
においては、組合せ回路を介して結果を伝搬させ
るために余分のサイクルを用意しなければならな
い場合がある。このような場合には、乗算マイク
ロコードルーチンにおいてロード・制御ワードお
よびアンロード制御ワードの間にダミーマイクロ
ワードを挿入しておいてもよい。これを用いてオ
ペランドのロードを並行して行うことによつて、
ベクトル処理を効率よく実用できる。例えば、レ
ジスタ４２とレジスタ３８の乗算が行われている
間に、LDM１状況によつて次のＭ１オペランド
をレジスタ３４にロードすることができる。現在
の結果をアンロードした後に、LDM２状況だけ
を用いて、次のＭ２オペランドをロードし新しい
Ｍ１オペランドをＭ１′レジスタに送る。このよ
うにして、１回ループ繰返しにつき平均１つのマ
イクロコードを減らして、非常に長いベクトル乗
算を実行することができる。 ［発明の効果］ 以上に説明した乗算装置によつて、固定小数点
乗算および浮動小数点乗算のいずれをも高速に実
行することが可能になる。

【図面の簡単な説明】

第１図は本発明に従つた乗算装置の実施例の概
略を表わすブロツク図、第２図は第１図の乗算装
置の詳細を表わすブロツク図、第３図は数値の表
現形式の種類を表わす図である。

Claims (1)

1. 【特許請求の範囲】 １ 符号ビツト、指数ビツト、および小数部ビツ
   トを有する２つのオペランドを乗算して、上記の
   ３種のビツトを保有する結果を出力する乗算器で
   あり、 上記２つのオペランドの小数部を入力する第１
   および第２小数部レジスタ３４〜３７，３８〜４
   １，４２〜４５、 上記小数部レジスタに接続され、結果小数部ビ
   ツトを出力する乗算手段、 上記２つのオペランドの指数ビツトを入力する
   第１および第２指数レジスタ３１，３２，３３、 上記第１および第２指数レジスタに接続され、
   結果指数ビツトを出力する指数加算器６１、 上記２つのオペランド中の符号ビツトに従つて
   結果符号ビツトを出力する論理手段、 上記乗算手段に接続され、上記結果小数部ビツ
   ト所定のシフトを実行する事後正規化部７５、 とを有する乗算装置において、 上記第１および第２小数部レジスタは各々が上
   記２つのオペランドの小数部ビツトの一部を入力
   するように構成された複数のサブレジスタ３４〜
   ４５を有し、 上記乗算手段は上記２つのオペランドの小数部
   ビツトの一部を各々が入力するように接続され、
   各々がそれぞれの入力に基づく部分結果を生成す
   るサブ乗算器と、上記サブ乗算器の各々に接続さ
   れ、上記部分結果を加算して結果小数部ビツトを
   生成する加算器５５，５６とを有し、 上記第１小数部レジスタの各々のサブレジスタ
   は上記２つのオペランドの上記小数部ビツトの上
   記一部を第１サイクルで受領する第１レジスタ３
   ４，３５，３６，３７と、上記第１レジスタに接
   続され、上記第２小数部レジスタ３８〜４１の上
   記サブレジスタが上記２つのオペランドの他方の
   該当部分を受領したときを次のサイクルとして上
   記第１レジスタの内容を受領する第２レジスタ４
   ２，４３，４４，４５とを有し、 結果符号ビツトを生成する上記論理手段は上記
   ２つのオペランドの指数ビツトの供給を受ける上
   記第１および第２指数レジスタ３１，３２に接続
   された構成を持ち、 上記加算器５５，５６、上記論理手段、および
   上記指数加算器６１に接続され、最終結果に関す
   る結果符号ビツトおよび結果指数ビツトを生成す
   る指数アセンブラ手段であるマルチプレクサ６４
   を有し、 上記事後正規化部に接続され、最終結果に関す
   る結果小数部ビツトを生成する小数部アセンブラ
   手段であるマルチプレクサ６０を有し、 入力オペランドの種類に従つて発生される指定
   状況信号に応じて上記事後正規化部におけるシフ
   ト状況を変更し、さらに上記マルチプレクサ６
   ０，６４からの上記出力バスへの最終積の出力形
   態を変更する手段を有することを特徴とする乗算
   装置。