JPS6284335A - 乗算回路 - Google Patents
乗算回路Info
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- JPS6284335A JPS6284335A JP60223624A JP22362485A JPS6284335A JP S6284335 A JPS6284335 A JP S6284335A JP 60223624 A JP60223624 A JP 60223624A JP 22362485 A JP22362485 A JP 22362485A JP S6284335 A JPS6284335 A JP S6284335A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル演算処理装置に係り、特に浮動小数
点乗算に於いて仮数部の乗算処理を高速に実行するのに
好適な乗算回路に関する。
点乗算に於いて仮数部の乗算処理を高速に実行するのに
好適な乗算回路に関する。
従来の高速乗算回路は、特開昭５８−１０１３４３号に
記載のように乗数をデコードするデコーダ、被乗数の倍
数を作成するマルチプル・ゲート、多入力キャリー・セ
ーブ・アダー（以下Ｃ８Ａと称す）及びキャリー・プロ
パゲート・アダー（以下ＣＰＡと称す）から構成される
。第２図はその動作を示すものである６図に於いて、Ａ
は３２ビツトの被乗数、Ｂは３２ビツトの乗数である１
乗算は乗数を２・ｍビット×ｎ個に分割することにより
、（ｎ＋１）マシン・サイクルで実行することができる
。第２図ではｍｅ＝４．ｎ＝４となっている。
記載のように乗数をデコードするデコーダ、被乗数の倍
数を作成するマルチプル・ゲート、多入力キャリー・セ
ーブ・アダー（以下Ｃ８Ａと称す）及びキャリー・プロ
パゲート・アダー（以下ＣＰＡと称す）から構成される
。第２図はその動作を示すものである６図に於いて、Ａ
は３２ビツトの被乗数、Ｂは３２ビツトの乗数である１
乗算は乗数を２・ｍビット×ｎ個に分割することにより
、（ｎ＋１）マシン・サイクルで実行することができる
。第２図ではｍｅ＝４．ｎ＝４となっている。
まず、乗数Ｂの最下位８ビツトｂｏをデコーダでデコー
ドし４種の乗数を得る。（このデコード方式については
「コンピュータの高速演算方式」。
ドし４種の乗数を得る。（このデコード方式については
「コンピュータの高速演算方式」。
掘越監訳、昭和５５年、近代科学社出版ｐ ｐｐ、１４
２〜ＰＰ、１６０に紹介されており周知の技術なのでこ
こでは説明を省り、）デコーダからの乗数に基づきマル
チプル・ゲートにて被乗数の倍数Ａ−ｂｏ（１）〜（４
）を得て、Ｃ８Ａにて加算を行い、部分和ＳＵＭ（１）
と部分桁上りＣＲＴ（１）を求める。
２〜ＰＰ、１６０に紹介されており周知の技術なのでこ
こでは説明を省り、）デコーダからの乗数に基づきマル
チプル・ゲートにて被乗数の倍数Ａ−ｂｏ（１）〜（４
）を得て、Ｃ８Ａにて加算を行い、部分和ＳＵＭ（１）
と部分桁上りＣＲＴ（１）を求める。
次のマシン・サイクルでは１乗数Ｂの次の８ビツトｂｌ
をデコードすることにより部分積Ａ−ｂ！（１）〜（４
）を得て、前回求めたＳＵＭ （１）とＣＲＹ（１）を
右へ８ビツトシフトした値との加算をＣ８Ａで行い部分
和ＳＵＭ （２）と部分桁上りＣＲＴ （２）とを得る
。このとき、ＳＵＭ （１）とＣＲＹ（１）の右ヘシフ
トされてしまった８ビツト（第２図に於ける斜線部分）
については、加算した場合の最上位ビットからの桁上が
りのみを求めておく。
をデコードすることにより部分積Ａ−ｂ！（１）〜（４
）を得て、前回求めたＳＵＭ （１）とＣＲＹ（１）を
右へ８ビツトシフトした値との加算をＣ８Ａで行い部分
和ＳＵＭ （２）と部分桁上りＣＲＴ （２）とを得る
。このとき、ＳＵＭ （１）とＣＲＹ（１）の右ヘシフ
トされてしまった８ビツト（第２図に於ける斜線部分）
については、加算した場合の最上位ビットからの桁上が
りのみを求めておく。
以下、同様にしてＳＵＭ（３）、ＣＲＹ（３）。
ＳＵＭ（４）、ＣＲＴ（４）を求めて行き、最後のマシ
ン・サイクルで部分和ＳＵＭ（４）と部分桁上りＣＲＹ
（４）との加算をＣＰＡにて行い乗算を終了する。
ン・サイクルで部分和ＳＵＭ（４）と部分桁上りＣＲＹ
（４）との加算をＣＰＡにて行い乗算を終了する。
しかし、この方式ではＣ８Ａ出力の部分和と部分桁上り
のシフト操作が必要であり、２・ｍビットの乗算処理を
行うには４・ｍビットのシフト操作が必要となる。この
ため、乗算器を複数のＬＳＩで構成する場合にシフト操
作のための使用ピンが増大してしまうという問題点があ
った。また、Ｃ８Ａの高速性も充分生かされていなかっ
た。
のシフト操作が必要であり、２・ｍビットの乗算処理を
行うには４・ｍビットのシフト操作が必要となる。この
ため、乗算器を複数のＬＳＩで構成する場合にシフト操
作のための使用ピンが増大してしまうという問題点があ
った。また、Ｃ８Ａの高速性も充分生かされていなかっ
た。
本発明の目的は、乗数をデコードするデコーダとマルチ
プル・ゲートと多入力Ｃ８ＡとＣＰＡから成る乗算器を
複数のＬＳＩで構成する場合に、使用ピン数の少ない高
速な乗算回路を提供することにある。
プル・ゲートと多入力Ｃ８ＡとＣＰＡから成る乗算器を
複数のＬＳＩで構成する場合に、使用ピン数の少ない高
速な乗算回路を提供することにある。
第３図は３２ビット乗算器を８ビツト・スライスした構
成にて本発明を用いた場合の乗算手順を示している。こ
こで、Ｓ−１〜４は８ビツト・スライスにした各乗算器
を示している。
成にて本発明を用いた場合の乗算手順を示している。こ
こで、Ｓ−１〜４は８ビツト・スライスにした各乗算器
を示している。
まず、乗数Ｂの最下位８ビツトｂｏと被乗数Ａの各８ビ
ツトａｏ””ａｓの乗算を行い、Ｓ−１にはａｏ−ｂｏ
の下位８ビツト及びａδ〜ｂｏの上位８ビツトを、Ｓ−
２にはａｏ−ｂｏの上位８ビツト及びａｌ−ｂｏの下位
８ビツトを、Ｓ−１にはａｌ・ｂ。
ツトａｏ””ａｓの乗算を行い、Ｓ−１にはａｏ−ｂｏ
の下位８ビツト及びａδ〜ｂｏの上位８ビツトを、Ｓ−
２にはａｏ−ｂｏの上位８ビツト及びａｌ−ｂｏの下位
８ビツトを、Ｓ−１にはａｌ・ｂ。
の上位８ビツト及びａｘ’ ｂｏの下位８ビツトを、Ｓ
−４にはａｚ−ｂｏの上位８ビツト及びａｓ・ｂ。
−４にはａｚ−ｂｏの上位８ビツト及びａｓ・ｂ。
の下位８ビツトをそれぞれ入力する（ａ−１）。
次に、入力されてきた部分積の加算をＣ８Ａにて行い部
分和ＳＵＭ （１）及び部分桁上りＣＲＴ（１）を求め
る（ｂ−１）、このとき、Ｓ−１に於ける部分積（ａｏ
−ｂｏ−Ｌ）の加算だけは行わず、最上位ビットからの
桁上りのみ求めておく。
分和ＳＵＭ （１）及び部分桁上りＣＲＴ（１）を求め
る（ｂ−１）、このとき、Ｓ−１に於ける部分積（ａｏ
−ｂｏ−Ｌ）の加算だけは行わず、最上位ビットからの
桁上りのみ求めておく。
次のステップでは、第２番目の乗数ｂｚ と被乗数Ａと
の乗算を行い、Ｓ−１にはａｚ−ｂｌの上位８ビツト及
びａｓ・ｂｌの下位８ビツト、Ｓ−２にはａｏｏｂｌの
下位８ビツト及びａｓ・ｂｔの上位８ビツト、Ｓ−３に
はａｏ−ｂｌの上位８ビツト及びａｌ−ｂｌの下位８ビ
ツト、Ｓ−４にはａｔ・ｂｚの上位８ビツト及びａｚ−
ｂｌの下位８ビツトをそれぞれ入力する（ａ −２）。
の乗算を行い、Ｓ−１にはａｚ−ｂｌの上位８ビツト及
びａｓ・ｂｌの下位８ビツト、Ｓ−２にはａｏｏｂｌの
下位８ビツト及びａｓ・ｂｔの上位８ビツト、Ｓ−３に
はａｏ−ｂｌの上位８ビツト及びａｌ−ｂｌの下位８ビ
ツト、Ｓ−４にはａｔ・ｂｚの上位８ビツト及びａｚ−
ｂｌの下位８ビツトをそれぞれ入力する（ａ −２）。
ａ −２では、ａ−１に対して部分積の入力を８ビツト
ずつ左へずらしであるため前回求めた部分和ＳＵＭ（１
）及び部分桁上りＣ：ＲＹ（１）と部分積との加算をＣ
８Ａで行う場合にはＳＵＭ（１）及びＣＲＹ（１）の右
シフトは不要となる（ｂ−２）。
ずつ左へずらしであるため前回求めた部分和ＳＵＭ（１
）及び部分桁上りＣ：ＲＹ（１）と部分積との加算をＣ
８Ａで行う場合にはＳＵＭ（１）及びＣＲＹ（１）の右
シフトは不要となる（ｂ−２）。
このとき、Ｓ−２に於けるａｏ−ｂｏ−Ｌ及びＳＵＭ（
１）とＣＲＹ（１）の斜線部分は、、 ａｓ ・ｂｚ−
Ｕとの加算は行わずに前回ａＯ・ｂｏ−Ｌから求めた桁
上りを加算した最上位ビットからの桁上りを求め−でお
く。
１）とＣＲＹ（１）の斜線部分は、、 ａｓ ・ｂｚ−
Ｕとの加算は行わずに前回ａＯ・ｂｏ−Ｌから求めた桁
上りを加算した最上位ビットからの桁上りを求め−でお
く。
以下、同様にａ−３，ｂ−３，ａ−４，ｂ −４を実行
して最後にＳＵＭ（４）とＣＲＹ（４）との加算をＣＰ
Ａにて行い乗算を終了する。
して最後にＳＵＭ（４）とＣＲＹ（４）との加算をＣＰ
Ａにて行い乗算を終了する。
以上のような処理は部分積を求める度に雑乗数を左へ８
ビツトずつローテートすることにより容易に実現できる
。
ビツトずつローテートすることにより容易に実現できる
。
第４図は従来の乗算回路と本発明による乗算回路のタイ
ミングチャートを示している。従来方式（１）では部分
積を求める処理（ａ−１〜４）の後に続いて前回の部分
和と部分桁上りとの加算（ｂ−１〜４）を行っていたの
で、１マシン・サイクル毎に１組の部分和と部分桁上り
しか求まっていなかったが、本発明では部分積を求める
処理の後にレジスタを一段設けることにより、次の部分
積を求める処理（ａ−２〜４）と前回の部分和及び部分
桁上りとの加算（ｂ−１〜３）とを並行して処理できる
ので１／２マシン・サイクル毎に１組の部分和と部分桁
上げを求めることが可能となる。
ミングチャートを示している。従来方式（１）では部分
積を求める処理（ａ−１〜４）の後に続いて前回の部分
和と部分桁上りとの加算（ｂ−１〜４）を行っていたの
で、１マシン・サイクル毎に１組の部分和と部分桁上り
しか求まっていなかったが、本発明では部分積を求める
処理の後にレジスタを一段設けることにより、次の部分
積を求める処理（ａ−２〜４）と前回の部分和及び部分
桁上りとの加算（ｂ−１〜３）とを並行して処理できる
ので１／２マシン・サイクル毎に１組の部分和と部分桁
上げを求めることが可能となる。
以下、本発明の一実施例を第１図及び第３〜８図を用い
て説明する。
て説明する。
第１図は本発明を用いた３２ビツト乗算回路の全体構成
を示す。乗算回路は、被乗数を格納するレジスタ１、乗
数を格納するレジスタ２．４つに分割した乗数の内１つ
を出力するセレクタ３．４つに分割した被乗数を任意の
位置に出力するセレクタ４．８ビツトの乗数と被乗数と
を基に１６ビツトの和成分と桁上げ成分から成る部分積
を作り出す８ビツト乗算器５〜８．８ビツト乗算器５〜
８の出力をラッチするレジスタ２０−１〜８及び２１−
１〜８１、部分積と部分和及び部分桁上りを加算して行
＜Ｃ，ＳＡ９〜１２．ＣＳＡ９〜１２の出力をラッチす
るレジスタ２２−１〜８及び２３−１〜８１乗算の最後
に部分和と部分桁上りを加算するＣＳＡ９〜１２、乗算
結果をラッチするレジスタ２４〜２７．２対１セレクタ
３０−１〜８及び３１−１〜８から構成される。このう
ち。
を示す。乗算回路は、被乗数を格納するレジスタ１、乗
数を格納するレジスタ２．４つに分割した乗数の内１つ
を出力するセレクタ３．４つに分割した被乗数を任意の
位置に出力するセレクタ４．８ビツトの乗数と被乗数と
を基に１６ビツトの和成分と桁上げ成分から成る部分積
を作り出す８ビツト乗算器５〜８．８ビツト乗算器５〜
８の出力をラッチするレジスタ２０−１〜８及び２１−
１〜８１、部分積と部分和及び部分桁上りを加算して行
＜Ｃ，ＳＡ９〜１２．ＣＳＡ９〜１２の出力をラッチす
るレジスタ２２−１〜８及び２３−１〜８１乗算の最後
に部分和と部分桁上りを加算するＣＳＡ９〜１２、乗算
結果をラッチするレジスタ２４〜２７．２対１セレクタ
３０−１〜８及び３１−１〜８から構成される。このう
ち。
レジスタ１，２．２０−１〜８．２２−１〜８及び２４
〜２７はマシン・サイクルの前半にスルーとなるスルー
ラッチで、また、レジスタ２１−１〜８及び、２３−１
〜８はマシン・サイクルの後半にスルーとなるスルーラ
ッチで構成している。
〜２７はマシン・サイクルの前半にスルーとなるスルー
ラッチで、また、レジスタ２１−１〜８及び、２３−１
〜８はマシン・サイクルの後半にスルーとなるスルーラ
ッチで構成している。
次に、第１図の動作を第３図及び第５図を用い説明する
。
。
まず、第１マシン・サイクルの前半（第５図でのＴｌ−
１）で被乗数と乗数がレジスタ１及び２にそれぞれセッ
トされる。第１マシン・サイクルの後半（第５図でのＴ
ｌ−２）では、セレクタ３により乗数の最下位８ビット
２−１を選択し信号線３−１に、セレクタ４により被乗
数の最下位８ビット１−１を４−２に第２番目の８ビッ
ト１−２を４−３に第３番目の８ビット１−３を４−４
に最上位８ビット１−４を４−１にそれぞれ出力する。
１）で被乗数と乗数がレジスタ１及び２にそれぞれセッ
トされる。第１マシン・サイクルの後半（第５図でのＴ
ｌ−２）では、セレクタ３により乗数の最下位８ビット
２−１を選択し信号線３−１に、セレクタ４により被乗
数の最下位８ビット１−１を４−２に第２番目の８ビッ
ト１−２を４−３に第３番目の８ビット１−３を４−４
に最上位８ビット１−４を４−１にそれぞれ出力する。
８ビツト乗算器５〜８では乗数３−１、被乗数４−１〜
４を基に和成分５−１．６−１．７−１及び８−１と桁
上げ成分５−２．６−２．７−２．及び８−２から成る
部分積を作業し、レジスタ２１−１〜２１−８にそれぞ
れセットする。
４を基に和成分５−１．６−１．７−１及び８−１と桁
上げ成分５−２．６−２．７−２．及び８−２から成る
部分積を作業し、レジスタ２１−１〜２１−８にそれぞ
れセットする。
このとき、レジスタ２３−１〜８はリセットしておく。
次に、第２マシン・サイクルの前半（第５図でのＴ２−
１）では、セレクタ３により乗数の第２番目の８ビット
２−２を３−１に、セレクタ４により被乗数の最下位８
ビット１−１を４−３に第２番目の８ビット１−２を４
−４に第３番目の８ビット１−３を４−１に最上位８ビ
ット１−４を４−２にそれぞれ出力し、８ビツト乗算器
５〜８により部分積を求めてレジスタ２０−１〜８にそ
れぞれセットする。これと同時に、セレクタ３０−１〜
８によりレジスタ２１−１〜８の値を出力する。すると
信号線５３及び５４には第３図ａ −１に於けるａδ・
ｂ ｏ −Ｕの和成分及び桁上げ桁上げ成分が、信号線
５５及び５６にはａｏ−ｂｏ−Ｌの和成分及び桁上げ成
分が、信号線６３及び６４にはａｏ−ｂｏ−Ｕの和成分
及び桁上げ成分が、信ＲＩＡ６５及び６６には、ａｔ・
ｂｏ−Ｌの和成分及び成分が、信号線７３及び７４には
ａｌ・ｂ ｏ −Ｕの和成分及び桁上げ成分が、信号線
７５及び７６にはａｚ−ｂｏ−Ｌの和成分及び桁上げ成
分が、信号線８５及び８６にはａ８・ｂｏ−Ｌの和成分
及び桁上げ成分が、信号線８３及び８４にはａｚ・ｂｏ
−Ｕの和成分及び桁上げ成分がそれぞれ出力される。
１）では、セレクタ３により乗数の第２番目の８ビット
２−２を３−１に、セレクタ４により被乗数の最下位８
ビット１−１を４−３に第２番目の８ビット１−２を４
−４に第３番目の８ビット１−３を４−１に最上位８ビ
ット１−４を４−２にそれぞれ出力し、８ビツト乗算器
５〜８により部分積を求めてレジスタ２０−１〜８にそ
れぞれセットする。これと同時に、セレクタ３０−１〜
８によりレジスタ２１−１〜８の値を出力する。すると
信号線５３及び５４には第３図ａ −１に於けるａδ・
ｂ ｏ −Ｕの和成分及び桁上げ桁上げ成分が、信号線
５５及び５６にはａｏ−ｂｏ−Ｌの和成分及び桁上げ成
分が、信号線６３及び６４にはａｏ−ｂｏ−Ｕの和成分
及び桁上げ成分が、信ＲＩＡ６５及び６６には、ａｔ・
ｂｏ−Ｌの和成分及び成分が、信号線７３及び７４には
ａｌ・ｂ ｏ −Ｕの和成分及び桁上げ成分が、信号線
７５及び７６にはａｚ−ｂｏ−Ｌの和成分及び桁上げ成
分が、信号線８５及び８６にはａ８・ｂｏ−Ｌの和成分
及び桁上げ成分が、信号線８３及び８４にはａｚ・ｂｏ
−Ｕの和成分及び桁上げ成分がそれぞれ出力される。
また、セレクタ３１−１〜８ではレジスタ２３−１〜８
の値を選択する。これでＣＳＡ９〜１２に対する入力が
全てそろい、第１回の部分和９−１゜１０−１．１１−
１及び１２０１と部分桁上り９−２゜１０−２．１１−
２及び１２−２が求まりレジスタ２２−１〜８にそれぞ
れセットされるａ （第３図に於けるｂ−１の状態）こ
こで、信号線９１〜９４はＣＳＡ９〜１２での加算によ
る桁上りを順次左隣りのＣ８Ａに渡すのに用いる。
の値を選択する。これでＣＳＡ９〜１２に対する入力が
全てそろい、第１回の部分和９−１゜１０−１．１１−
１及び１２０１と部分桁上り９−２゜１０−２．１１−
２及び１２−２が求まりレジスタ２２−１〜８にそれぞ
れセットされるａ （第３図に於けるｂ−１の状態）こ
こで、信号線９１〜９４はＣＳＡ９〜１２での加算によ
る桁上りを順次左隣りのＣ８Ａに渡すのに用いる。
第２マシン・サイクルの後半（第５図でのＴ２−２）で
は、セレクタ３により乗数の第３番目の８ビット２−３
を３−１に、セレクタ４により被乗数の最下位８ビット
１−１を４−４に第２番目の８ビット１−２を４−１に
第３番目の８ビット１−３を４−２に最上位８ビット１
−４を４−３に出力する。また、セレクタ３０−１〜８
によりレジスタ２０−１〜８の値を、セレクタ３１−１
〜８によりレジスタ２２−１〜８の値をそれぞれ出力す
る。これにより第３図に於けるａ−３の各部積分がレジ
スタ２１−１〜８に、ｂ−２の部分和及び部分桁上りが
レジスタ２３−１〜８にそれぞれセットされる。
は、セレクタ３により乗数の第３番目の８ビット２−３
を３−１に、セレクタ４により被乗数の最下位８ビット
１−１を４−４に第２番目の８ビット１−２を４−１に
第３番目の８ビット１−３を４−２に最上位８ビット１
−４を４−３に出力する。また、セレクタ３０−１〜８
によりレジスタ２０−１〜８の値を、セレクタ３１−１
〜８によりレジスタ２２−１〜８の値をそれぞれ出力す
る。これにより第３図に於けるａ−３の各部積分がレジ
スタ２１−１〜８に、ｂ−２の部分和及び部分桁上りが
レジスタ２３−１〜８にそれぞれセットされる。
第３マシン・サイクルの前半（第５図でのＴ３−１）で
は、セレクタ３により乗数の最上位８ビット２−４を３
−１に、セレクタ４により被乗数の最下位８ビット１−
１を４−１に第２番目の８ビット１−２を４−２に第３
番目の８ビット１−３を４−３に最上位８ビット１−４
を４−４にそれぞれ出力する。また、セレクタ３０−１
〜８によりレジスタ２１−１〜８の値を、セレクタ３１
−１〜８によりレジスタ２３−１〜８の値をそれぞれ出
力する。これにより第３図に於けるａ−４の各部分積が
レジスタ２０−１〜８に、ｂ−３の部分和及び部分桁上
りがレジスタ２２−１〜８にそれぞれセットされる。
は、セレクタ３により乗数の最上位８ビット２−４を３
−１に、セレクタ４により被乗数の最下位８ビット１−
１を４−１に第２番目の８ビット１−２を４−２に第３
番目の８ビット１−３を４−３に最上位８ビット１−４
を４−４にそれぞれ出力する。また、セレクタ３０−１
〜８によりレジスタ２１−１〜８の値を、セレクタ３１
−１〜８によりレジスタ２３−１〜８の値をそれぞれ出
力する。これにより第３図に於けるａ−４の各部分積が
レジスタ２０−１〜８に、ｂ−３の部分和及び部分桁上
りがレジスタ２２−１〜８にそれぞれセットされる。
第３マシン・サイクルの後半（第５図でのＴ３−２）で
は、セレクタ３０−１〜８によりレジスタ２０−１〜８
の値を、セレクタ３１−１〜８によりレジスタ２２−１
〜８の値をそれぞれ出力し、第３図に於けるｂ−４の部
分和及び部分桁上りがレジスタ２３−１〜８にそれぞれ
セットされる。
は、セレクタ３０−１〜８によりレジスタ２０−１〜８
の値を、セレクタ３１−１〜８によりレジスタ２２−１
〜８の値をそれぞれ出力し、第３図に於けるｂ−４の部
分和及び部分桁上りがレジスタ２３−１〜８にそれぞれ
セットされる。
第４マシン・サイクルの前半（第５図でのＴ４−１）で
は、セレクタ３１−１〜８によりレジスタ２３−１〜８
の値を選択しＣＰＡ Ｃキャリー・プロパゲート・アダ
ー）１３〜１６にて部分和と部分桁上りの加算を行い最
終乗算結果を求めてレジスタ２４〜２７にセットする。
は、セレクタ３１−１〜８によりレジスタ２３−１〜８
の値を選択しＣＰＡ Ｃキャリー・プロパゲート・アダ
ー）１３〜１６にて部分和と部分桁上りの加算を行い最
終乗算結果を求めてレジスタ２４〜２７にセットする。
第４マシン・サイクルの後半（第５図でのＴ４−２）で
は、レジスタ２４〜２７にセットされている乗算結果の
転送を行う。
は、レジスタ２４〜２７にセットされている乗算結果の
転送を行う。
以上、述べたように乗数をセレクタ３により１／２マシ
ン・サイクル毎に最下位８ビツトから最上位８ビツトま
で順次出力するのと同時に、被乗数をセレクタ４により
８ビツトずつ左へローテートさせて行くことにより乗算
を実行して行く。
ン・サイクル毎に最下位８ビツトから最上位８ビツトま
で順次出力するのと同時に、被乗数をセレクタ４により
８ビツトずつ左へローテートさせて行くことにより乗算
を実行して行く。
第６図は第１図に於ける８ビツト乗算器５の構成を示し
ている。８ビツト乗算器５は、８ビツト乗数３−１をデ
コードして４種類の倍数１０１を出力するデコーダ１０
０、デコーダ１００からの倍数１０１と８ビツトの被乗
数に基づいた４つの部分積１１０−１〜４を作成するマ
ルチプル・ゲート１１０及びマルチプル・ゲート１１０
からの４つの部分積１１０〜１〜４を加算して１６ビツ
トの和成分５−１及び桁上り成分５−２から成る部分積
を作成する４人力ＣＳＡ１２０から構成される。尚、第
１図に於ける８ビツト乗算器６〜８の構成は８ビツト乗
算器５と全く同じなので説明は省く。
ている。８ビツト乗算器５は、８ビツト乗数３−１をデ
コードして４種類の倍数１０１を出力するデコーダ１０
０、デコーダ１００からの倍数１０１と８ビツトの被乗
数に基づいた４つの部分積１１０−１〜４を作成するマ
ルチプル・ゲート１１０及びマルチプル・ゲート１１０
からの４つの部分積１１０〜１〜４を加算して１６ビツ
トの和成分５−１及び桁上り成分５−２から成る部分積
を作成する４人力ＣＳＡ１２０から構成される。尚、第
１図に於ける８ビツト乗算器６〜８の構成は８ビツト乗
算器５と全く同じなので説明は省く。
第７図は第１図に於けるＣＳＡ９の構成を示している。
ＣＳＡ９は半マシン・サイクル前に作成された部分積の
和成分５３．５６と桁上り成分５４．５７及び部分和５
１、部分桁上り５２を入力とする６人力ＣＳＡ２００と
Ｃ：５Ａ２００により部分積５６〜５７と部分和５１及
び部分桁上り５２とを加算した値２０１に基づき桁上り
信号９１−２を作成するＣＬＡ （キャリー・ルック・
アヘッド回路）２１０から構成される。図に於いて信号
線９１−１はＣＳＡ９からｃｓＡｌｏへの桁上り、信号
線９４−１はＣＳＡ１２からＣＳＡ９への桁上りを知ら
せるためのものである。また、第１図に於けるＣ８ＡＩ
Ｏ〜１２の構成はＣＳＡ９と全く同じである。
和成分５３．５６と桁上り成分５４．５７及び部分和５
１、部分桁上り５２を入力とする６人力ＣＳＡ２００と
Ｃ：５Ａ２００により部分積５６〜５７と部分和５１及
び部分桁上り５２とを加算した値２０１に基づき桁上り
信号９１−２を作成するＣＬＡ （キャリー・ルック・
アヘッド回路）２１０から構成される。図に於いて信号
線９１−１はＣＳＡ９からｃｓＡｌｏへの桁上り、信号
線９４−１はＣＳＡ１２からＣＳＡ９への桁上りを知ら
せるためのものである。また、第１図に於けるＣ８ＡＩ
Ｏ〜１２の構成はＣＳＡ９と全く同じである。
第８図は第７図に於ける６人力ＣＳＡ２００の１桁分の
構成を示しており、ＦＡ（フル・アダー）２００〜２２
３、セレクタ２３０〜２３１から成る。同図に於いて信
号線５１−１．５２−１゜５３−１．５４−４．５５−
１．５６−１及び５７−１は第７図に於ける信号線５１
〜５７内のそれぞれ１ビツトを示している。また、信号
線ＣＩＮは右隣りからの桁上りであり信号線Ｃ０ＵＴは
左隣りへの桁上げである６さらに、信号線９−１ａ及び
９−２ａは第７図に於ける信号線９−１及び９−２の１
ビツト分を示している。
構成を示しており、ＦＡ（フル・アダー）２００〜２２
３、セレクタ２３０〜２３１から成る。同図に於いて信
号線５１−１．５２−１゜５３−１．５４−４．５５−
１．５６−１及び５７−１は第７図に於ける信号線５１
〜５７内のそれぞれ１ビツトを示している。また、信号
線ＣＩＮは右隣りからの桁上りであり信号線Ｃ０ＵＴは
左隣りへの桁上げである６さらに、信号線９−１ａ及び
９−２ａは第７図に於ける信号線９−１及び９−２の１
ビツト分を示している。
ＦＡ２２０及び２２１では第７図に於ける入力データ２
０１の１ビツト分を常に作成している。
０１の１ビツト分を常に作成している。
また、セレクタ２３０及び２３１は第３図に於ける斜視
部分の桁上りを算出する場合にも、ＦＡ２２２及び２２
３での演算が正しく行われるようにＦＡ２２１からの入
力を強制的にＯにするのに用いる。
部分の桁上りを算出する場合にも、ＦＡ２２２及び２２
３での演算が正しく行われるようにＦＡ２２１からの入
力を強制的にＯにするのに用いる。
次に、本発明の他の一実施例を第９図〜第１２図を用い
て説明する。
て説明する。
第９図は本発明を用いた３２ビツトの乗算回路を含む演
算処理装置である。演算処理装置はレジスタ・ファイル
・エレメント（ＲＦＥ）１１００〜１４００とシフタ、
ＡＬＵ及び乗算回路を含むプロセッサエレメント（ＰＥ
） １５００−１８００とから成る。
算処理装置である。演算処理装置はレジスタ・ファイル
・エレメント（ＲＦＥ）１１００〜１４００とシフタ、
ＡＬＵ及び乗算回路を含むプロセッサエレメント（ＰＥ
） １５００−１８００とから成る。
通常の演算処理はＲＦ Ｅ １１００〜１４００のＡ及
びＢポートから読出した２つのデータに対する演算をＰ
Ｅ １５００〜１８００内のシフタ及びＡＬＵで行い
、その演算結果をＲＦ Ｅ １１００〜１４００に格納
するという手順で実行する。
びＢポートから読出した２つのデータに対する演算をＰ
Ｅ １５００〜１８００内のシフタ及びＡＬＵで行い
、その演算結果をＲＦ Ｅ １１００〜１４００に格納
するという手順で実行する。
次に第９図の乗算実行時の動作を第１０図を用いて説明
する。
する。
ここで、簡単のため被乗数の最下位バイトから最上位バ
イトまでを順にａｏ＋ ａｚ＃ ａａ及びａａと呼び同
様に乗数も最下位バイトから順にｂ ｏ ｐ ｂ １１
ｂｘ、ｂδと呼ぶこととする。
イトまでを順にａｏ＋ ａｚ＃ ａａ及びａａと呼び同
様に乗数も最下位バイトから順にｂ ｏ ｐ ｂ １１
ｂｘ、ｂδと呼ぶこととする。
まず１乗算の第１マシン・サイクルでは、ＲＦ Ｅ １
１００〜１４００のＡポートから被乗数を読出し信号線
１１００−ＡにａＯ，１２００−Ａにａ ｔ 、 １３
００− Ａにａｔ、及び１４００−Ａにａａを出力する
。また、Ｂポートからは乗数を読出し信号線１１００−
Ｂにｂｏ。
１００〜１４００のＡポートから被乗数を読出し信号線
１１００−ＡにａＯ，１２００−Ａにａ ｔ 、 １３
００− Ａにａｔ、及び１４００−Ａにａａを出力する
。また、Ｂポートからは乗数を読出し信号線１１００−
Ｂにｂｏ。
１２００− Ｂにｂ Ｉｔ １３００− Ｂにｂｌ及び
１３００− Ｂにｂ８を出力する。（第１０図に於ける
Ｔ１−１及びＴｌ−２）このとき、被乗数ａｏ””ａｓ
をそれぞれ左隣りのＲＦＥへ送り被乗数用レジスタにラ
ッチする。（ＲＦＥ１４００の左隣りはＲＦ Ｅ １１
００とする。）また、乗数ｂｏ＝ｂｓはＰ Ｅ １５０
０〜１８００内の乗数用レジスタにラッチする。
１３００− Ｂにｂ８を出力する。（第１０図に於ける
Ｔ１−１及びＴｌ−２）このとき、被乗数ａｏ””ａｓ
をそれぞれ左隣りのＲＦＥへ送り被乗数用レジスタにラ
ッチする。（ＲＦＥ１４００の左隣りはＲＦ Ｅ １１
００とする。）また、乗数ｂｏ＝ｂｓはＰ Ｅ １５０
０〜１８００内の乗数用レジスタにラッチする。
第２マシン・サイクルの前半（第１０図でのＴ２−１）
ではＲＦ Ｅ １１００〜１４００のＡポートには被乗
数を左へ１バイトだけローデートした値を、Ｂボートに
は半マシン・サイクル前にＡポートに出力していた被乗
数の値をそれぞれ出力する。また、Ｐ Ｅ １５００〜
１８００では半マシン・サイクル前にラッチした乗数を
それぞれ右隣りのＰＥへ送ることにより乗数の右１バイ
ト・シフトを行う、そしてＰ Ｅ １５００から出力さ
れる乗数１バイト（ｂｏ）は信号線１５０１によりＰ
Ｅ １５００〜１８００に送られる。
ではＲＦ Ｅ １１００〜１４００のＡポートには被乗
数を左へ１バイトだけローデートした値を、Ｂボートに
は半マシン・サイクル前にＡポートに出力していた被乗
数の値をそれぞれ出力する。また、Ｐ Ｅ １５００〜
１８００では半マシン・サイクル前にラッチした乗数を
それぞれ右隣りのＰＥへ送ることにより乗数の右１バイ
ト・シフトを行う、そしてＰ Ｅ １５００から出力さ
れる乗数１バイト（ｂｏ）は信号線１５０１によりＰ
Ｅ １５００〜１８００に送られる。
ＰＥ１．５００〜１８００内の乗算回路はＡポート及び
Ｂポートから入力される被乗数と信号線１５０１から入
力される乗数との乗算を実行する。
Ｂポートから入力される被乗数と信号線１５０１から入
力される乗数との乗算を実行する。
以下、同様に第１０図Ｔ２−２．Ｔ３−１゜Ｔ３−２で
はＲＦ Ｅ １１００〜１４００のＡポート及びＢボー
トに半々マシン・サイクル前に出力していた被乗数に対
してそれぞれ左へ１バイトずつローテートシた値を、信
号線１５０１には乗数を１バイトずつ右へシフトして行
ったときＰ Ｅ １５００内の乗数用レジスタにラッチ
された値をそれぞれ順に出力し、Ｐ Ｅ １５００〜１
８００内の乗算回路で乗算を実行して行く。
はＲＦ Ｅ １１００〜１４００のＡポート及びＢボー
トに半々マシン・サイクル前に出力していた被乗数に対
してそれぞれ左へ１バイトずつローテートシた値を、信
号線１５０１には乗数を１バイトずつ右へシフトして行
ったときＰ Ｅ １５００内の乗数用レジスタにラッチ
された値をそれぞれ順に出力し、Ｐ Ｅ １５００〜１
８００内の乗算回路で乗算を実行して行く。
第４マシン・サイクルではＰ Ｅ １５００〜１８００
内の乗算回路にて最後の部分和と部分桁上りを求めてＡ
ＬＵ入力入力用レジスタフセットＡＬＵに対し部分和と
部分桁上りとの加算を指示する。
内の乗算回路にて最後の部分和と部分桁上りを求めてＡ
ＬＵ入力入力用レジスタフセットＡＬＵに対し部分和と
部分桁上りとの加算を指示する。
第５マシン・サイクルでは、ＡＬＵでの加算により求ま
った乗算結果をＲＦ Ｅ １１００〜１４００にセット
し乗算を終了する。
った乗算結果をＲＦ Ｅ １１００〜１４００にセット
し乗算を終了する。
第１１図は第９図内ＲＦ Ｅ １１００の構成を示して
いる。（ＲＦＥ１２００〜１４００の構成も全く同様で
ある。）ＲＦＥＩｌｏｏは、８ビツト幅のレジスタ・フ
ァイル１１００． Ａポート読出し用レジスタ１１２０
． Ｂポート読出し用レジスタ１１２１． Ａポート出
力被乗数用レジスタ１１４０及び１１４１． Ｂポート
出力被乗数用レジスタ１１３０及び１１３１．２対１セ
レクタ１１５０゜１１６０、１１７０．１１８０及び１
１９０から成る。ここで、しラスタ１１２０．１１２１
．１１３０及び１１４０はマシン・サイクルの前半にス
ルーとなるスルー・ラッチ、レジスタ１１００．１１３
１及び１１４１はマシン・サイクルの後半にスルーとな
るスルー・ラッチとする。
いる。（ＲＦＥ１２００〜１４００の構成も全く同様で
ある。）ＲＦＥＩｌｏｏは、８ビツト幅のレジスタ・フ
ァイル１１００． Ａポート読出し用レジスタ１１２０
． Ｂポート読出し用レジスタ１１２１． Ａポート出
力被乗数用レジスタ１１４０及び１１４１． Ｂポート
出力被乗数用レジスタ１１３０及び１１３１．２対１セ
レクタ１１５０゜１１６０、１１７０．１１８０及び１
１９０から成る。ここで、しラスタ１１２０．１１２１
．１１３０及び１１４０はマシン・サイクルの前半にス
ルーとなるスルー・ラッチ、レジスタ１１００．１１３
１及び１１４１はマシン・サイクルの後半にスルーとな
るスルー・ラッチとする。
通常の演算処理ではセレクタ１１８０及び１１９０によ
りレジスタ・ファイル読出し用レジスタ１１２０及び１
１２１（７）値を選択し信号線１１００−Ａ及び１１０
０− Ｂ ニそれぞれ出力し、信号線１５００−Ｃによ
りＰ Ｅ １５００での演算結果を読込む。
りレジスタ・ファイル読出し用レジスタ１１２０及び１
１２１（７）値を選択し信号線１１００−Ａ及び１１０
０− Ｂ ニそれぞれ出力し、信号線１５００−Ｃによ
りＰ Ｅ １５００での演算結果を読込む。
次に乗算処理時の動作を説明する。まず１乗算の第１マ
シン・サイクル前半（第１０図でのＴ１−１）ではレジ
スタ・ファイル１１１０のＡポートより被乗数（ａｏ）
をＢボートより乗数（ｂｏ）を読出しレジスタ１１２０
及び１１２１にそれぞれラッチする。このとき、セレク
タ１１５０ではレジスタ・ファイル１１１０のＡポート
出力側を選択しレジスタ１１４０にラッチする。また、
セレクタ１１８０及び１１９０ではレジラスタ１１２０
及び１１２１の出力をそれぞれ選択しておく。
シン・サイクル前半（第１０図でのＴ１−１）ではレジ
スタ・ファイル１１１０のＡポートより被乗数（ａｏ）
をＢボートより乗数（ｂｏ）を読出しレジスタ１１２０
及び１１２１にそれぞれラッチする。このとき、セレク
タ１１５０ではレジスタ・ファイル１１１０のＡポート
出力側を選択しレジスタ１１４０にラッチする。また、
セレクタ１１８０及び１１９０ではレジラスタ１１２０
及び１１２１の出力をそれぞれ選択しておく。
第１マシン・サイクルの後半（第１０図でのＴｌ−２）
では、セレクタ１１５０によりＲＥ Ｆ １１４０Ａボ
ートの出力１１４０− Ａ （ａ ａ）側を選択しレジ
スタ１１４１にラッチする。また、セレクタ１１６０に
よりレジスタ１１４０の出力（ａｏ）を選択しレジスタ
１１３１でラッチする。
では、セレクタ１１５０によりＲＥ Ｆ １１４０Ａボ
ートの出力１１４０− Ａ （ａ ａ）側を選択しレジ
スタ１１４１にラッチする。また、セレクタ１１６０に
よりレジスタ１１４０の出力（ａｏ）を選択しレジスタ
１１３１でラッチする。
第２及び第３マシン・サイクルでは、セレクタ１１５０
により信号線１４００−Ａを、セレクタ１１８０により
セレクタ１１６０の出力を、セレクタ１１９０によりセ
レクタ１１７０の出力をそれぞれ選択し、セレクタ１１
６０及び１１７０によりマシン・サイクルの前半にはレ
ジスタ１１４１及び１１３１の出力を、マシン・サイク
ルの後半にはレジスタ１１４０及び１１３０の出力をそ
れぞれ選択することにより、信号線１１００−Ａ及び１
１００−Ｂに第１０図のＴ２−１〜Ｔ３−２に示すよう
な出力を得ることができる。
により信号線１４００−Ａを、セレクタ１１８０により
セレクタ１１６０の出力を、セレクタ１１９０によりセ
レクタ１１７０の出力をそれぞれ選択し、セレクタ１１
６０及び１１７０によりマシン・サイクルの前半にはレ
ジスタ１１４１及び１１３１の出力を、マシン・サイク
ルの後半にはレジスタ１１４０及び１１３０の出力をそ
れぞれ選択することにより、信号線１１００−Ａ及び１
１００−Ｂに第１０図のＴ２−１〜Ｔ３−２に示すよう
な出力を得ることができる。
次に、第１２図は第９図に於けるＰ Ｅ １５００の構
成を示している。 （ＰＴ’：１６００〜１８００の
構成も全く同じである。 ） ＰＥ１５００は、Ａポー
ト入力用レジスタ１５１２． Ｂボート入力用レジスタ
１５１３ 、左右へ８ビツト・シフト可能なシフタ（Ｓ
Ｈ） １５１４．８ビットＡＬＵ１５１５．ＡＬＵ出力
をラッチするレジスタ１５１６．乗数用レジスタ１５５
１及び１５５２．シフト操作のための入力用ゲート１５
１８及び１５２１ 、出力用ゲート１５１９．１５２０
及び１５５４．８ビツト乗算器１５５５及び１５５６と
それぞれの出力をラッチするレジスタ、６人力ＣＳ Ａ
１５５７とその出力をラッチするレジスタ、セレクタ１
５１０．１５１１．１５５０及び１５５３等から成る。
成を示している。 （ＰＴ’：１６００〜１８００の
構成も全く同じである。 ） ＰＥ１５００は、Ａポー
ト入力用レジスタ１５１２． Ｂボート入力用レジスタ
１５１３ 、左右へ８ビツト・シフト可能なシフタ（Ｓ
Ｈ） １５１４．８ビットＡＬＵ１５１５．ＡＬＵ出力
をラッチするレジスタ１５１６．乗数用レジスタ１５５
１及び１５５２．シフト操作のための入力用ゲート１５
１８及び１５２１ 、出力用ゲート１５１９．１５２０
及び１５５４．８ビツト乗算器１５５５及び１５５６と
それぞれの出力をラッチするレジスタ、６人力ＣＳ Ａ
１５５７とその出力をラッチするレジスタ、セレクタ１
５１０．１５１１．１５５０及び１５５３等から成る。
このうち、８ピッ１−乗算器１５５５及び１５５６は第
６図により、６人力ＣＳ Ａ１５５７は第７図及び第８
図により説明したものと全く同じ構成である。
６図により、６人力ＣＳ Ａ１５５７は第７図及び第８
図により説明したものと全く同じ構成である。
通常の演算処理では、セレクタ１５１０及び１５１１に
より信号線１５００−Ａ及び１５００−Ｂを選択しレジ
スタ１５１２及び１５１３にラッチする。そして、 ５
Ｈ１５１４によりシフト操作を行った後にＡ Ｌ Ｕ１
５１５で演算を実行しその結果をレジスタ１５１６にラ
ッチする。
より信号線１５００−Ａ及び１５００−Ｂを選択しレジ
スタ１５１２及び１５１３にラッチする。そして、 ５
Ｈ１５１４によりシフト操作を行った後にＡ Ｌ Ｕ１
５１５で演算を実行しその結果をレジスタ１５１６にラ
ッチする。
ラッチしたデータは信号線１５００−ＣによりＲＦＥｌ
ｌｏｏへ送る。
ｌｏｏへ送る。
次に乗算処理時の動作を説明する。まず、第１マシン・
サイクルの後半（第１０図でのＴｌ−２）では、信号線
１１００−Ｂにより送られて来る乗数（ｂｏ） をセレ
クタ１５５０にて選択しレジスタ１５５２にラッチする
。第２及び第３マシン・サイクルでは。
サイクルの後半（第１０図でのＴｌ−２）では、信号線
１１００−Ｂにより送られて来る乗数（ｂｏ） をセレ
クタ１５５０にて選択しレジスタ１５５２にラッチする
。第２及び第３マシン・サイクルでは。
ゲート１５１９及び１５２０をハイ・インピーダンス状
態。
態。
ゲート１５５４を出力可能状態、セレクタｌ５５０をＰ
Ｅ １６００からのデータを選択する状態とし、セレ
クタ１５５３によりマシン・サイクルの前半はレジスタ
１５５２の出力を、マスン・サイクルの後半はレジスタ
１５５１の出力を選択することにより、信号線１５０１
に第１０図のＴ２−１〜Ｔ３−２に示すような出力を得
ることができる。
Ｅ １６００からのデータを選択する状態とし、セレ
クタ１５５３によりマシン・サイクルの前半はレジスタ
１５５２の出力を、マスン・サイクルの後半はレジスタ
１５５１の出力を選択することにより、信号線１５０１
に第１０図のＴ２−１〜Ｔ３−２に示すような出力を得
ることができる。
以上のような操作により８ビツト乗算器１５５５及び１
５５６．６人力ＣＳ Ａ１５５７から成る乗算回路にて
第３図に示すような乗算処理が可能となる。
５５６．６人力ＣＳ Ａ１５５７から成る乗算回路にて
第３図に示すような乗算処理が可能となる。
第４マシン・サイクルでは、６人力ＣＳ Ａ１５５７に
て求めた部分和及び部分桁上りをセレクタ１５１０及び
１５１１により選択し、ＡＬＵ１５１５で加算すること
により乗算結果を得ることができる。
て求めた部分和及び部分桁上りをセレクタ１５１０及び
１５１１により選択し、ＡＬＵ１５１５で加算すること
により乗算結果を得ることができる。
本発明によれば、一度にｎビット処理を行う乗算回路に
おいて従来方式に比べて半分近いシフト数で済むので、
乗算回路を複数のＬＳＩで構成するのに好適である。ま
た、従来１マシン・サイクルかけて処理していた部分積
演算をパーイブライン化することにより１／２マシン・
サイクルで実行することができるので高速な乗算処理が
可能となる。
おいて従来方式に比べて半分近いシフト数で済むので、
乗算回路を複数のＬＳＩで構成するのに好適である。ま
た、従来１マシン・サイクルかけて処理していた部分積
演算をパーイブライン化することにより１／２マシン・
サイクルで実行することができるので高速な乗算処理が
可能となる。
第１図は本発明による乗算回路の全体構成図、第２図は
従来の乗算方式による処理手順を示す図、第３図は本発
明を用いた場合の乗算処理手順を示す図、第４図は本発
明による乗算処理のタイミングチャート、第５図は第１
図の動作説明図、第６図は第１図に於ける８ビット乗算
器５の説明図。 第７図は第１図に於けるＣＳＡ９の説明図、第８図は第
７図に於ける６人力ＣＳＡ２００の説明図、第９図〜第
１２図は本発明の他の一実施例を示す図である。 １・・・被乗数をラッチするレジスタ、２・・・乗数を
ラッチするレジスタ、３・・・４対１セレクタ、４・・
・被乗数を左へローテートさせるためのセレクタ、５〜
８・・・８ビット乗算器、９〜１２・・・６人力Ｃ８Ａ
。 代理人 弁理士 小川勝男゛′− 第 Ｉ Ｂ 躬 ２Ｅｌ 第 ３ 口 劣 ４０ 男 ７ 口 箸 Ｂの ２０＋ 第 １１ 口
従来の乗算方式による処理手順を示す図、第３図は本発
明を用いた場合の乗算処理手順を示す図、第４図は本発
明による乗算処理のタイミングチャート、第５図は第１
図の動作説明図、第６図は第１図に於ける８ビット乗算
器５の説明図。 第７図は第１図に於けるＣＳＡ９の説明図、第８図は第
７図に於ける６人力ＣＳＡ２００の説明図、第９図〜第
１２図は本発明の他の一実施例を示す図である。 １・・・被乗数をラッチするレジスタ、２・・・乗数を
ラッチするレジスタ、３・・・４対１セレクタ、４・・
・被乗数を左へローテートさせるためのセレクタ、５〜
８・・・８ビット乗算器、９〜１２・・・６人力Ｃ８Ａ
。 代理人 弁理士 小川勝男゛′− 第 Ｉ Ｂ 躬 ２Ｅｌ 第 ３ 口 劣 ４０ 男 ７ 口 箸 Ｂの ２０＋ 第 １１ 口
Claims (1)
- １、２ｍ×ｎビットの乗数がセットされるレジスタと、
２ｎ×ｎビットの被乗数がセットされるレジスタとｎ個
に分割された乗数のうち１個を取り出す手段と、取り出
した２・ｍビットの乗数をデコードするデコーダと、該
デコーダの出力に従つて被乗数の倍数を作成するマルチ
プル・ゲートと該マルチプル・ゲートからの出力を加算
する多入力キャリー・セーブ・アダー（以下ＣＳＡと略
称する）と該多入力ＣＳＡの出力をラッチする中間レジ
スタと該中間レジスタにラッチされている部分和と部分
桁上りとを加算して乗算結果を求めるためのキャリー・
プロパゲート・アダー（以下ＣＰＡと略称する）より成
る乗算回路において、該２ｍ×ｎビットの被乗数を２ｍ
ビット単位で左へローテートさせる手段を被乗数セット
用レジスタの出力側に設けたことを特徴とする乗算回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223624A JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
| US06/916,695 US4811269A (en) | 1985-10-09 | 1986-10-08 | Bit slice multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223624A JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284335A true JPS6284335A (ja) | 1987-04-17 |
| JPH0368413B2 JPH0368413B2 (ja) | 1991-10-28 |
Family
ID=16801123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223624A Granted JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4811269A (ja) |
| JP (1) | JPS6284335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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