JPH0635675A - データプロセッサにおいて除算を行うための方法および装置 - Google Patents
データプロセッサにおいて除算を行うための方法および装置Info
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- JPH0635675A JPH0635675A JP5151540A JP15154093A JPH0635675A JP H0635675 A JPH0635675 A JP H0635675A JP 5151540 A JP5151540 A JP 5151540A JP 15154093 A JP15154093 A JP 15154093A JP H0635675 A JPH0635675 A JP H0635675A
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Abstract
(57)【要約】
【目的】 データプロセッサ（１０）において単一の修
正ＳＲＴ除算器（３０）を使用して整数および浮動小数
点除算操作を可能にする。 【構成】 浮動小数点および整数除算が正規化された正
の仮数（被除数および除数）に対してＳＲＴ除算を使用
して行われる。整数除算は浮動小数点回路の一部を共有
するが、動作のシーケンスは整数除算動作の実行中に変
更される。ＳＲＴ除算器（３０）は反復ループの前後に
一連の動作を行い整数除数および被除数をＳＲＴアルゴ
リズムが浮動小数点仮数に対して要求するデータ経路表
現に再構築する。反復ループの間に、商ビットは選択さ
れかつ中間部分剰余を発生するために使用される。該商
ビットはまた最終的な商仮数を累積する商レジスタ（６
６）に入力される。全仮数加算器（６１）が最終的な剰
余を発生するために使用される。
正ＳＲＴ除算器（３０）を使用して整数および浮動小数
点除算操作を可能にする。 【構成】 浮動小数点および整数除算が正規化された正
の仮数（被除数および除数）に対してＳＲＴ除算を使用
して行われる。整数除算は浮動小数点回路の一部を共有
するが、動作のシーケンスは整数除算動作の実行中に変
更される。ＳＲＴ除算器（３０）は反復ループの前後に
一連の動作を行い整数除数および被除数をＳＲＴアルゴ
リズムが浮動小数点仮数に対して要求するデータ経路表
現に再構築する。反復ループの間に、商ビットは選択さ
れかつ中間部分剰余を発生するために使用される。該商
ビットはまた最終的な商仮数を累積する商レジスタ（６
６）に入力される。全仮数加算器（６１）が最終的な剰
余を発生するために使用される。
Description
【０００１】
【産業上の利用分野】この発明は、一般的にはデータ処
理システムに関し、かつより特定的にはＳＲＴ除算を行
うデータ処理システムに関する。
理システムに関し、かつより特定的にはＳＲＴ除算を行
うデータ処理システムに関する。
【０００２】
【従来の技術】主データプロセッサ用チップ上により多
くの浮動小数点ハードウェアを集積する傾向が増大して
いる。浮動小数点ハードウェアのオンチップ集積が望ま
しいが、高性能データプロセッサの利用可能なチップ領
域の制限が実現する上での障害となる。整数および浮動
小数点除算はデータプロセッサにおいては頻繁には生じ
ないが、除算操作はパイプライン化するのが困難であり
かつ典型的には長い潜伏期間を有する。
くの浮動小数点ハードウェアを集積する傾向が増大して
いる。浮動小数点ハードウェアのオンチップ集積が望ま
しいが、高性能データプロセッサの利用可能なチップ領
域の制限が実現する上での障害となる。整数および浮動
小数点除算はデータプロセッサにおいては頻繁には生じ
ないが、除算操作はパイプライン化するのが困難であり
かつ典型的には長い潜伏期間を有する。
【０００３】
【発明が解決しようとする課題】その結果、多くのデー
タプロセッサにおいては、そのようなデータプロセッサ
が除算操作を行う結果としてかなりの性能の劣化を生じ
る。さらに、大部分のデータ処理システムはより高速の
浮動小数点除算を行うためにコプロセッサを使用し、一
方主データプロセッサは整数除算操作を行う。従って、
今日のデータプロセッサは一般に低速の除算性能、かつ
特に低速の整数除算性能によって特徴付けられる。この
現象はより高速の浮動少数点除算性能は主としてコプロ
セッサに存在するが、単一チップのデータプロセッサに
は存在せず、かつ整数除算のためのものではないという
事実に起因する。
タプロセッサにおいては、そのようなデータプロセッサ
が除算操作を行う結果としてかなりの性能の劣化を生じ
る。さらに、大部分のデータ処理システムはより高速の
浮動小数点除算を行うためにコプロセッサを使用し、一
方主データプロセッサは整数除算操作を行う。従って、
今日のデータプロセッサは一般に低速の除算性能、かつ
特に低速の整数除算性能によって特徴付けられる。この
現象はより高速の浮動少数点除算性能は主としてコプロ
セッサに存在するが、単一チップのデータプロセッサに
は存在せず、かつ整数除算のためのものではないという
事実に起因する。
【０００４】
【課題を解決するための手段および作用】シーケンサに
よって発行される、複数の除算命令を実行するための反
復除算ユニット、および複数のデータオペランドを記憶
するための記憶ユニットを有するデータプロセッサにお
ける、前記除算ユニットにおいて整数および浮動小数点
ＳＲＴ除算を行うための方法および装置が提供される。
１組のマルチプレクサが前記記憶ユニットから読出され
た除数値（ｄｉｖｉｓｏｒ ｖａｌｕｅ）および被除数
値（ｄｉｖｉｄｅｎｄ ｖａｌｕｅ）を前記除算ユニッ
トによって行われるべき除算操作の形式に基づき所定の
データフォーマットに整列させる。前記除算ユニットが
整数除算操作を行っている時、全加算器が前記除数値の
２の補数を計算する。除算ユニットの優先エンコーダお
よびバレルシフタが前記２の補数化された除数値を正規
化して浮動整数除数を生成する。商選択回路が第１の組
の商ビットを発生しかつ反復ループの間に複数の引き続
く組の商ビットを各反復サイクルに発生する。各反復サ
イクルの間に、部分剰余形成論理が前記引き続く組の商
ビットおよび浮動整数除数を使用して複数の中間冗長部
分剰余を形成する。前記組の商ビットは１組のレジスタ
に累積されかつ商（Ｑ）値および商値から１を減算した
もの（Ｑ−１）を形成するために使用される。１組のマ
ルチプレクサが前記ＱおよびＱ−１の値を所定のデータ
フォーマットに正規化し正規化されたＱおよびＱ−１の
商値を形成する。最終的な部分剰余の符号（正または
負）に基づき、前記正規化されたＱまたはＱ−１の商値
が選択されて商結果となる。もし除算器の操作が整数除
算であれば、加算器は該商結果の２の補数を計算し整数
除算の商を生成する。該整数除算の商は前記記憶ユニッ
トに記憶するために内部フォーマットに再整列され、か
つ該記憶ユニットに転送し戻される。
よって発行される、複数の除算命令を実行するための反
復除算ユニット、および複数のデータオペランドを記憶
するための記憶ユニットを有するデータプロセッサにお
ける、前記除算ユニットにおいて整数および浮動小数点
ＳＲＴ除算を行うための方法および装置が提供される。
１組のマルチプレクサが前記記憶ユニットから読出され
た除数値（ｄｉｖｉｓｏｒ ｖａｌｕｅ）および被除数
値（ｄｉｖｉｄｅｎｄ ｖａｌｕｅ）を前記除算ユニッ
トによって行われるべき除算操作の形式に基づき所定の
データフォーマットに整列させる。前記除算ユニットが
整数除算操作を行っている時、全加算器が前記除数値の
２の補数を計算する。除算ユニットの優先エンコーダお
よびバレルシフタが前記２の補数化された除数値を正規
化して浮動整数除数を生成する。商選択回路が第１の組
の商ビットを発生しかつ反復ループの間に複数の引き続
く組の商ビットを各反復サイクルに発生する。各反復サ
イクルの間に、部分剰余形成論理が前記引き続く組の商
ビットおよび浮動整数除数を使用して複数の中間冗長部
分剰余を形成する。前記組の商ビットは１組のレジスタ
に累積されかつ商（Ｑ）値および商値から１を減算した
もの（Ｑ−１）を形成するために使用される。１組のマ
ルチプレクサが前記ＱおよびＱ−１の値を所定のデータ
フォーマットに正規化し正規化されたＱおよびＱ−１の
商値を形成する。最終的な部分剰余の符号（正または
負）に基づき、前記正規化されたＱまたはＱ−１の商値
が選択されて商結果となる。もし除算器の操作が整数除
算であれば、加算器は該商結果の２の補数を計算し整数
除算の商を生成する。該整数除算の商は前記記憶ユニッ
トに記憶するために内部フォーマットに再整列され、か
つ該記憶ユニットに転送し戻される。
【０００５】
【実施例】用語「肯定する（ａｓｓｅｒｔ）」および
「肯定（ａｓｓｅｒｔｉｏｎ）」は信号または同様の装
置をその論理的に真の（アクティブな）状態にすること
を意味し、一方「否定する（ｎｅｇａｔｅ）」および
「否定（ｎｅｇａｔｉｏｎ）」は前記信号または他の装
置をその論理的に偽の（インアクティブな）状態にする
場合に使用される。アスタリスク記号（＊）は補数化さ
れた信号を示すために使用される。例えば、ＢＵＳ Ｒ
ＥＱＵＥＳＴ＊はＢＵＳ ＲＥＱＵＥＳＴ信号の補数化
された論理状態の信号を示す。
「肯定（ａｓｓｅｒｔｉｏｎ）」は信号または同様の装
置をその論理的に真の（アクティブな）状態にすること
を意味し、一方「否定する（ｎｅｇａｔｅ）」および
「否定（ｎｅｇａｔｉｏｎ）」は前記信号または他の装
置をその論理的に偽の（インアクティブな）状態にする
場合に使用される。アスタリスク記号（＊）は補数化さ
れた信号を示すために使用される。例えば、ＢＵＳ Ｒ
ＥＱＵＥＳＴ＊はＢＵＳ ＲＥＱＵＥＳＴ信号の補数化
された論理状態の信号を示す。
【０００６】図１には、本発明を実施するための集積回
路データ処理システム１０のブロック図が示されてい
る。好ましい実施例においては、データ処理システム１
０は命令シーケンサ１２、命令キャッシュ１４、データ
キャッシュ１６、バスインタフェースユニット１８、外
部メモリ２０、ロード／ストアユニット２２、整数実行
ユニット２４、レジスタファイル２６および２８、そし
て浮動小数点および整数ユニット３０〜３２を含む。命
令シーケンサ１２は実行ユニット２２，２４，３０〜３
２およびレジスタファイル２６および２８の間のデータ
フローに対する制御を提供する。従って、命令シーケン
サ１２は４ステージ（フェッチ−デコード−実行−ライ
トバック）主命令パイプラインを実施し、データのイン
タロックを実施し、命令を利用可能な実行ユニット２
２，２４および３０〜３２に送り（発行し）、レジスタ
ファイル２６および２８からのデータをバス３３および
３４に向けかつ該バスから出力する。
路データ処理システム１０のブロック図が示されてい
る。好ましい実施例においては、データ処理システム１
０は命令シーケンサ１２、命令キャッシュ１４、データ
キャッシュ１６、バスインタフェースユニット１８、外
部メモリ２０、ロード／ストアユニット２２、整数実行
ユニット２４、レジスタファイル２６および２８、そし
て浮動小数点および整数ユニット３０〜３２を含む。命
令シーケンサ１２は実行ユニット２２，２４，３０〜３
２およびレジスタファイル２６および２８の間のデータ
フローに対する制御を提供する。従って、命令シーケン
サ１２は４ステージ（フェッチ−デコード−実行−ライ
トバック）主命令パイプラインを実施し、データのイン
タロックを実施し、命令を利用可能な実行ユニット２
２，２４および３０〜３２に送り（発行し）、レジスタ
ファイル２６および２８からのデータをバス３３および
３４に向けかつ該バスから出力する。
【０００７】好ましい実施例によれば、大きな３２ワー
ドの汎用目的レジスタファイル（ＧＲＦ）２６は整数、
論理、ビット−フィールド、メモリアドレシング、およ
び浮動小数点操作のためのオペランドを提供する。さら
に、拡張された３２エントリのレジスタファイル（ＸＲ
Ｆ）２８は浮動小数点オペランドのための付加的な記憶
を提供する。ＸＲＦ２８は任意の精度の（シングル、ダ
ブル、または拡張）の３２の値を保持できる。実行ユニ
ット２２，２４および３０〜３２に利用できる２つのラ
イトバック・バス３４がある。説明を簡単にするため
に、用語「ライトバック（ｗｒｉｔｅ−ｂａｃｋ）」
が、特定の実行ユニットが情報をライトバック・バス３
４を含む２つのバスの１つに転送する場合に使用され
る。実行ユニット２２，２４および３０〜３２は各々そ
れら自身の内部制御されるパイプラインを備えた独立の
機能ユニットである。実行ユニットが命令の実行を終了
する時、それは結果のデータをライトバック・バス３４
に与える。レジスタファイル２６および２８は該ライト
バック・バス３４からデータを受け取りかつそれを正し
い行き先レジスタに格納する。もし他の命令がこのデー
タを待っておれば、それはレジスタファイル２６および
２８を通って直接適切な機能ユニット（単数または複
数）に「送られる（ｆｏｒｗａｒｄｅｄ）」。これはデ
ータ依存命令がレジスタファイルに書き込まれるべきデ
ータを待つことなく次のクロックで発行され再び読出さ
れることができるようにする。異なる実行ユニットは異
なるパイプライン長を有するから、２つより多くの命令
が与えられたクロックサイクルで完了され得る。その結
果、実行ユニット２２，２４および３０〜３２はライト
バック・バス３４上の利用可能なスロットにつき調停を
行う。最も高いライトバック優先度は、整数ユニット２
４のような、単一サイクルの実行ユニットに与えられ、
それによって、浮動小数点ユニット３０〜３２およびロ
ード／ストアユニット２２のような、マルチステージ・
パイプラインユニットがライトバック・スロットのため
に調停している間に単一サイクルの命令が常にライトバ
ック・スロットを保証される。ライトバック・スロット
を否定されたパイプライン化実行ユニットはそれらの内
部パイプラインステージを進め続けかつすべてのパイプ
ラインステージがいっぱいになるまで新しい命令を受け
入れる。
ドの汎用目的レジスタファイル（ＧＲＦ）２６は整数、
論理、ビット−フィールド、メモリアドレシング、およ
び浮動小数点操作のためのオペランドを提供する。さら
に、拡張された３２エントリのレジスタファイル（ＸＲ
Ｆ）２８は浮動小数点オペランドのための付加的な記憶
を提供する。ＸＲＦ２８は任意の精度の（シングル、ダ
ブル、または拡張）の３２の値を保持できる。実行ユニ
ット２２，２４および３０〜３２に利用できる２つのラ
イトバック・バス３４がある。説明を簡単にするため
に、用語「ライトバック（ｗｒｉｔｅ−ｂａｃｋ）」
が、特定の実行ユニットが情報をライトバック・バス３
４を含む２つのバスの１つに転送する場合に使用され
る。実行ユニット２２，２４および３０〜３２は各々そ
れら自身の内部制御されるパイプラインを備えた独立の
機能ユニットである。実行ユニットが命令の実行を終了
する時、それは結果のデータをライトバック・バス３４
に与える。レジスタファイル２６および２８は該ライト
バック・バス３４からデータを受け取りかつそれを正し
い行き先レジスタに格納する。もし他の命令がこのデー
タを待っておれば、それはレジスタファイル２６および
２８を通って直接適切な機能ユニット（単数または複
数）に「送られる（ｆｏｒｗａｒｄｅｄ）」。これはデ
ータ依存命令がレジスタファイルに書き込まれるべきデ
ータを待つことなく次のクロックで発行され再び読出さ
れることができるようにする。異なる実行ユニットは異
なるパイプライン長を有するから、２つより多くの命令
が与えられたクロックサイクルで完了され得る。その結
果、実行ユニット２２，２４および３０〜３２はライト
バック・バス３４上の利用可能なスロットにつき調停を
行う。最も高いライトバック優先度は、整数ユニット２
４のような、単一サイクルの実行ユニットに与えられ、
それによって、浮動小数点ユニット３０〜３２およびロ
ード／ストアユニット２２のような、マルチステージ・
パイプラインユニットがライトバック・スロットのため
に調停している間に単一サイクルの命令が常にライトバ
ック・スロットを保証される。ライトバック・スロット
を否定されたパイプライン化実行ユニットはそれらの内
部パイプラインステージを進め続けかつすべてのパイプ
ラインステージがいっぱいになるまで新しい命令を受け
入れる。
【０００８】好ましい実施例においては、浮動小数点お
よび整数ユニット３０〜３２はすべての他の実行ユニッ
ト２２および２４と同時に実行されかつ整数、メモリ、
および浮動小数点操作の任意の混合物が同じクロックで
一緒に発行され得る。浮動小数点加算器（ＡＤＤ）３１
および乗算器（ＭＵＬＴＩＰＬＹ）３２のユニットは
（オペランドの精度に関係なく）浮動小数点命令を３ク
ロックで実行するが、各クロックごとに新しい命令が発
行できるように完全にパイプライン化されている。本発
明によれば、除算ユニット（ＤＩＶ）３０は非パイプラ
イン化反復組合わせ浮動小数点および整数ＳＲＴ除算器
である。従って、除算ユニット３０は浮動小数点および
整数除算操作の間で共有される。該浮動小数点ユニット
３０〜３２によって生成された結果は正確なＩＥＥＥ結
果であり何らのソフトウェアによる調整（ｆｉｘ−ｕ
ｐ）も必要とされない。
よび整数ユニット３０〜３２はすべての他の実行ユニッ
ト２２および２４と同時に実行されかつ整数、メモリ、
および浮動小数点操作の任意の混合物が同じクロックで
一緒に発行され得る。浮動小数点加算器（ＡＤＤ）３１
および乗算器（ＭＵＬＴＩＰＬＹ）３２のユニットは
（オペランドの精度に関係なく）浮動小数点命令を３ク
ロックで実行するが、各クロックごとに新しい命令が発
行できるように完全にパイプライン化されている。本発
明によれば、除算ユニット（ＤＩＶ）３０は非パイプラ
イン化反復組合わせ浮動小数点および整数ＳＲＴ除算器
である。従って、除算ユニット３０は浮動小数点および
整数除算操作の間で共有される。該浮動小数点ユニット
３０〜３２によって生成された結果は正確なＩＥＥＥ結
果であり何らのソフトウェアによる調整（ｆｉｘ−ｕ
ｐ）も必要とされない。
【０００９】図２および図３には本発明の好ましい実施
例に係わる除算ユニット３０のブロック図が示されてい
る。該除算ユニット３０は除算器仮数データ経路部３
６、除算器制御論理３７、商選択回路３８、および指数
パイプライン４０を含む。本発明においては、除算器３
０はＳＲＴ除算を使用して浮動小数点および整数除算操
作を行う。基数（ｒａｄｉｘ）−ＮのＳＲＴ除算の基本
は現在の部分的剰余の近似および（潜在的に）除数を調
べることにより各サイクルでｌｏｇ２（Ｎ）の商ビット
を選択することである。基数−２のＳＲＴ除算は（冗長
部分剰余の上位４ビットのみを調べる必要があるから）
最も簡単かつ高速な商選択ハードウェアを有するが、基
数−２のＳＲＴ除算は一度に１つの商ビットのみを選択
するという不都合がある。本発明は基数−２の商選択ハ
ードウェアの速度を活用しながら各反復ごとに３つの商
ビット（ｑ０，ｑ１およびｑ２）を得るために基数−２
商選択論理のオーバラップしたステージを用いる。従っ
て、除算ユニット３０はサイクルごとに３つの商ビット
を生成するため３つの基数−２のＳＲＴ非回復型（ｎｏ
ｎ−ｒｅｓｔｏｒｉｎｇ）ステージ（基数−８）を使用
する。
例に係わる除算ユニット３０のブロック図が示されてい
る。該除算ユニット３０は除算器仮数データ経路部３
６、除算器制御論理３７、商選択回路３８、および指数
パイプライン４０を含む。本発明においては、除算器３
０はＳＲＴ除算を使用して浮動小数点および整数除算操
作を行う。基数（ｒａｄｉｘ）−ＮのＳＲＴ除算の基本
は現在の部分的剰余の近似および（潜在的に）除数を調
べることにより各サイクルでｌｏｇ２（Ｎ）の商ビット
を選択することである。基数−２のＳＲＴ除算は（冗長
部分剰余の上位４ビットのみを調べる必要があるから）
最も簡単かつ高速な商選択ハードウェアを有するが、基
数−２のＳＲＴ除算は一度に１つの商ビットのみを選択
するという不都合がある。本発明は基数−２の商選択ハ
ードウェアの速度を活用しながら各反復ごとに３つの商
ビット（ｑ０，ｑ１およびｑ２）を得るために基数−２
商選択論理のオーバラップしたステージを用いる。従っ
て、除算ユニット３０はサイクルごとに３つの商ビット
を生成するため３つの基数−２のＳＲＴ非回復型（ｎｏ
ｎ−ｒｅｓｔｏｒｉｎｇ）ステージ（基数−８）を使用
する。
【００１０】除算操作の際には、最上位から始まりかつ
最下位桁に進みながら、商デジットの選択が計算され
る。従って、各反復の一部として、商テジットの決定が
行われこれは前記部分的剰余が最後の部分的剰余および
商デジットに基づき計算されることを必要とする。従っ
て、前記商は方程式（Ｅｑ．）１．１から次のように累
算される。 この場合、ｒは基数（ｒａｄｉｘ）であり、ｎは計算さ
れる商デジットの数でありかつＱはｒ−（ｎ−１）の精
度を有する累算された商結果であり、ｑｉはステージｉ
から決定される商デジットである。ＳＲＴ除算において
は、除算における各ステージにおいて選択される商デジ
ットは次の方程式１．２に従って次の部分剰余を計算す
る操作を決定する。 Ｅｑ．（１．２） ＰＲｉ＋１＝ｒＲｉ−Ｄｑｉ この場合、ＰＲｉはステージｉの部分剰余出力であり、
かつＤは除数であり、かつ除算シーケンスは次の方程式
１．３を使用して開始される。 Ｅｑ．（１．３） ｒＲ０＝被除数
最下位桁に進みながら、商デジットの選択が計算され
る。従って、各反復の一部として、商テジットの決定が
行われこれは前記部分的剰余が最後の部分的剰余および
商デジットに基づき計算されることを必要とする。従っ
て、前記商は方程式（Ｅｑ．）１．１から次のように累
算される。 この場合、ｒは基数（ｒａｄｉｘ）であり、ｎは計算さ
れる商デジットの数でありかつＱはｒ−（ｎ−１）の精
度を有する累算された商結果であり、ｑｉはステージｉ
から決定される商デジットである。ＳＲＴ除算において
は、除算における各ステージにおいて選択される商デジ
ットは次の方程式１．２に従って次の部分剰余を計算す
る操作を決定する。 Ｅｑ．（１．２） ＰＲｉ＋１＝ｒＲｉ−Ｄｑｉ この場合、ＰＲｉはステージｉの部分剰余出力であり、
かつＤは除数であり、かつ除算シーケンスは次の方程式
１．３を使用して開始される。 Ｅｑ．（１．３） ｒＲ０＝被除数
【００１１】好ましい実施例においては、除算器の仮数
部分３６は６つのステージ１００〜１０５を含む。浮動
小数点除算は正規化された正の仮数（ｍａｎｔｉｓｓａ
ｓ）（被除数および除数）に対してＳＲＴ除算を使用し
て行われる。指数減算は指数パイプ４０で行われ、そこ
で浮動小数点のオーバフローおよびアンダフローも処理
される。商選択論理３８は各反復（クロックサイクル）
ごとに３つの商ビット（ｑ０，ｑ１およびｑ２）を生成
し、かつ部分剰余形成回路５６は次のクロックサイクル
においてこれら３つのビットを消費する。従って、商選
択論理３８は現在の部分剰余に基づき次の商ビットを選
択し、一方部分剰余形成回路５６は次の商ビットを使用
して次の部分剰余を冗長キャリー−セーブ形式で発生す
る。該商ビットはまた仮数経路またはパス３６における
商レジスタ６６に入力され最終的な商仮数を形成する。
全仮数加算器６１は冗長部分剰余（ＲＤＰＲ）を含む最
後の対のキャリーおよびセーブ部分剰余ベクトルから非
冗長（“ｒｅａｌ”）最終剰余（ＲＰＲ）を発生するた
めに使用される。従来のように、最終的な剰余は（制御
論理３７の制御の下に）丸め回路７６によって浮動小数
点結果の適切な丸めのために使用される。制御論理３７
は浮動小数点除算を行うのに必要な制御（ＣＮＴＲＬ）
信号を順序制御する（ｓｅｑｕｅｎｃｅｓ）。
部分３６は６つのステージ１００〜１０５を含む。浮動
小数点除算は正規化された正の仮数（ｍａｎｔｉｓｓａ
ｓ）（被除数および除数）に対してＳＲＴ除算を使用し
て行われる。指数減算は指数パイプ４０で行われ、そこ
で浮動小数点のオーバフローおよびアンダフローも処理
される。商選択論理３８は各反復（クロックサイクル）
ごとに３つの商ビット（ｑ０，ｑ１およびｑ２）を生成
し、かつ部分剰余形成回路５６は次のクロックサイクル
においてこれら３つのビットを消費する。従って、商選
択論理３８は現在の部分剰余に基づき次の商ビットを選
択し、一方部分剰余形成回路５６は次の商ビットを使用
して次の部分剰余を冗長キャリー−セーブ形式で発生す
る。該商ビットはまた仮数経路またはパス３６における
商レジスタ６６に入力され最終的な商仮数を形成する。
全仮数加算器６１は冗長部分剰余（ＲＤＰＲ）を含む最
後の対のキャリーおよびセーブ部分剰余ベクトルから非
冗長（“ｒｅａｌ”）最終剰余（ＲＰＲ）を発生するた
めに使用される。従来のように、最終的な剰余は（制御
論理３７の制御の下に）丸め回路７６によって浮動小数
点結果の適切な丸めのために使用される。制御論理３７
は浮動小数点除算を行うのに必要な制御（ＣＮＴＲＬ）
信号を順序制御する（ｓｅｑｕｅｎｃｅｓ）。
【００１２】浮動小数点仮数のためのＳＲＴアルゴリズ
ムは被除数および除数に対し次のデータ経路表現フォー
マット１（Ｆｏｒｍａｔ １）を必要とする。 フォーマット１：０ ０ Ｈ ．Ｍ６２ Ｍ６１ Ｍ６０…Ｍ１ Ｍ０ （ゼロ）（１）（．）（拡張精度に対し63までの仮数ビット） この場合、Ｈは隠れたビット（ｈｉｄｄｅｎ ｂｉｔ）
を示し、かつＭは仮数ビットを示す。符号なしおよび符
号付き整数除算（３２ビット／３２ビットまたは６４ビ
ット／３２ビット）については、それぞれ、浮動小数点
仮数経路３６への次のアライメントフォーマット２およ
び３が必要である。 フォーマット２： ０ ０ Ｉ６３．Ｉ６２ Ｉ６１ Ｉ６０…Ｉ１ Ｉ０ （ゼロ）（２進ポイントを有する（32または64までの） 整数ビット） フォーマット3: S1 S0 符号 . I62 I61 I60 … I1 I0 （符号、 2拡張ビット）(.) (整数ビット (31または63まで))
ムは被除数および除数に対し次のデータ経路表現フォー
マット１（Ｆｏｒｍａｔ １）を必要とする。 フォーマット１：０ ０ Ｈ ．Ｍ６２ Ｍ６１ Ｍ６０…Ｍ１ Ｍ０ （ゼロ）（１）（．）（拡張精度に対し63までの仮数ビット） この場合、Ｈは隠れたビット（ｈｉｄｄｅｎ ｂｉｔ）
を示し、かつＭは仮数ビットを示す。符号なしおよび符
号付き整数除算（３２ビット／３２ビットまたは６４ビ
ット／３２ビット）については、それぞれ、浮動小数点
仮数経路３６への次のアライメントフォーマット２およ
び３が必要である。 フォーマット２： ０ ０ Ｉ６３．Ｉ６２ Ｉ６１ Ｉ６０…Ｉ１ Ｉ０ （ゼロ）（２進ポイントを有する（32または64までの） 整数ビット） フォーマット3: S1 S0 符号 . I62 I61 I60 … I1 I0 （符号、 2拡張ビット）(.) (整数ビット (31または63まで))
【００１３】好ましい実施例によれば、指数パイプ４０
（図２および図３）は浮動小数点除算に対しすべての指
数操作を実施する。図２および図３に示されるように、
除数の指数および被除数の指数は指数ラッチ４７に格納
される。除数指数は減算回路４９によって被除数指数か
ら減算され、かつその結果はラッチ５０に格納される。
この２の補数の減算は通常の内部浮動小数点値より１大
きな指数結果（ＥＸＤＩＦ）を提供する。通常、内部指
数は書き戻された時正しくバイアスされるためには内部
浮動小数点値より１だけ小さくなければならない（バイ
アスは指数値のＭＳＢを反転することにより行われ
る）。減分回路５１はラッチされた差分（ＥＸＤＩＦ）
を２だけ減分し、それによって内部結果指数から１減算
したもの（ＥＸＤＩＦＭ１）を生成する。実際の指数結
果（ＡＣＴＥＸＰ）はこれら２つの指数値の内の１つで
あるかまたはそれらの間にある値である。すべての３つ
の指数（ＥＸＤＩＦ，ＥＸＤＩＦＭ１およびＡＣＴＥＸ
Ｐ）またはそれらのオーバフロー／アンダフロー値は例
外／結果発生器５２によって形成される。正しい（最終
的な）指数結果（ＲＥＳＥＸＰ）およびオーバフロー／
アンダフローフラグは仮数正規化および丸めに基づきマ
ルチプレクサ７８によって選択され、かつラッチ７９に
ラッチされる。好ましい実施例においては、浮動小数点
除算のオーバフローおよびアンダフローは結果指数（Ｒ
ＥＳＥＸＰ）に基づいてのみ決定される。もし３つの指
数（ＲＥＳＥＸＰ）の内の選択された１つがオーバフロ
ーあるいはアンダフローすれば例外が発生することにな
る。
（図２および図３）は浮動小数点除算に対しすべての指
数操作を実施する。図２および図３に示されるように、
除数の指数および被除数の指数は指数ラッチ４７に格納
される。除数指数は減算回路４９によって被除数指数か
ら減算され、かつその結果はラッチ５０に格納される。
この２の補数の減算は通常の内部浮動小数点値より１大
きな指数結果（ＥＸＤＩＦ）を提供する。通常、内部指
数は書き戻された時正しくバイアスされるためには内部
浮動小数点値より１だけ小さくなければならない（バイ
アスは指数値のＭＳＢを反転することにより行われ
る）。減分回路５１はラッチされた差分（ＥＸＤＩＦ）
を２だけ減分し、それによって内部結果指数から１減算
したもの（ＥＸＤＩＦＭ１）を生成する。実際の指数結
果（ＡＣＴＥＸＰ）はこれら２つの指数値の内の１つで
あるかまたはそれらの間にある値である。すべての３つ
の指数（ＥＸＤＩＦ，ＥＸＤＩＦＭ１およびＡＣＴＥＸ
Ｐ）またはそれらのオーバフロー／アンダフロー値は例
外／結果発生器５２によって形成される。正しい（最終
的な）指数結果（ＲＥＳＥＸＰ）およびオーバフロー／
アンダフローフラグは仮数正規化および丸めに基づきマ
ルチプレクサ７８によって選択され、かつラッチ７９に
ラッチされる。好ましい実施例においては、浮動小数点
除算のオーバフローおよびアンダフローは結果指数（Ｒ
ＥＳＥＸＰ）に基づいてのみ決定される。もし３つの指
数（ＲＥＳＥＸＰ）の内の選択された１つがオーバフロ
ーあるいはアンダフローすれば例外が発生することにな
る。
【００１４】指数ソースラッチ４７はＧＣＬＫ２に対し
て透明でありかつＧＣＬＫ２＊に対して安定である。減
算器４９はＧＣＬＫ２によってプリチャージされかつオ
ペランド検査ラッチ４８とともにＧＣＬＫ２＊によって
計算される。和ラッチ５０は指数（ＥＸＤＩＦ）の間の
差分を浮動小数点除算の第２のクロックサイクルにおい
てＧＬＣＫ２＊の立下りエッジで浮動小数点除算操作の
間に１度だけラッチする。ラッチ５０は前記差分が減分
回路５１、例外および結果発生器５２およびラッチ７９
に送られる間にＥＸＤＩＦを記憶（保持）する。浮動小
数点除算ライトバックサイクルに先行するクロックサイ
クルにおけるＧＣＬＫ２に応じて、正しい指数（ＲＥＳ
ＥＸＰ）が選択されかつＧＣＬＫ２＊に応じてラッチ７
９に安定に保持される。ラッチ７９は該ＲＥＳＥＸＰを
再整列およびライトバックバス３４への出力のために仮
数データ経路の第５のステージ１０５に与える。
て透明でありかつＧＣＬＫ２＊に対して安定である。減
算器４９はＧＣＬＫ２によってプリチャージされかつオ
ペランド検査ラッチ４８とともにＧＣＬＫ２＊によって
計算される。和ラッチ５０は指数（ＥＸＤＩＦ）の間の
差分を浮動小数点除算の第２のクロックサイクルにおい
てＧＬＣＫ２＊の立下りエッジで浮動小数点除算操作の
間に１度だけラッチする。ラッチ５０は前記差分が減分
回路５１、例外および結果発生器５２およびラッチ７９
に送られる間にＥＸＤＩＦを記憶（保持）する。浮動小
数点除算ライトバックサイクルに先行するクロックサイ
クルにおけるＧＣＬＫ２に応じて、正しい指数（ＲＥＳ
ＥＸＰ）が選択されかつＧＣＬＫ２＊に応じてラッチ７
９に安定に保持される。ラッチ７９は該ＲＥＳＥＸＰを
再整列およびライトバックバス３４への出力のために仮
数データ経路の第５のステージ１０５に与える。
【００１５】除算操作の間に、商選択回路３８（図２お
よび図３）は被除数の上位（ＭＳＢ）ビットまたは現在
の部分剰余を調べて次の３ビットの商デジット（ｑ０，
ｑ１，ｑ２）を決定する。通常、商選択回路３８は第１
のステージ１０１で形成された冗長部分剰余（ＲＤＰ
Ｒ）を選択する。しかしながら、第１の２つの浮動小数
点除算サイクル（第３および第４の整数除算サイクル）
においては、商選択回路３８はいくつかのバージョンの
被除数の再上位１２ビットを選択する。第１のバージョ
ンは３だけ右シフトされ部分剰余形成回路５６によって
行われた３つの左シフトをオフセットする。「反復ルー
プ」の前の第１のパスに際しては、部分剰余形成回路５
６は通常の機能を達成しないが、それは商選択回路３８
によって何らの商も選択されていないからである。商選
択回路３８内のマスタ／スレーブラッチ（図示せず）は
被除数または部分剰余の上位ビットを記憶しかつ部分剰
余ラッチ５７の上位１１キャリー／スレーブビットを複
製する。商選択回路３８は現在の部分剰余に対して動作
し第１のステージ１０１が同じクロックサイクルで形成
している次の部分剰余の上位ビットを形成する。従っ
て、商選択回路３８へのデータ入力は（符号ビットを含
む）被除数の上位１２ビット、冗長部分剰余（ＲＤＰ
Ｒ）の第４〜第１４の最上位１１ビット、および６６ビ
ットの除数（Ｄ）の上位１３ビットである。出力は第１
のステージ１０１が（図７に示されるように）次のサイ
クルの間に使用するための３つの商ビット（ｑ０，ｑ
１，ｑ２）である。
よび図３）は被除数の上位（ＭＳＢ）ビットまたは現在
の部分剰余を調べて次の３ビットの商デジット（ｑ０，
ｑ１，ｑ２）を決定する。通常、商選択回路３８は第１
のステージ１０１で形成された冗長部分剰余（ＲＤＰ
Ｒ）を選択する。しかしながら、第１の２つの浮動小数
点除算サイクル（第３および第４の整数除算サイクル）
においては、商選択回路３８はいくつかのバージョンの
被除数の再上位１２ビットを選択する。第１のバージョ
ンは３だけ右シフトされ部分剰余形成回路５６によって
行われた３つの左シフトをオフセットする。「反復ルー
プ」の前の第１のパスに際しては、部分剰余形成回路５
６は通常の機能を達成しないが、それは商選択回路３８
によって何らの商も選択されていないからである。商選
択回路３８内のマスタ／スレーブラッチ（図示せず）は
被除数または部分剰余の上位ビットを記憶しかつ部分剰
余ラッチ５７の上位１１キャリー／スレーブビットを複
製する。商選択回路３８は現在の部分剰余に対して動作
し第１のステージ１０１が同じクロックサイクルで形成
している次の部分剰余の上位ビットを形成する。従っ
て、商選択回路３８へのデータ入力は（符号ビットを含
む）被除数の上位１２ビット、冗長部分剰余（ＲＤＰ
Ｒ）の第４〜第１４の最上位１１ビット、および６６ビ
ットの除数（Ｄ）の上位１３ビットである。出力は第１
のステージ１０１が（図７に示されるように）次のサイ
クルの間に使用するための３つの商ビット（ｑ０，ｑ
１，ｑ２）である。
【００１６】好ましい実施例においては、整数除算は、
指数パイプ４０および丸め回路７６（状態マシン３７に
よって制御される）を除き、１２に示される、ＳＲＴ浮
動小数点回路を共有する。好ましい実施例によれば、整
数に対してＳＲＴ除算を行うためには付加的な回路が必
要とされる。従って、除算器３０はさらに整数除数およ
び被除数整列（ｄｉｖｉｄｅｎｄ ａｌｉｇｎｍｅｎ
ｔ）回路４３および４４（図２）、加算器６１およびＸ
ＯＲゲート１１０（図７）、優先エンコーダ７０および
バレルシフタ（ｂａｒｒｅｌ ｓｈｉｆｔｅｒ）７２
（図３）、被除数補数化回路１４０（図１２）、および
適切に整数除算をシーケンス制御するためにいくらかの
付加的な制御およびルーティング論理を含む。
指数パイプ４０および丸め回路７６（状態マシン３７に
よって制御される）を除き、１２に示される、ＳＲＴ浮
動小数点回路を共有する。好ましい実施例によれば、整
数に対してＳＲＴ除算を行うためには付加的な回路が必
要とされる。従って、除算器３０はさらに整数除数およ
び被除数整列（ｄｉｖｉｄｅｎｄ ａｌｉｇｎｍｅｎ
ｔ）回路４３および４４（図２）、加算器６１およびＸ
ＯＲゲート１１０（図７）、優先エンコーダ７０および
バレルシフタ（ｂａｒｒｅｌ ｓｈｉｆｔｅｒ）７２
（図３）、被除数補数化回路１４０（図１２）、および
適切に整数除算をシーケンス制御するためにいくらかの
付加的な制御およびルーティング論理を含む。
【００１７】好ましい実施例によれば、除算器３０を通
るデータフローは２つの主経路を通り、１つは浮動小数
点除算（ＦＤＩＶ）のためのものでありかつ他方は整数
除算（ＩＤＩＶ）のためのものである。基本的な除算デ
ータフローは５つのステージ１００〜１０４からなる。
ゼロ番目のステージ１００においては、図２に示される
ように、除数および被除数は、マルチプレクサ４１〜４
２を介して、入力され、マルチプレクサ４３〜４４を介
して、整列される。第１のステージ１０１においては、
商選択回路３８は前記被除数および除数を使用して第１
の３つの商ビット（ｑ０，ｑ１およびｑ２）を形成す
る。これら３つの発生された商ビット（ｑ０，ｑ１およ
びｑ２）、被除数（ＤＥＮＤ）および除数（Ｄ）は次
に、第１のステージ１０１における、部分剰余形成回路
５６によって使用されて次の部分剰余を形成し、これ
は、図５に示されるように、部分剰余ラッチ５７にラッ
チされる。反復クロックサイクル（その数は前記結果の
有意ビットの関数である）の間に、部分剰余（ＰＲＳＵ
ＭおよびＰＲＣＲＹ）が第１のステージ１０１に戻って
入力され、それによって「反復ループ」を形成する。部
分剰余回路５６は商選択回路３８によって生成される商
ビット、ラッチ５３を介して与えられる、除数（Ｄ）を
使用して冗長キャリー−セーブ形式で次の部分剰余を形
成する。
るデータフローは２つの主経路を通り、１つは浮動小数
点除算（ＦＤＩＶ）のためのものでありかつ他方は整数
除算（ＩＤＩＶ）のためのものである。基本的な除算デ
ータフローは５つのステージ１００〜１０４からなる。
ゼロ番目のステージ１００においては、図２に示される
ように、除数および被除数は、マルチプレクサ４１〜４
２を介して、入力され、マルチプレクサ４３〜４４を介
して、整列される。第１のステージ１０１においては、
商選択回路３８は前記被除数および除数を使用して第１
の３つの商ビット（ｑ０，ｑ１およびｑ２）を形成す
る。これら３つの発生された商ビット（ｑ０，ｑ１およ
びｑ２）、被除数（ＤＥＮＤ）および除数（Ｄ）は次
に、第１のステージ１０１における、部分剰余形成回路
５６によって使用されて次の部分剰余を形成し、これ
は、図５に示されるように、部分剰余ラッチ５７にラッ
チされる。反復クロックサイクル（その数は前記結果の
有意ビットの関数である）の間に、部分剰余（ＰＲＳＵ
ＭおよびＰＲＣＲＹ）が第１のステージ１０１に戻って
入力され、それによって「反復ループ」を形成する。部
分剰余回路５６は商選択回路３８によって生成される商
ビット、ラッチ５３を介して与えられる、除数（Ｄ）を
使用して冗長キャリー−セーブ形式で次の部分剰余を形
成する。
【００１８】好ましい実施例においては、基本的なデー
タフローは整数除算が行われる場合および浮動小数点除
算の間に丸めが必要な場合に変更される。整数除算の場
合は、図６に示される反復ループの前および後に付加的
な操作を行わなければならない。入力除数は、図７に示
されるように、第２のステージ１０２において２の補数
化されなければならない。もし除数（ｄｉｖｉｓｏｒ）
が正であれば、該除数は第２のステージ１０２を通過し
て第３のステージ１０３に渡され、かつ次に該第３のス
テージにおいて、図８に示される、優先エンコーディン
グおよび左シフトにより正規化されなければならない。
この手順は「浮動整数（ｆｌｏａｔｅｄｉｎｔｅｇｅ
ｒ）」除数（ＦＬＴＩＤＩＶ）を生成し、これは第０番
目のステージ１００の除数ラッチ５３にラッチし戻さ
れ、かつ次に整数除算が進行する。整数除算のＱまたは
Ｑ−１の商が第４ステージ１０４において生成された
後、選択された商（ＱまたはＱ−１）は第３のステージ
１０３において３１から除数の左シフトを減算したのに
等しい量だけ右シフトされ「最終的整数商（ｆｉｎａｌ
ｉｎｔｅｇｅｒ ｑｕｏｔｉｅｎｔ）」を形成し、かつ
次に第２のステージ１０２において２の補数化されなけ
ればならない（上に述べたようにもし除数および被除数
が同じ符号を持っておれば通過される）。最終的整数商
は第４ステージ１０４においてラッチされかつ、第５ス
テージ１０５を通って、ライトバック・バス３４に駆動
出力される。除算器３０の動作を次により詳細に説明す
る。
タフローは整数除算が行われる場合および浮動小数点除
算の間に丸めが必要な場合に変更される。整数除算の場
合は、図６に示される反復ループの前および後に付加的
な操作を行わなければならない。入力除数は、図７に示
されるように、第２のステージ１０２において２の補数
化されなければならない。もし除数（ｄｉｖｉｓｏｒ）
が正であれば、該除数は第２のステージ１０２を通過し
て第３のステージ１０３に渡され、かつ次に該第３のス
テージにおいて、図８に示される、優先エンコーディン
グおよび左シフトにより正規化されなければならない。
この手順は「浮動整数（ｆｌｏａｔｅｄｉｎｔｅｇｅ
ｒ）」除数（ＦＬＴＩＤＩＶ）を生成し、これは第０番
目のステージ１００の除数ラッチ５３にラッチし戻さ
れ、かつ次に整数除算が進行する。整数除算のＱまたは
Ｑ−１の商が第４ステージ１０４において生成された
後、選択された商（ＱまたはＱ−１）は第３のステージ
１０３において３１から除数の左シフトを減算したのに
等しい量だけ右シフトされ「最終的整数商（ｆｉｎａｌ
ｉｎｔｅｇｅｒ ｑｕｏｔｉｅｎｔ）」を形成し、かつ
次に第２のステージ１０２において２の補数化されなけ
ればならない（上に述べたようにもし除数および被除数
が同じ符号を持っておれば通過される）。最終的整数商
は第４ステージ１０４においてラッチされかつ、第５ス
テージ１０５を通って、ライトバック・バス３４に駆動
出力される。除算器３０の動作を次により詳細に説明す
る。
【００１９】図５に示されるように、除算器３０のゼロ
番目のステージ１００は、それぞれ、シーケンサ１２に
よって与えられるインタフェース信号（ＭＵＸ ＣＯＮ
ＴＲＯＬ，ＡＬＩＧＮ ＭＵＸ ＣＯＮＴＲＯＬ）に基
づき適切なソースおよびライトバック・バス３３および
３４からの除算オペランドを送る。図５は、除数の整列
のためのマルチプレクサ４１，４３および４５、および
ラッチ５３を示しているが、好ましい実施例において
は、被除数オペランドを整列するのに必要な回路も同じ
である。マルチプレクサ４１は各々の命令に対し、それ
ぞれ、正しいソース（ＳＸ）バス、またはライトバック
（ＷＢ）バス、例えば“ＳＸ［０］”および“ＷＢ
［１］”、を選択する。マルチプレクサ４３は符号、指
数、および仮数を上に示した浮動小数点内部フォーマッ
ト１または整数フォーマット２または３に整列させる。
除算ラッチ５３は該仮数をラッチし、確保されたオペラ
ンドをチェックし、かつ符号（単数または複数）、およ
びヒドンビット（ｈｉｄｄｅｎｂｉｔｓ）を制御論理３
７に送る。
番目のステージ１００は、それぞれ、シーケンサ１２に
よって与えられるインタフェース信号（ＭＵＸ ＣＯＮ
ＴＲＯＬ，ＡＬＩＧＮ ＭＵＸ ＣＯＮＴＲＯＬ）に基
づき適切なソースおよびライトバック・バス３３および
３４からの除算オペランドを送る。図５は、除数の整列
のためのマルチプレクサ４１，４３および４５、および
ラッチ５３を示しているが、好ましい実施例において
は、被除数オペランドを整列するのに必要な回路も同じ
である。マルチプレクサ４１は各々の命令に対し、それ
ぞれ、正しいソース（ＳＸ）バス、またはライトバック
（ＷＢ）バス、例えば“ＳＸ［０］”および“ＷＢ
［１］”、を選択する。マルチプレクサ４３は符号、指
数、および仮数を上に示した浮動小数点内部フォーマッ
ト１または整数フォーマット２または３に整列させる。
除算ラッチ５３は該仮数をラッチし、確保されたオペラ
ンドをチェックし、かつ符号（単数または複数）、およ
びヒドンビット（ｈｉｄｄｅｎｂｉｔｓ）を制御論理３
７に送る。
【００２０】図６に示される、除算器３０の第１のステ
ージ１０１においては、部分剰余形成（ＰＲＦ）論理５
６は現在の部分剰余を各クロックサイクルごとに形成し
かつラッチする。ＰＲＦ論理５６は被除数（ＤＥＮＤ）
または最後の部分剰余（冗長形式のＰＲＳＵＭおよびＰ
ＲＣＲＹ）に対して動作し次の部分剰余を形成する。次
の部分剰余の形成は以下に示されるＳＲＴの次の部分剰
余方程式１．４により支配される。従って、次の部分剰
余の形成は現在の商の除数倍数を形成することにより
（ｑ（ｎ）Ｄ）、かつ該除数倍数を最後の部分剰余（ｒ
ＰＲ（ｎ−１））から減算することにより達成される。 Ｅｑ．（１．４） ＰＲ（ｎ）＝ｒＰＲ（ｎ−１）−ｑ（ｎ）Ｄ， Ｎ＝０，１，２，．．．，ｍ−１ この場合、ＰＲ（ｎ）＝ｎ番目のステージの後の部分剰
余（ＳＸ６４Ｘ６３．Ｘ６２．．．）、ｒＰＲ（−１）
＝被除数、ｒ＝基数（好ましい実施例では２）、ｑ
（ｎ）＝ｎ番目の商デジット（完全冗長基数２に対して
はｑ＝−１，０，＋１）、Ｄ＝除数（Ｓ１Ｓ２Ｈ．Ｘ
６２．．．）、ｍ＝丸めの前に必要とされる結果ビット
の数、である。
ージ１０１においては、部分剰余形成（ＰＲＦ）論理５
６は現在の部分剰余を各クロックサイクルごとに形成し
かつラッチする。ＰＲＦ論理５６は被除数（ＤＥＮＤ）
または最後の部分剰余（冗長形式のＰＲＳＵＭおよびＰ
ＲＣＲＹ）に対して動作し次の部分剰余を形成する。次
の部分剰余の形成は以下に示されるＳＲＴの次の部分剰
余方程式１．４により支配される。従って、次の部分剰
余の形成は現在の商の除数倍数を形成することにより
（ｑ（ｎ）Ｄ）、かつ該除数倍数を最後の部分剰余（ｒ
ＰＲ（ｎ−１））から減算することにより達成される。 Ｅｑ．（１．４） ＰＲ（ｎ）＝ｒＰＲ（ｎ−１）−ｑ（ｎ）Ｄ， Ｎ＝０，１，２，．．．，ｍ−１ この場合、ＰＲ（ｎ）＝ｎ番目のステージの後の部分剰
余（ＳＸ６４Ｘ６３．Ｘ６２．．．）、ｒＰＲ（−１）
＝被除数、ｒ＝基数（好ましい実施例では２）、ｑ
（ｎ）＝ｎ番目の商デジット（完全冗長基数２に対して
はｑ＝−１，０，＋１）、Ｄ＝除数（Ｓ１Ｓ２Ｈ．Ｘ
６２．．．）、ｍ＝丸めの前に必要とされる結果ビット
の数、である。
【００２１】従って、式１．４は各々の中間部分剰余
（ＰＲ（ｎ−１））が“ｒ”によって乗算されることを
要求する（これはｒ＝２に対しては前記中間部分剰余を
１つのビット位置だけシフトすることを伴う）。次に、
次の除数倍数（ｑ（ｎ）Ｄ）は前記シフトされた部分剰
余から減算されなければならない。その結果はちょうど
４より下の最大の大きさを有する符号付きの２の補数で
あり、従って、余分の大きさビットおよび符号ビットが
除算仮数データ経路３６の前に加えられなければならな
い。好ましい実施例によれば、部分剰余形成は１つの反
復クロックサイクルに３ビットの増分で生ずる。除算器
３０の第１のステージ１０１はｎ＝Ｎに対し式１．４を
実施し、この場合Ｎは現在の反復クロックサイクルであ
り、従って、部分剰余ラッチ５６は中間部分剰余ＰＲ
（２），ＰＲ（５），ＰＲ（８），．．．，ＰＲ（ｍ−
１）をラッチし、この場合“ｍ−１”は浮動小数点除算
（ＦＤＩＶ）拡張および整数倍精度操作に対しては６５
であり、ＦＤＩＶ倍精度に対しては５６であり、ＦＤＩ
Ｖ単一精度に対しては２６であり、整数除算に対しては
３２である。
（ＰＲ（ｎ−１））が“ｒ”によって乗算されることを
要求する（これはｒ＝２に対しては前記中間部分剰余を
１つのビット位置だけシフトすることを伴う）。次に、
次の除数倍数（ｑ（ｎ）Ｄ）は前記シフトされた部分剰
余から減算されなければならない。その結果はちょうど
４より下の最大の大きさを有する符号付きの２の補数で
あり、従って、余分の大きさビットおよび符号ビットが
除算仮数データ経路３６の前に加えられなければならな
い。好ましい実施例によれば、部分剰余形成は１つの反
復クロックサイクルに３ビットの増分で生ずる。除算器
３０の第１のステージ１０１はｎ＝Ｎに対し式１．４を
実施し、この場合Ｎは現在の反復クロックサイクルであ
り、従って、部分剰余ラッチ５６は中間部分剰余ＰＲ
（２），ＰＲ（５），ＰＲ（８），．．．，ＰＲ（ｍ−
１）をラッチし、この場合“ｍ−１”は浮動小数点除算
（ＦＤＩＶ）拡張および整数倍精度操作に対しては６５
であり、ＦＤＩＶ倍精度に対しては５６であり、ＦＤＩ
Ｖ単一精度に対しては２６であり、整数除算に対しては
３２である。
【００２２】好ましい実施例においては、除算器３０の
第１のステージ１０１（図６）は商選択回路３８におけ
る同じ構成に整合するために除数の減算の順序をやや変
更し、かつ該変更はキャリーセーブ加算器（ＣＳＡ）１
１８を通る最悪の経路をスピードアップする。ＣＳＡ１
１４，１１７および１１８からのキャリー出力は和出力
よりも１つまたはそれ以上のビットだけ左シフトされ全
てのビットをそれらの適切な意味に保たなければばなら
ない。従って、図６においては、２つの矢じり（ａｒｒ
ｏｗｈｅａｄｓ）は１つのビット位置だけ左シフトする
ことを意味し、一方３つの矢じりは２つのビット位置だ
け左シフトすることを示している。マルチプレクサ４３
および４４は（第１の反復に対しては）被除数−ＤＥＮ
Ｄ、または現在の部分剰余（ＰＲＳＵＭ，ＰＲＣＲＹ）
を冗長キャリー／セーブ形式（全ての他の反復に対し
て）の間で選択を行なう。
第１のステージ１０１（図６）は商選択回路３８におけ
る同じ構成に整合するために除数の減算の順序をやや変
更し、かつ該変更はキャリーセーブ加算器（ＣＳＡ）１
１８を通る最悪の経路をスピードアップする。ＣＳＡ１
１４，１１７および１１８からのキャリー出力は和出力
よりも１つまたはそれ以上のビットだけ左シフトされ全
てのビットをそれらの適切な意味に保たなければばなら
ない。従って、図６においては、２つの矢じり（ａｒｒ
ｏｗｈｅａｄｓ）は１つのビット位置だけ左シフトする
ことを意味し、一方３つの矢じりは２つのビット位置だ
け左シフトすることを示している。マルチプレクサ４３
および４４は（第１の反復に対しては）被除数−ＤＥＮ
Ｄ、または現在の部分剰余（ＰＲＳＵＭ，ＰＲＣＲＹ）
を冗長キャリー／セーブ形式（全ての他の反復に対し
て）の間で選択を行なう。
【００２３】好ましい実施例によれば、第１のステージ
１０１（図６）はＧＣＬＫ１サイクルにつき動作する。
前記反復ループにおいて、部分剰余ラッチはクロック信
号ＰＲＣＬＫ１によって制御され、これはＧＣＬＫ１ク
ロックを使用して制御論理３７により発生される。制御
論理３７における内部カウンタ（図示せず）は反復サイ
クルが完了した時を判定する。反復ループの完了に応じ
て、ＰＲＣＬＫ１はもはやラッチ５７の動作を制御しな
い。本質的に、ラッチ５７は除算器３０が除算動作を完
了するまで冗長部分剰余（ＲＤＰＲ）を保持する。従っ
て、ＧＣＬＫ１の立上りエッジにおいて、３つの商（ｑ
０，ｑ１およびｑ２）および現在の部分剰余（ＰＲＳＵ
Ｍ，ＰＲＣＲＹ）は変化しかつ新しい形成サイクルを開
始する。図６に示されるように、第１のステージ１０１
へのデータ入力は除数（Ｄ）および除数の補数（Ｄ
＊）、被除数（ＤＥＮＤ）および商ベクトル（ｑ０，ｑ
１およびｑ２）である。除数および被除数入力はヒドン
ポジションにおけるビット、２倍のヒドン、および符号
ビットを含む（整数除算に対しては、これらの３つのビ
ットは符号付き除算に対しては全て符号でありあるいは
符号なし除算に対しては２つの先行符号およびＭＳＢで
ある）。結果は前記第１のステージ１０１のデータ経路
における合計６６ビットである。第１のステージ１０１
の出力は最終的な部分剰余の和（ＰＲＳＵＭＯＵＴ）お
よびキャリー（ＰＲＣＲＹＯＵＴ）形式である。商ベク
トルは各クロックサイクルごとに変化しかつ９個のビッ
ト（３つの商−ｑ０，ｑ１およびびｑ２の各々に対し−
１，０および＋１）からなる。除数“Ｄ”および、それ
ぞれ、ｑ＝−１に対するかつｑ＝０に対するゼロ入力は
重要ではなく、かつ除数ｍｕｘ １１３は単にｑ０の値
に基づきＣＳＡ１０４に入力するために正しい倍数（ｍ
ｕｌｔｉｐｌｅ）（Ｄ，０）を選択するにすぎない。ｑ
＝＋１に対する−Ｄの形成はＤ＊を選択しかつＣＳＡ１
１４のＬＳＢ入力における１つを加算することにより達
成される。（Ｄ＊に対し、キャリーおよび／またはＬＳ
Ｂ１は左シフトのため常にオープンとなる）。同様にし
て、除数の倍数は次にＣＳＡ１１７および１１８におい
てシフトされた中間部分剰余に加算される。
１０１（図６）はＧＣＬＫ１サイクルにつき動作する。
前記反復ループにおいて、部分剰余ラッチはクロック信
号ＰＲＣＬＫ１によって制御され、これはＧＣＬＫ１ク
ロックを使用して制御論理３７により発生される。制御
論理３７における内部カウンタ（図示せず）は反復サイ
クルが完了した時を判定する。反復ループの完了に応じ
て、ＰＲＣＬＫ１はもはやラッチ５７の動作を制御しな
い。本質的に、ラッチ５７は除算器３０が除算動作を完
了するまで冗長部分剰余（ＲＤＰＲ）を保持する。従っ
て、ＧＣＬＫ１の立上りエッジにおいて、３つの商（ｑ
０，ｑ１およびｑ２）および現在の部分剰余（ＰＲＳＵ
Ｍ，ＰＲＣＲＹ）は変化しかつ新しい形成サイクルを開
始する。図６に示されるように、第１のステージ１０１
へのデータ入力は除数（Ｄ）および除数の補数（Ｄ
＊）、被除数（ＤＥＮＤ）および商ベクトル（ｑ０，ｑ
１およびｑ２）である。除数および被除数入力はヒドン
ポジションにおけるビット、２倍のヒドン、および符号
ビットを含む（整数除算に対しては、これらの３つのビ
ットは符号付き除算に対しては全て符号でありあるいは
符号なし除算に対しては２つの先行符号およびＭＳＢで
ある）。結果は前記第１のステージ１０１のデータ経路
における合計６６ビットである。第１のステージ１０１
の出力は最終的な部分剰余の和（ＰＲＳＵＭＯＵＴ）お
よびキャリー（ＰＲＣＲＹＯＵＴ）形式である。商ベク
トルは各クロックサイクルごとに変化しかつ９個のビッ
ト（３つの商−ｑ０，ｑ１およびびｑ２の各々に対し−
１，０および＋１）からなる。除数“Ｄ”および、それ
ぞれ、ｑ＝−１に対するかつｑ＝０に対するゼロ入力は
重要ではなく、かつ除数ｍｕｘ １１３は単にｑ０の値
に基づきＣＳＡ１０４に入力するために正しい倍数（ｍ
ｕｌｔｉｐｌｅ）（Ｄ，０）を選択するにすぎない。ｑ
＝＋１に対する−Ｄの形成はＤ＊を選択しかつＣＳＡ１
１４のＬＳＢ入力における１つを加算することにより達
成される。（Ｄ＊に対し、キャリーおよび／またはＬＳ
Ｂ１は左シフトのため常にオープンとなる）。同様にし
て、除数の倍数は次にＣＳＡ１１７および１１８におい
てシフトされた中間部分剰余に加算される。
【００２４】図７に示される、第２のステージ１０２は
汎用目的の全加算器として機能する。ＳＲＴ除算アルゴ
リズムは除数が正であることを必要とする。浮動小数点
除算のために使用される全加算器６１は負の除数の２の
補数化を行なうために使用できる。２の補数モード（Ｘ
ＯＲ）１１０が全加算器６１と共に導入され、制御信号
（ＤＶＰＬＵＳＯＮＥ）に応じて、加算器６１により、
入力値が反転され（１の補数）かつ“１”に加算され
る。もし除数および被除数が反対の符号を持っており、
商が負になるべきことを示していれば、最終的な整数の
商（ＱＵＯＴＩＥＮＴ）の２の補数化を行なうために補
数器１１０が使用される。加算器６１およびＸＯＲ １
１０は除数が常に正であることを保証するように動作す
るが、被除数補数器１４０（図１１）は被除数を正の値
にする高速の方法を提供する。整数除算の間に、被除数
をインバータを通すことにより、中間期の商は常に正で
あり、従って、適切に上限および下限の関数を適用する
ための付加的な回路の必要性を除去する。正の商の結果
は常に単にそのビットの最下位ビットを右側へ切り詰め
ることによってゼロに向かって正しく丸めることができ
る。
汎用目的の全加算器として機能する。ＳＲＴ除算アルゴ
リズムは除数が正であることを必要とする。浮動小数点
除算のために使用される全加算器６１は負の除数の２の
補数化を行なうために使用できる。２の補数モード（Ｘ
ＯＲ）１１０が全加算器６１と共に導入され、制御信号
（ＤＶＰＬＵＳＯＮＥ）に応じて、加算器６１により、
入力値が反転され（１の補数）かつ“１”に加算され
る。もし除数および被除数が反対の符号を持っており、
商が負になるべきことを示していれば、最終的な整数の
商（ＱＵＯＴＩＥＮＴ）の２の補数化を行なうために補
数器１１０が使用される。加算器６１およびＸＯＲ １
１０は除数が常に正であることを保証するように動作す
るが、被除数補数器１４０（図１１）は被除数を正の値
にする高速の方法を提供する。整数除算の間に、被除数
をインバータを通すことにより、中間期の商は常に正で
あり、従って、適切に上限および下限の関数を適用する
ための付加的な回路の必要性を除去する。正の商の結果
は常に単にそのビットの最下位ビットを右側へ切り詰め
ることによってゼロに向かって正しく丸めることができ
る。
【００２５】除算動作の間の第２のステージ１０２にお
いては、第１のステージ１０１（図６）からの部分剰余
の和（ＰＲＳＵＭＯＵＴ）およびキャリー（ＰＲＣＲＹ
ＯＵＴ）の結果が除算の反復の終りで加算され被冗長部
分剰余を形成する。第２のステージの回路１０２はまた
負の整数除数および整数商（もし必要であれば）を２の
補数化するために、そして丸めが必要な場合に浮動小数
点の商を増分するために使用される。全ての和は部分剰
余ラッチ６２にラッチされる。第２のステージの回路１
０２はまた被冗長部分剰余に対してスティッキー（ｓｔ
ｉｃｋｙ）検出を行なう。負の部分剰余に対するスティ
ッキー検出はワイヤードＯＲ（図示せず）の前に、第１
の反復サイクルの間に形成されかつ負の除数ラッチ６４
に格納された、負の除数とのビット的（ｂｉｔ−ｗｉｓ
ｅ）なＸＯＲを必要とし、これについては、本件と同時
に出願されかつ本件と同じ譲受人に譲渡された、Ｐａｕ
ｌＣ．Ｒｏｓｓｂａｃｈによる、代理人整理番号ＳＣ−
０１３９０Ａ、“Ｉｎａ Ｄａｔａ Ｐｒｏｃｅｓｓｏ
ｒ Ａｎ ＳＲＴ Ｄｉｖｉｄｅｒ Ｈａｖｉｎｇ ａ
Ｎｅｇａｔｉｖｅ Ｄｉｖｉｓｏｒ Ｓｔｉｃｋｙ
Ｄｅｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ”に記載されてい
る。これは、−Ｄ倍数に丁度等しい負の部分剰余は正確
な結果を示すために、必要とされる。
いては、第１のステージ１０１（図６）からの部分剰余
の和（ＰＲＳＵＭＯＵＴ）およびキャリー（ＰＲＣＲＹ
ＯＵＴ）の結果が除算の反復の終りで加算され被冗長部
分剰余を形成する。第２のステージの回路１０２はまた
負の整数除数および整数商（もし必要であれば）を２の
補数化するために、そして丸めが必要な場合に浮動小数
点の商を増分するために使用される。全ての和は部分剰
余ラッチ６２にラッチされる。第２のステージの回路１
０２はまた被冗長部分剰余に対してスティッキー（ｓｔ
ｉｃｋｙ）検出を行なう。負の部分剰余に対するスティ
ッキー検出はワイヤードＯＲ（図示せず）の前に、第１
の反復サイクルの間に形成されかつ負の除数ラッチ６４
に格納された、負の除数とのビット的（ｂｉｔ−ｗｉｓ
ｅ）なＸＯＲを必要とし、これについては、本件と同時
に出願されかつ本件と同じ譲受人に譲渡された、Ｐａｕ
ｌＣ．Ｒｏｓｓｂａｃｈによる、代理人整理番号ＳＣ−
０１３９０Ａ、“Ｉｎａ Ｄａｔａ Ｐｒｏｃｅｓｓｏ
ｒ Ａｎ ＳＲＴ Ｄｉｖｉｄｅｒ Ｈａｖｉｎｇ ａ
Ｎｅｇａｔｉｖｅ Ｄｉｖｉｓｏｒ Ｓｔｉｃｋｙ
Ｄｅｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ”に記載されてい
る。これは、−Ｄ倍数に丁度等しい負の部分剰余は正確
な結果を示すために、必要とされる。
【００２６】好ましい実施例においては、キャリールッ
クアヘッド加算器６１（図７）はＧＣＬＫ１＊によって
プリチャージされかつＧＣＬＫ１によって計算する。そ
の結果、キャリールックアヘッド加算器ラッチ６０は安
定であり、かつ部分剰余ラッチ６２および負除数ラッチ
６４はＧＣＬＫ１に関して透明（ｔｒａｎｓｐａｒｅｎ
ｔ）である。ＧＣＬＫ１＊に対しては、部分剰余ラッチ
６２および負除数ラッチ６４は安定であり、かつ正およ
び負のスティッキー検出論理、それぞれ、６３および６
５、はそれらの計算（ｅｖａｌｕａｔｉｏｎ）を行な
う。第２のステージ１０２（図７）へのデータ入力は第
１のステージからの部分剰余の和およびキャリー結果、
それぞれ、ＰＲＳＵＭＯＵＴおよびＰＲＣＲＹＯＵＴ、
であり、除数（ＤＩＶＩＳＯＲ）（２の補数化された除
数または負の整数除算）、および（浮動小数点結果を丸
めている時あるいは符号付き整数結果を２の補数化して
いる時）商（ＱＵＯＴＩＥＮＴ）である。第２のステー
ジ１０２の出力は最終的な商に対する実（ｒｅａｌ）部
分剰余または２の補数化された整数除数（ＲＰＲ）、正
の部分剰余スティッキービット（ＤＶＳＴＫＹ＊）、負
の部分剰余スティッキービット（ＮＥＧＳＴＫＹ＊）、
前記部分剰余の符号を決定するためのキャリールックア
ヘッド加算器の最上位ビット（ＣＬＡＭＳＢ）、そして
商を丸めまたは２の補数化する際に発生するオーバフロ
ーを識別するためのキャリールックアヘッド加算器のキ
ャリーアウトビット（ＣＬＡＣＯＵＴ）である。
クアヘッド加算器６１（図７）はＧＣＬＫ１＊によって
プリチャージされかつＧＣＬＫ１によって計算する。そ
の結果、キャリールックアヘッド加算器ラッチ６０は安
定であり、かつ部分剰余ラッチ６２および負除数ラッチ
６４はＧＣＬＫ１に関して透明（ｔｒａｎｓｐａｒｅｎ
ｔ）である。ＧＣＬＫ１＊に対しては、部分剰余ラッチ
６２および負除数ラッチ６４は安定であり、かつ正およ
び負のスティッキー検出論理、それぞれ、６３および６
５、はそれらの計算（ｅｖａｌｕａｔｉｏｎ）を行な
う。第２のステージ１０２（図７）へのデータ入力は第
１のステージからの部分剰余の和およびキャリー結果、
それぞれ、ＰＲＳＵＭＯＵＴおよびＰＲＣＲＹＯＵＴ、
であり、除数（ＤＩＶＩＳＯＲ）（２の補数化された除
数または負の整数除算）、および（浮動小数点結果を丸
めている時あるいは符号付き整数結果を２の補数化して
いる時）商（ＱＵＯＴＩＥＮＴ）である。第２のステー
ジ１０２の出力は最終的な商に対する実（ｒｅａｌ）部
分剰余または２の補数化された整数除数（ＲＰＲ）、正
の部分剰余スティッキービット（ＤＶＳＴＫＹ＊）、負
の部分剰余スティッキービット（ＮＥＧＳＴＫＹ＊）、
前記部分剰余の符号を決定するためのキャリールックア
ヘッド加算器の最上位ビット（ＣＬＡＭＳＢ）、そして
商を丸めまたは２の補数化する際に発生するオーバフロ
ーを識別するためのキャリールックアヘッド加算器のキ
ャリーアウトビット（ＣＬＡＣＯＵＴ）である。
【００２７】本発明によれば、図８に示される、第３の
ステージ１０３は整数除数および整数除算に対する商に
対して動作する。正の除数は左シフトされて、フォーマ
ット１に示されるように、最も左の“１”ビットを浮動
小数点“Ｈ”位置に置かなければならない。この除数の
擬似正規化はＳＲＴアルゴリズムの使用を可能にする。
従って、優先エンコーダ７０は、必要な左シフトの量を
識別し、かつそうする上でバレルシフタ７２にＬＥＦＴ
−ＳＨＩＦＴ制御信号を与え、それによってバレルシフ
タ７２が正の整数除数に対して算術的左シフトを行なう
ことができるようにする。従って、商は商結果を適切に
整列するために３１から元の左シフト量を減算したもの
に等しい量だけ右シフトされる。もし、除数および被除
数が反対の符号を持っておれば、商は、第３のステージ
１０３に送られた後、前記第２のステージ１０２（図
７）において再び、その符号を変えるために２の補数化
されなければならない。
ステージ１０３は整数除数および整数除算に対する商に
対して動作する。正の除数は左シフトされて、フォーマ
ット１に示されるように、最も左の“１”ビットを浮動
小数点“Ｈ”位置に置かなければならない。この除数の
擬似正規化はＳＲＴアルゴリズムの使用を可能にする。
従って、優先エンコーダ７０は、必要な左シフトの量を
識別し、かつそうする上でバレルシフタ７２にＬＥＦＴ
−ＳＨＩＦＴ制御信号を与え、それによってバレルシフ
タ７２が正の整数除数に対して算術的左シフトを行なう
ことができるようにする。従って、商は商結果を適切に
整列するために３１から元の左シフト量を減算したもの
に等しい量だけ右シフトされる。もし、除数および被除
数が反対の符号を持っておれば、商は、第３のステージ
１０３に送られた後、前記第２のステージ１０２（図
７）において再び、その符号を変えるために２の補数化
されなければならない。
【００２８】好ましい実施例においては、スタティック
優先エンコーダ７０はＧＣＬＫ１＊およびＴ１に対して
計算を行なう。双方向シフタ７２はＧＣＬＫ２＊に対し
てプリチャージされかつＧＣＬＫ２に対して計算する。
第３のステージ１０３への入力は、正の整数除数を保持
する、部分除数ラッチ６２の出力、商、および商を右シ
フトするための量である。該出力は、ＦＬＴＩＤＩＶ／
ＩＤＩＶＲＥＳ バス７７に転送される、浮動整数除数
（ＦＬＴＩＤＩＶ）または整数商結果（ＩＤＩＶＩＲＥ
Ｓ）、および除数が左シフトされる量である。
優先エンコーダ７０はＧＣＬＫ１＊およびＴ１に対して
計算を行なう。双方向シフタ７２はＧＣＬＫ２＊に対し
てプリチャージされかつＧＣＬＫ２に対して計算する。
第３のステージ１０３への入力は、正の整数除数を保持
する、部分除数ラッチ６２の出力、商、および商を右シ
フトするための量である。該出力は、ＦＬＴＩＤＩＶ／
ＩＤＩＶＲＥＳ バス７７に転送される、浮動整数除数
（ＦＬＴＩＤＩＶ）または整数商結果（ＩＤＩＶＩＲＥ
Ｓ）、および除数が左シフトされる量である。
【００２９】図９に示される第４のステージ１０４にお
いては、商レジスタＱおよびＱ−１レジスタ、それぞ
れ、６６Ａおよび６６Ｂ、は、それぞれ、正および負の
最終部分剰余に対する商を構築する。前に示したよう
に、該商は基数−２の商（ｑ０，ｑ１，ｑ２）に基づき
１度に３ビット構築される。基数−８の３ビットの商が
形成されかつＱおよびＱ−１レジスタ、それぞれ、６６
Ａおよび６６Ｂ、の、結果の精度に対応するビット位置
に、挿入される（シングル −Ｓ、ダブル −Ｄ、拡張
−Ｘ、または整数 −１）。従って、マルチプレクサ
１２０および１２４は除算操作の精度（ＰＲＥＣＳ）に
応じて、ＱおよびＱ−１レジスタ６６Ａおよび６６Ｂ、
の別々の位置に３ビットをロードするのみである。これ
らの３ビットは制御論理３７（図２および図３）におけ
る減算回路（図示せず）によって発生される。第４のス
テージ１０４においては、商ＱおよびＱ−１の双方は部
分剰余が負であった場合に商を減分する必要性を避ける
ために形成される。ＱおよびＱ−１の商は部分剰余が第
１のステージ１０１において形成されるのと同じＧＬＣ
Ｋ１サイクル、すなわち、商選択回路３８が図１２およ
び図１３に示されるように３つの基数−２の商を選択し
た後のクロックサイクル、に形成される。次の表１には
全ての基数−８のＱおよびＱ−１（“ＱＭ１”と表され
る）の商に対する適切な形成を示す。
いては、商レジスタＱおよびＱ−１レジスタ、それぞ
れ、６６Ａおよび６６Ｂ、は、それぞれ、正および負の
最終部分剰余に対する商を構築する。前に示したよう
に、該商は基数−２の商（ｑ０，ｑ１，ｑ２）に基づき
１度に３ビット構築される。基数−８の３ビットの商が
形成されかつＱおよびＱ−１レジスタ、それぞれ、６６
Ａおよび６６Ｂ、の、結果の精度に対応するビット位置
に、挿入される（シングル −Ｓ、ダブル −Ｄ、拡張
−Ｘ、または整数 −１）。従って、マルチプレクサ
１２０および１２４は除算操作の精度（ＰＲＥＣＳ）に
応じて、ＱおよびＱ−１レジスタ６６Ａおよび６６Ｂ、
の別々の位置に３ビットをロードするのみである。これ
らの３ビットは制御論理３７（図２および図３）におけ
る減算回路（図示せず）によって発生される。第４のス
テージ１０４においては、商ＱおよびＱ−１の双方は部
分剰余が負であった場合に商を減分する必要性を避ける
ために形成される。ＱおよびＱ−１の商は部分剰余が第
１のステージ１０１において形成されるのと同じＧＬＣ
Ｋ１サイクル、すなわち、商選択回路３８が図１２およ
び図１３に示されるように３つの基数−２の商を選択し
た後のクロックサイクル、に形成される。次の表１には
全ての基数−８のＱおよびＱ−１（“ＱＭ１”と表され
る）の商に対する適切な形成を示す。
【表１】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− q(k+1) Q[k+1] QM1[k+1] −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 7 ｛ (QM1[k],0,0,1) (QM1[k],0,0,0]) ｝ -6 ｛ (QM1[k],0,1,0) (QM1[k],0,0,1]) ｝ -5 ｛ (QM1[k],0,1,1) (QM1[k], 0,1,0])｝ -4 クロス ｛ (QM1[k],1,0,0) (QM1[k], 0,1,1])｝ シフト -3 ロード ｛ (QM1[k],1,0,1) (QM1[k], 1,0,0])｝ -2 ｛ (QM1[k],1,1,0) (QM1[k], 1,0,1])｝ -1 ｛ (QM1[k],1,1,1) (QM1[k], 1,1,0])｝ −−−−−−−−−−−−−−−− 0 ｛ (Q[k],0,0,0) (QM1[k],1,1,1]) ｝ −−−−−−−−−−−−−− 1 ｛ (Q[k],0,0,1) (Q[k], 0,0,0])｝ 2 ｛ (Q[k],0,1,0) (Q[k], 0,0,1])｝ 3 ｛ (Q[k],0,1,1) (Q[k], 0,1,0])｝ 4 シフト ｛ (Q[k],1,0,0) (Q[k], 0,1,1])］｝ クロス 5 ｛ (Q[k],1,0,1) (Q[k], 1,0,0])｝ ロード 6 ｛ (Q[k],1,1,0) (Q[k], 1,0,1])｝ 7 ｛ (Q[k],1,1,1) (Q[k], 1,1,0])｝ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００３０】ＱおよびＱ−１（“ＱＭ１”）の商の値は
シフト（ＳＨＩＦＴ）制御信号に応じて、それぞれ、レ
ジスタ６６Ａおよび６６Ｂを３つのビット位置だけ「シ
フトする」ことによりかつ結果の精度によって決定され
るポイントにおいて次の３ビットの商を付加することに
より形成される。あるいは、前記ＱおよびＱ−１の商の
値はクロスロード（ＣＲＯＳＳ−ＬＯＡＤＩＮＧ）信号
に応じて、１つのレジスタ（すなわち、６６Ｂ）に格納
された値を、図９に示されるように他のもの（すなわち
６６Ａ）に「クロスロードする」ことにより形成され
る。伝統的な様式では、ＱおよびＱ−１の次の３つの低
位のビットは制御論理３７における減算器（図示せず）
から得られ、これらは３ビットの２進数（Ｑ０，Ｑ１，
Ｑ２）および３ビットの２進数から１を減算したもの
（ＱＭ０，ＱＭ１，ＱＭ２）を３つの基数−２商ビット
（ｑ０，ｑ１，ｑ２）から形成する。従って、制御論理
３７はレジスタ６６Ａおよび６６Ｂに格納された値を左
シフトすべきかあるいはレジスタ６６Ｂに格納された値
を６６Ａにクロスロードすべきかを決定するための情報
を提供する。
シフト（ＳＨＩＦＴ）制御信号に応じて、それぞれ、レ
ジスタ６６Ａおよび６６Ｂを３つのビット位置だけ「シ
フトする」ことによりかつ結果の精度によって決定され
るポイントにおいて次の３ビットの商を付加することに
より形成される。あるいは、前記ＱおよびＱ−１の商の
値はクロスロード（ＣＲＯＳＳ−ＬＯＡＤＩＮＧ）信号
に応じて、１つのレジスタ（すなわち、６６Ｂ）に格納
された値を、図９に示されるように他のもの（すなわち
６６Ａ）に「クロスロードする」ことにより形成され
る。伝統的な様式では、ＱおよびＱ−１の次の３つの低
位のビットは制御論理３７における減算器（図示せず）
から得られ、これらは３ビットの２進数（Ｑ０，Ｑ１，
Ｑ２）および３ビットの２進数から１を減算したもの
（ＱＭ０，ＱＭ１，ＱＭ２）を３つの基数−２商ビット
（ｑ０，ｑ１，ｑ２）から形成する。従って、制御論理
３７はレジスタ６６Ａおよび６６Ｂに格納された値を左
シフトすべきかあるいはレジスタ６６Ｂに格納された値
を６６Ａにクロスロードすべきかを決定するための情報
を提供する。
【００３１】好ましい実施例においては、いったんＱお
よびＱ−１の商が形成されると、その結果は正規化マル
チプレクサ、それぞれ、１２２および１２６によりかつ
ガード／丸めビットマスカ１２８によりラッチ１６８に
送られる。各々の結果ＱおよびＱ−１は、それぞれのレ
ジスタ６６Ａおよび６６Ｂに記憶されたヒドン（Ｈ）ビ
ットの値に基づき独立に正規化される。もし前記Ｈビッ
トが“０”であれば、出力は左シフトされ、もし前記Ｈ
ビットが“１”であれば、結果はそのまま出力される。
従って、必要なことは１つのビット位置の正規化のみで
ある。拡張精度より小さな浮動小数点除算結果のサイズ
に対しては、最下位ビットの右側の全てのビットはＱお
よびＱ−１の商が構築されている場合に“１”にセット
される。これは丸めのより容易な実現を可能にするが、
その理由は加算器の「キャリーイン」が全ての精度に対
して使用できるからである。しかしながら、マスカ回路
１２２がレジスタ６６Ａおよび６６Ｂに形成されるガー
ド（Ｇ）、丸め（Ｒ）、および２つまでのスティッキー
（Ｓ）ビット（集合的に“ＧＲＳ”ビットと称される）
をセットするために必要とされる。ＧＲＳビットはそれ
らがマスキング動作の結果として失われないことを保証
するために制御論理３７に記憶される。ＧＲＳビットは
商構築論理を簡単にするためにのみレジスタ６６Ａおよ
び６６Ｂに入力される。ラッチ６８に導かれる制御信号
は部分剰余の符号に基づきレジスタ６６Ａおよび６６Ｂ
を選択する。浮動小数点除算結果が丸められた時、ラッ
チ６８はＱまたはＱ−１の初期選択に続くサイクルでラ
ッチ６２（図６）からの実（ｒｅａｌ）部分剰余（ＲＰ
Ｒ）を選択することになる。
よびＱ−１の商が形成されると、その結果は正規化マル
チプレクサ、それぞれ、１２２および１２６によりかつ
ガード／丸めビットマスカ１２８によりラッチ１６８に
送られる。各々の結果ＱおよびＱ−１は、それぞれのレ
ジスタ６６Ａおよび６６Ｂに記憶されたヒドン（Ｈ）ビ
ットの値に基づき独立に正規化される。もし前記Ｈビッ
トが“０”であれば、出力は左シフトされ、もし前記Ｈ
ビットが“１”であれば、結果はそのまま出力される。
従って、必要なことは１つのビット位置の正規化のみで
ある。拡張精度より小さな浮動小数点除算結果のサイズ
に対しては、最下位ビットの右側の全てのビットはＱお
よびＱ−１の商が構築されている場合に“１”にセット
される。これは丸めのより容易な実現を可能にするが、
その理由は加算器の「キャリーイン」が全ての精度に対
して使用できるからである。しかしながら、マスカ回路
１２２がレジスタ６６Ａおよび６６Ｂに形成されるガー
ド（Ｇ）、丸め（Ｒ）、および２つまでのスティッキー
（Ｓ）ビット（集合的に“ＧＲＳ”ビットと称される）
をセットするために必要とされる。ＧＲＳビットはそれ
らがマスキング動作の結果として失われないことを保証
するために制御論理３７に記憶される。ＧＲＳビットは
商構築論理を簡単にするためにのみレジスタ６６Ａおよ
び６６Ｂに入力される。ラッチ６８に導かれる制御信号
は部分剰余の符号に基づきレジスタ６６Ａおよび６６Ｂ
を選択する。浮動小数点除算結果が丸められた時、ラッ
チ６８はＱまたはＱ−１の初期選択に続くサイクルでラ
ッチ６２（図６）からの実（ｒｅａｌ）部分剰余（ＲＰ
Ｒ）を選択することになる。
【００３２】好ましい実施例においては、除算動作の間
に、図９に示される、除算器３０の第４のステージ１０
４は前記第１のステージ１０１および商選択回路３８と
同様にＧＣＬＫ１サイクルで動作する。レジスタ６６Ａ
および６６Ｂは、それぞれ、２×１マルチプレクサ１２
０および１２４からの並列ロードを有するマスタ／スレ
ーブ・シフトバイスリー（ｓｈｉｆｔ−ｂｙ−ｔｈｒｅ
ｅ）レジスタである。マスタラッチ（図示せず）はＧＣ
ＬＫ１＊の間透明でありかつスレーブラッチ（図示せ
ず）はＧＣＬＫ１の間透明である。レジスタ６６Ａおよ
び６６Ｂは反復ループが制御論理３７の制御の下に終了
するまで商ビットをシフト／ロードし続ける。その時点
で、商レジスタ（ＧＣＬＫ＊ステーブル）の出力はそれ
らのヒドンビットの値に基づき正規化される。ＧＣＬＫ
２の間に、ＱまたはＱ−１が第２のステージ１０２で行
なわれる部分剰余加算の結果の符号に基づきラッチ６８
で選択される。また、引き続きＧＣＬＫ２のサイクルの
間に、マルチプレクサ６８は（丸めを必要とする浮動小
数点除算に対する）ＲＰＲまたは（シフトされた後の整
数の商に対する）ＩＤＩＶＲＥＳの結果を選択する。ホ
ールド（ＨＯＬＤ）信号に応じて、ラッチ６８は第５の
ステージ１０５に送るためにＲＰＲまたはＩＤＩＶＲＥ
Ｓを記憶する。
に、図９に示される、除算器３０の第４のステージ１０
４は前記第１のステージ１０１および商選択回路３８と
同様にＧＣＬＫ１サイクルで動作する。レジスタ６６Ａ
および６６Ｂは、それぞれ、２×１マルチプレクサ１２
０および１２４からの並列ロードを有するマスタ／スレ
ーブ・シフトバイスリー（ｓｈｉｆｔ−ｂｙ−ｔｈｒｅ
ｅ）レジスタである。マスタラッチ（図示せず）はＧＣ
ＬＫ１＊の間透明でありかつスレーブラッチ（図示せ
ず）はＧＣＬＫ１の間透明である。レジスタ６６Ａおよ
び６６Ｂは反復ループが制御論理３７の制御の下に終了
するまで商ビットをシフト／ロードし続ける。その時点
で、商レジスタ（ＧＣＬＫ＊ステーブル）の出力はそれ
らのヒドンビットの値に基づき正規化される。ＧＣＬＫ
２の間に、ＱまたはＱ−１が第２のステージ１０２で行
なわれる部分剰余加算の結果の符号に基づきラッチ６８
で選択される。また、引き続きＧＣＬＫ２のサイクルの
間に、マルチプレクサ６８は（丸めを必要とする浮動小
数点除算に対する）ＲＰＲまたは（シフトされた後の整
数の商に対する）ＩＤＩＶＲＥＳの結果を選択する。ホ
ールド（ＨＯＬＤ）信号に応じて、ラッチ６８は第５の
ステージ１０５に送るためにＲＰＲまたはＩＤＩＶＲＥ
Ｓを記憶する。
【００３３】従って、図８に示されるように、除算器３
０の第４のステージ１０４は商（Ｑ）レジスタ６６Ａ、
商マイナス１（Ｑ−１）レジスタ６６Ｂ、そして商マル
チプレクサ６７およびラッチ６８を含む。従って、第４
のステージ１０４への入力は制御（ＣＮＴＲＬ，ＳＨＩ
ＦＴ／ＬＯＡＤ）および商（ＳＵＢ）ビットであり、こ
れらは、それぞれ、レジスタ６６Ａおよび６６Ｂにおい
て、ＱおよびＱ−１の商を適切に構築するために制御論
理３７によって発生される。好ましい実施例において
は、これらの入力は前記結果において正しいシグニフィ
カンス（ビット位置）で入力されるために制御論理３７
からデータ経路の全長まで進行しなければならない。第
４のステージ１０４への付加的な入力はライトバック・
バス６６へのそれらの転送までラッチ６８を共有するラ
ッチ６２からの冗長部分剰余（ＲＰＲ）である。第４の
ステージ１０４の主な出力は商結果（ＱＵＯＴＩＥＮ
Ｔ）である。他の出力はＱおよびＱ−１の双方に対する
制御論理３７へのヒドン（ＨＩＤＤＥＮ Ｑ、およびＨ
ＩＤＤＥＮ Ｑ−１）および最下位ビット（ＬＳＢ）で
ある。
０の第４のステージ１０４は商（Ｑ）レジスタ６６Ａ、
商マイナス１（Ｑ−１）レジスタ６６Ｂ、そして商マル
チプレクサ６７およびラッチ６８を含む。従って、第４
のステージ１０４への入力は制御（ＣＮＴＲＬ，ＳＨＩ
ＦＴ／ＬＯＡＤ）および商（ＳＵＢ）ビットであり、こ
れらは、それぞれ、レジスタ６６Ａおよび６６Ｂにおい
て、ＱおよびＱ−１の商を適切に構築するために制御論
理３７によって発生される。好ましい実施例において
は、これらの入力は前記結果において正しいシグニフィ
カンス（ビット位置）で入力されるために制御論理３７
からデータ経路の全長まで進行しなければならない。第
４のステージ１０４への付加的な入力はライトバック・
バス６６へのそれらの転送までラッチ６８を共有するラ
ッチ６２からの冗長部分剰余（ＲＰＲ）である。第４の
ステージ１０４の主な出力は商結果（ＱＵＯＴＩＥＮ
Ｔ）である。他の出力はＱおよびＱ−１の双方に対する
制御論理３７へのヒドン（ＨＩＤＤＥＮ Ｑ、およびＨ
ＩＤＤＥＮ Ｑ−１）および最下位ビット（ＬＳＢ）で
ある。
【００３４】本発明によれば、除算器３０の第５のステ
ージ１０５（図１０）は例外仮数結果を処理し、商結果
（ＱＵＯＴＩＥＮＴ）をデータ処理システム１０のレジ
スタファイルフォーマットに再整列し（ｒｅａｌｉｇｎ
ｓ）、かつライトバック・バス３４がＧＣＬＫ２の間に
駆動されることを保証する。従って、商（ＱＵＯＴＩＥ
ＮＴ）はＧＣＬＫ２＊の間安定でありかつ例外マルチプ
レクサ６９を通って渡され、整列解除され（ｕｎａｌｉ
ｇｎｅｄ）かつ同じフェーズの間にライトバック・マル
チプレクサラッチに供給される。非整列の商はラッチさ
れかつシーケンサ１２が除算器ライトバック・バス承認
信号を提供した時前記ＧＣＬＫ２フェーズに到達するラ
イトバック・イネーブル（図示せず）に対しＧＬＣＫ２
に対して安定である。第５のステージ１０５への入力は
内部浮動小数点ユニットフォーマットの商（ＱＵＯＴＩ
ＥＮＴ）であり、かつ出力は再整列された商またはライ
トバック・バス３４上の適切な例外／ＳＬＺ値である。
ージ１０５（図１０）は例外仮数結果を処理し、商結果
（ＱＵＯＴＩＥＮＴ）をデータ処理システム１０のレジ
スタファイルフォーマットに再整列し（ｒｅａｌｉｇｎ
ｓ）、かつライトバック・バス３４がＧＣＬＫ２の間に
駆動されることを保証する。従って、商（ＱＵＯＴＩＥ
ＮＴ）はＧＣＬＫ２＊の間安定でありかつ例外マルチプ
レクサ６９を通って渡され、整列解除され（ｕｎａｌｉ
ｇｎｅｄ）かつ同じフェーズの間にライトバック・マル
チプレクサラッチに供給される。非整列の商はラッチさ
れかつシーケンサ１２が除算器ライトバック・バス承認
信号を提供した時前記ＧＣＬＫ２フェーズに到達するラ
イトバック・イネーブル（図示せず）に対しＧＬＣＫ２
に対して安定である。第５のステージ１０５への入力は
内部浮動小数点ユニットフォーマットの商（ＱＵＯＴＩ
ＥＮＴ）であり、かつ出力は再整列された商またはライ
トバック・バス３４上の適切な例外／ＳＬＺ値である。
【００３５】次の表２に示されるように、除算器３０を
通るデータフローは２つの主な経路に従い、一方は浮動
小数点除算に対するものであり、かつ他方は整数除算に
対するものである。
通るデータフローは２つの主な経路に従い、一方は浮動
小数点除算に対するものであり、かつ他方は整数除算に
対するものである。
【表２】 浮動小数点 整数 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− クロック（単数または複数） クロック（単数または複数） １ ラッチオペランド／ＭＳＢ １ ラッチオペランド オペランドチェックを行なう ラッチ除数 ２ 第１の組の商（ｑ）ビットを選択 ２ 除数を２の補数化する ３−１１ 反復ループに入る ３ 除数をデコード、 商及びＰＲ形成 バレルシフトおよびラッチ １２ （＋／−）ＰＲおよび ４ 第１の組の商ビットを選択 スティッキービットを決定 Ｑ／Ｑ−１を正規化、Ｑまたは Ｑ−１選択 １３ 商丸め、オーバフロー検出 ５−１５ 反復ループに入る 商再整列、商ラッチ 商およびＰＲ形成 １４ 商をライトバック １６ （＋／−）ＰＲを決定、 Ｑ／Ｑ−１正規化、 ＱまたはＱ−１選択 １７ 商を２の補数化／ラッチ １８ 商を再整列、ラッチ １９ 商をライトバック −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００３６】図１２は、浮動小数点除算に対して除算器
３０によって行なわれる動作のシーケンスを示すタイミ
ング図１４２である。同様に、図１３は整数除算に対し
て除算器３０によって行なわれる動作のシーケンスを示
すタイミング図１４４である。
３０によって行なわれる動作のシーケンスを示すタイミ
ング図１４２である。同様に、図１３は整数除算に対し
て除算器３０によって行なわれる動作のシーケンスを示
すタイミング図１４４である。
【００３７】タイミング図１４２によって示されるよう
に、第１のクロックインターバルの間に被除数および除
数（すなわち、Ｓ１およびＳ２）は、それぞれ、ラッチ
４６および５３によってラッチされる。除数は除算動作
の全期間の間ラッチ５３に格納されたままになる。商選
択回路３２（図２および図３）は、第１のサイクルの間
に、被除数の上位ビット（ＭＳＢ）を調べ、かつ第２の
サイクルの間に最初の３つの商デジット（ｑ０，ｑ１，
ｑ２）を発生する。図１２に示されるように、除算器３
０は第３のサイクルにおいて反復ループに入る。反復ク
ロックサイクル３〜１１の間に、商ビットは商選択回路
３８によって累積され、一方部分剰余形成論理５６は前
記商ビットおよびラッチ５３に格納された除数を使用し
て冗長キャリー−セーブ形式で中間部分剰余を形成す
る。
に、第１のクロックインターバルの間に被除数および除
数（すなわち、Ｓ１およびＳ２）は、それぞれ、ラッチ
４６および５３によってラッチされる。除数は除算動作
の全期間の間ラッチ５３に格納されたままになる。商選
択回路３２（図２および図３）は、第１のサイクルの間
に、被除数の上位ビット（ＭＳＢ）を調べ、かつ第２の
サイクルの間に最初の３つの商デジット（ｑ０，ｑ１，
ｑ２）を発生する。図１２に示されるように、除算器３
０は第３のサイクルにおいて反復ループに入る。反復ク
ロックサイクル３〜１１の間に、商ビットは商選択回路
３８によって累積され、一方部分剰余形成論理５６は前
記商ビットおよびラッチ５３に格納された除数を使用し
て冗長キャリー−セーブ形式で中間部分剰余を形成す
る。
【００３８】第１２番目のクロックサイクルの間に、除
算器３０は正または負の（＋／−）実（最終的な）部分
剰余を決定する。該正および負のスティッキー検出器、
それぞれ６３および６５、は図７に示されているが、商
の正確さを判定する。同時に、正の最終的な部分剰余に
対する商の値（Ｑ）がＱレジスタ６６Ａ（図９）に累積
され、一方負の最終的な部分剰余に対する商の値（Ｑ−
１）はＱ−１レジスタ６６Ｂ（図９）に累積される。前
に述べたように、商の値ＱおよびＱ−１は正規化され、
選択されかつラッチ６８にラッチされる。第１３のクロ
ックサイクルの間に、選択された商の値ＱまたはＱ−１
は丸め回路７６の制御の下に丸められる。マルチプレク
サ７３は次に選択された商ＱまたはＱ−１をライトバッ
ク・ドライバ７４に整列しかつ導く。除算器３０は前記
再整列された商の値をライトバック・バス３４に転送す
る。
算器３０は正または負の（＋／−）実（最終的な）部分
剰余を決定する。該正および負のスティッキー検出器、
それぞれ６３および６５、は図７に示されているが、商
の正確さを判定する。同時に、正の最終的な部分剰余に
対する商の値（Ｑ）がＱレジスタ６６Ａ（図９）に累積
され、一方負の最終的な部分剰余に対する商の値（Ｑ−
１）はＱ−１レジスタ６６Ｂ（図９）に累積される。前
に述べたように、商の値ＱおよびＱ−１は正規化され、
選択されかつラッチ６８にラッチされる。第１３のクロ
ックサイクルの間に、選択された商の値ＱまたはＱ−１
は丸め回路７６の制御の下に丸められる。マルチプレク
サ７３は次に選択された商ＱまたはＱ−１をライトバッ
ク・ドライバ７４に整列しかつ導く。除算器３０は前記
再整列された商の値をライトバック・バス３４に転送す
る。
【００３９】本発明によれば、除算器３０の動作のシー
ケンスは整数除算動作の実行中にやや修正される。図１
３に示されるように、反復ループの前および後に付加的
な動作を行なわなければならない。該付加的な動作は整
数の除数および被除数の値が適切に除算器３０の除算器
仮数データ経路部３０（図２および図３）によって使用
されるのに適したフォーマットに整列されることを保証
する。従って、除算器３０は整数除数および被除数値を
ＳＲＴアルゴリズムが浮動小数点仮数に対して要求する
データ経路表現に再構築するための一連の動作を行な
う。
ケンスは整数除算動作の実行中にやや修正される。図１
３に示されるように、反復ループの前および後に付加的
な動作を行なわなければならない。該付加的な動作は整
数の除数および被除数の値が適切に除算器３０の除算器
仮数データ経路部３０（図２および図３）によって使用
されるのに適したフォーマットに整列されることを保証
する。従って、除算器３０は整数除数および被除数値を
ＳＲＴアルゴリズムが浮動小数点仮数に対して要求する
データ経路表現に再構築するための一連の動作を行な
う。
【００４０】タイミング図１４４によって示されるよう
に、第１のクロックサイクルの間に、整数被除数および
除数値（すなわちＳ１およびＳ２）は、それぞれラッチ
４６および５３によってラッチされる。入力される整数
除数は第１のクロックサイクルの間にキャリールックア
ヘッドラッチ６０（図７）にラッチされる。ＳＲＴアル
ゴリズムは少なくとも除数が正規化されることを必要と
する。その結果、第２および第３のクロックサイクルの
間に、入力される負の除数は第２のステージ１０２（図
７）において２の補数化され、かつ次に第３のステージ
１０３（図８）において優先エンコードおよび左シフト
により正規化されなければならない。この動作のシーケ
ンスは前に述べた浮動整数除数（ＦＬＴＩＤＩＶ）を生
成する。第３のサイクルの間に、浮動整数除数はラッチ
５３に戻ってラッチされる。整数除算動作は次に浮動小
数点除算動作について上に述べたようにして進行する。
従って、最初の３つの商ビットは第４のクロックサイク
ルの間に発生され、かつ除算器３０は第５のクロックサ
イクルにおいて反復ループに入る。
に、第１のクロックサイクルの間に、整数被除数および
除数値（すなわちＳ１およびＳ２）は、それぞれラッチ
４６および５３によってラッチされる。入力される整数
除数は第１のクロックサイクルの間にキャリールックア
ヘッドラッチ６０（図７）にラッチされる。ＳＲＴアル
ゴリズムは少なくとも除数が正規化されることを必要と
する。その結果、第２および第３のクロックサイクルの
間に、入力される負の除数は第２のステージ１０２（図
７）において２の補数化され、かつ次に第３のステージ
１０３（図８）において優先エンコードおよび左シフト
により正規化されなければならない。この動作のシーケ
ンスは前に述べた浮動整数除数（ＦＬＴＩＤＩＶ）を生
成する。第３のサイクルの間に、浮動整数除数はラッチ
５３に戻ってラッチされる。整数除算動作は次に浮動小
数点除算動作について上に述べたようにして進行する。
従って、最初の３つの商ビットは第４のクロックサイク
ルの間に発生され、かつ除算器３０は第５のクロックサ
イクルにおいて反復ループに入る。
【００４１】整数除算（ＱまたはＱ−１）の商は第４の
ステージ１０４（図９）において生成される。前に示し
たように、反復ループの後に付加的な動作を行わなけれ
ばならない。従って、第１７番目のクロックサイクルの
間に、選択された商（ＱまたはＱ−１）は第３のステー
ジ１０３（図８）において３１から除数の左シフト分を
減算したのに等しい量だけ右シフトされ、かつ第２のス
テージ１０２において２の補数化される（もし除数およ
び被除数が同じ符号をもっておれば通過される）。この
動作のシーケンスは整数除算の商を生成する。第１８番
目のクロックサイクルの間に、整数除算の商はラッチ６
８にラッチされる。該整数除算の商は次にマルチプレク
サ７３によって適切な内部データフォーマットに再整列
される。再整列の後に、前記整数除算の商はライトバッ
ク・ドライバ７４（図３）に導かれかつ第１９番目のク
ロックサイクルの間にライトバック・バス３４に転送さ
れる。
ステージ１０４（図９）において生成される。前に示し
たように、反復ループの後に付加的な動作を行わなけれ
ばならない。従って、第１７番目のクロックサイクルの
間に、選択された商（ＱまたはＱ−１）は第３のステー
ジ１０３（図８）において３１から除数の左シフト分を
減算したのに等しい量だけ右シフトされ、かつ第２のス
テージ１０２において２の補数化される（もし除数およ
び被除数が同じ符号をもっておれば通過される）。この
動作のシーケンスは整数除算の商を生成する。第１８番
目のクロックサイクルの間に、整数除算の商はラッチ６
８にラッチされる。該整数除算の商は次にマルチプレク
サ７３によって適切な内部データフォーマットに再整列
される。再整列の後に、前記整数除算の商はライトバッ
ク・ドライバ７４（図３）に導かれかつ第１９番目のク
ロックサイクルの間にライトバック・バス３４に転送さ
れる。
【００４２】従って、本発明においては、整数に対する
ＳＲＴ除算は始めに、アライメントマルチプレクサ４３
および４４によって、整数のオペランド値を必要なフォ
ーマット、すなわちフォーマット２（符号なしの整数）
またはフォーマット３（符号付きの整数）、に整列する
ことにより達成される。ＳＲＴアルゴリズムは除数が正
の値であることを必要とし、従って、負の入力除数はＣ
ＬＡ加算器６１によって２の補数化される。優先エンコ
ーダ７０およびバレルシフタ７２は除数を「擬似正規
化」するよう動作して最も左の“１”ビットを浮動小数
点の“Ｈ”位置に配置する。従って、優先エンコーダ７
０は除数が左シフトされなければならない必要量を決定
し、かつバレルシフタ７２は除数に対し算術的左シフト
を行う。バレルシフタ７２はまた算術的右シフトを正の
整数の商に対して３１から元の左シフト量を減算したも
のに等しい量だけ算術的右シフトを行い商結果が適切な
大きさであることを保証する。
ＳＲＴ除算は始めに、アライメントマルチプレクサ４３
および４４によって、整数のオペランド値を必要なフォ
ーマット、すなわちフォーマット２（符号なしの整数）
またはフォーマット３（符号付きの整数）、に整列する
ことにより達成される。ＳＲＴアルゴリズムは除数が正
の値であることを必要とし、従って、負の入力除数はＣ
ＬＡ加算器６１によって２の補数化される。優先エンコ
ーダ７０およびバレルシフタ７２は除数を「擬似正規
化」するよう動作して最も左の“１”ビットを浮動小数
点の“Ｈ”位置に配置する。従って、優先エンコーダ７
０は除数が左シフトされなければならない必要量を決定
し、かつバレルシフタ７２は除数に対し算術的左シフト
を行う。バレルシフタ７２はまた算術的右シフトを正の
整数の商に対して３１から元の左シフト量を減算したも
のに等しい量だけ算術的右シフトを行い商結果が適切な
大きさであることを保証する。
【００４３】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は数多くの方法で実施できるこ
とが理解されるべきである。例えば、本発明は基数に関
係なくＳＲＴ除算において整数および浮動小数点除算を
組合わせたものに使用できる。従って、添付の特許請求
の範囲により本発明の真の精神および範囲内にある本発
明のすべての変形をカバーするものと考えている。
たが、当業者には本発明は数多くの方法で実施できるこ
とが理解されるべきである。例えば、本発明は基数に関
係なくＳＲＴ除算において整数および浮動小数点除算を
組合わせたものに使用できる。従って、添付の特許請求
の範囲により本発明の真の精神および範囲内にある本発
明のすべての変形をカバーするものと考えている。
【００４４】
【発明の効果】以上のように、本発明によれば、データ
プロセッサにおいて単一のＳＲＴ除算器を使用しても効
率良く整数および浮動小数点除算を行うことが可能にな
る。
プロセッサにおいて単一のＳＲＴ除算器を使用しても効
率良く整数および浮動小数点除算を行うことが可能にな
る。
【図１】本発明の好ましい実施例に係わる組合わされた
浮動小数点および整数ＳＲＴ除算器を有するデータ処理
システムを示すブロック図である。
浮動小数点および整数ＳＲＴ除算器を有するデータ処理
システムを示すブロック図である。
【図２】本発明の好ましい実施例に係わる多段組合わせ
浮動小数点および整数ＳＲＴ除算器の第１の部分を示す
ブロック図である。
浮動小数点および整数ＳＲＴ除算器の第１の部分を示す
ブロック図である。
【図３】本発明の好ましい実施例に係わる多段組合わせ
浮動小数点および整数ＳＲＴ除算器の第２の部分を示す
ブロック図である。
浮動小数点および整数ＳＲＴ除算器の第２の部分を示す
ブロック図である。
【図４】図２および図３の適切な組合わせ方向を示す説
明図である。
明図である。
【図５】本発明の好ましい実施例に係わる図２および図
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
０番目のステージを示す部分的回路図である。
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
０番目のステージを示す部分的回路図である。
【図６】本発明の好ましい実施例に係わる図２および図
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第１のステージを示すブロック図である。
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第１のステージを示すブロック図である。
【図７】本発明の好ましい実施例に係わる図２および図
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第２のステージを示す部分的回路図である。
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第２のステージを示す部分的回路図である。
【図８】本発明の好ましい実施例に係わる図２および図
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第３のステージを示すブロック図である。
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第３のステージを示すブロック図である。
【図９】本発明の好ましい実施例に係わる図２および図
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第４のステージを示すブロック図である。
３の組合わされた浮動小数点および整数ＳＲＴ除算器の
第４のステージを示すブロック図である。
【図１０】本発明の好ましい実施例に係わる図２および
図３の組合わされた浮動小数点および整数ＳＲＴ除算器
の第５のステージを示す回路図である。
図３の組合わされた浮動小数点および整数ＳＲＴ除算器
の第５のステージを示す回路図である。
【図１１】本発明の好ましい実施例に係わる図２および
図３の組合わされた浮動小数点および整数ＳＲＴ除算器
の第２のステージ（図５）において使用するための被除
数補数器を示す回路図である。
図３の組合わされた浮動小数点および整数ＳＲＴ除算器
の第２のステージ（図５）において使用するための被除
数補数器を示す回路図である。
【図１２】本発明の好ましい実施例に係わる、浮動小数
点除算動作の間に組合わされた浮動小数点および整数Ｓ
ＲＴ除算器によって行われる一連の動作を示すタイミン
グ図である。
点除算動作の間に組合わされた浮動小数点および整数Ｓ
ＲＴ除算器によって行われる一連の動作を示すタイミン
グ図である。
【図１３】本発明の好ましい実施例に係わる、整数除算
動作の間に前記組合わされた浮動小数点および整数ＳＲ
Ｔ除算器によって行われる一連の動作を示すタイミング
図である。
動作の間に前記組合わされた浮動小数点および整数ＳＲ
Ｔ除算器によって行われる一連の動作を示すタイミング
図である。
１０ データ処理システム １２ 命令シーケンサ １４ 命令キャッシュ １６ データキャッシュ １８ バスインタフェースユニット ２０ メモリ ２２ ロードストアユニット ２４ 整数ユニット ２６ 汎用レジスタファイル ２８ 拡張レジスタファイル ３０ 浮動小数点および整数除算ユニット ３１ 乗算ユニット ３２ 加算ユニット ３３ ソースバス ３４ ライトバックバス ３６ 仮数データ経路部 ３７ 除算器制御論理 ３８ 商選択回路 ４０ 指数パイプライン １００ 除算器３０のゼロステージ １０１ 除算器３０の第１のステージ １０２ 除算器３０の第２のステージ １０３ 除算器３０の第３のステージ １０４ 除算器３０の第４のステージ １０５ 除算器３０の第５のステージ
Claims (3)
- 【請求項１】 シーケンサ（１２）によって発行される
複数の除算命令を実行するための反復除算ユニット（３
０）、および複数のデータオペランドを記憶するための
記憶ユニット（２６）を有するデータプロセッサ（１
０）における、前記除算ユニット（３０）において整数
および浮動小数点ＳＲＴ除算を行う方法であって、 前記記憶ユニット（２６）から読出された、第１のデー
タオペランドおよび第２のデータオペランドを前記除算
ユニット（３０）によって行われるべき除算操作の形式
に基づき所定のデータフォーマットに整列する段階、 前記除算操作の前記形式が整数除算である場合に、前記
第１のデータオペランドの２の補数を計算し、かつ前記
第１のデータオペランドの前記２の補数を正規化して浮
動整数除数を生成する段階、 第１の組の商ビットを発生しかつ各クロックサイクルに
複数の引続く組の商ビットの１つを反復的に累算し、そ
れによって所定の数の商の値を形成し、一方同時に前記
引続く組の商ビットおよび前記浮動整数除数を使用して
複数の中間冗長部分剰余を形成する段階、 前記所定の数の商の値の各々を、前記所定のデータフォ
ーマットに、正規化して所定の数の正規化された商の値
を形成しかつ前記所定の数の正規化された商の値の１つ
を商結果となるよう選択する段階、 前記商結果を所定の数のビット位置だけシフトして前記
商結果の適切な大きさの表現を提供する段階、そして前
記除算操作の前記形式が前記整数除算である場合に、前
記商結果の２の補数を計算して整数除算の商を形成する
段階、 を具備することを特徴とする前記除算ユニット（３０）
において整数および浮動小数点ＳＲＴ除算を行う方法。 - 【請求項２】 シーケンサ（１２）によって発行される
複数の除算命令を実行するための反復除算ユニット（３
０）、および複数のテータオペランドを記憶するための
記憶ユニット（２６）を有するデータプロセッサ（１
０）における、前記除算ユニット（３０）を使用して整
数および浮動小数点ＳＲＴ除算を行う方法であって、 前記記憶ユニット（２６）から読出された、第１のデー
タオペランドおよび第２のデータオペランドを前記除算
ユニット（３０）によって行われるべき除算操作の形式
に基づき所定のデータフォーマットに整列する段階、 前記除算操作の前記形式が整数除算である場合に、前記
第１のデータオペランドの２の補数を計算し、かつ前記
第１のデータオペランドの前記２の補数を正規化して浮
動整数除数を生成する段階、 第１の組の商ビットを発生しかつ各クロックサイクルに
複数の引続く組の商ビットの１つを反復的に累算し、そ
れによって所定の数の商の値を形成し、一方同時に前記
引続く組の商ビットおよび前記第１のデータオペランド
を使用して複数の中間冗長部分剰余を形成する段階、 前記所定の数の商の値の各々を、前記所定のデータフォ
ーマットに、正規化して所定の数の正規化された商の値
を形成しかつ前記所定の数の正規化された商の値の１つ
を商結果となるよう選択する段階、 前記商結果を所定の数のビット位置だけシフトして前記
商結果の適切な大きさの表現を提供する段階、 前記除算操作の前記形式が前記整数除算である場合に、
前記商結果の２の補数を計算して整数除算の商を形成す
る段階、そして前記整数除算の商を前記記憶ユニット
（２６）において記憶するために前記データプロセッサ
の内部フォーマットに再整列する段階、 を具備することを特徴とする前記除算ユニット（３０）
を使用して整数および浮動小数点ＳＲＴ除算を行う方
法。 - 【請求項３】 データプロセッサ（１０）における、シ
ーケンサ（１２）によって発行される複数の除算命令を
実行するための反復除算ユニット（３０）であって、該
除算ユニット（３０）は、前記シーケンサ（１２）の制
御のもとで、記憶ユニット（２６）から複数のデータオ
ペランドを受入れかつ前記複数のデータオペランドを使
用して除算操作を行い、前記除算ユニット（３０）は前
記除算ユニット（３０）によって行われる動作のシーケ
ンスを制御するために複数の制御信号を提供するための
コントローラ（３７）を有し、前記除算ユニット（３
０）は、 前記記憶ユニット（２６）から第１のデータオペランド
および第２のデータオペランドを受入れかつ該第１のデ
ータオペランドおよび該第２のデータオペランドを前記
除算器（３０）によって行われるべき除算操作の形式に
基づき所定のデータフォーマットに整列するための第１
の手段（１００）、 前記第１の手段（１００）に結合されて前記除算操作の
前記形式が整数除算である場合は、前記第１のデータオ
ペランドの２の補数を計算し、かつ前記第１のデータオ
ペランドの前記２の補数を正規化して浮動整数除数を生
成するための第２の手段（１０２，１０３）であって、
該第２の手段は続いて前記除算操作の前記形式が前記整
数除算である場合に商結果の２の補数を計算して整数除
算の商を形成するもの、そして前記第１の手段（１０
０）および前記第２の手段（１０２，１０３）に結合さ
れクロックサイクルごとに複数の引続く組の商ビットの
１つを反復的に発生し、かつクロックサイクルごとに発
生される各々の組の商ビットを累積して所定の数の商の
値を形成し、一方同時に前記引続く組の商ビットおよび
前記浮動整数除数を使用して複数の中間冗長部分剰余を
形成するための第３の手段（３８，１０１，１０４）で
あって、該第３の手段（３８，１０１，１０４）は前記
所定の数の商の値の各々を前記所定のデータフォーマッ
トに正規化して所定の数の正規化された商の値を形成し
かつ前記所定の数の正規化された商の値の１つを商結果
となるよう選択するもの、 を具備することを特徴とする、データプロセッサ（１
０）においてシーケンサ（１２）によって発行される複
数の除算命令を実行するための反復除算ユニット（３
０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US891,095 | 1992-06-01 | ||
| US07/891,095 US5272660A (en) | 1992-06-01 | 1992-06-01 | Method and apparatus for performing integer and floating point division using a single SRT divider in a data processor |
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| JPH0635675A true JPH0635675A (ja) | 1994-02-10 |
Family
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| JP (1) | JPH0635675A (ja) |
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