JPH04227535A - 除算を行なう装置 - Google Patents
除算を行なう装置Info
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- JPH04227535A JPH04227535A JP3068413A JP6841391A JPH04227535A JP H04227535 A JPH04227535 A JP H04227535A JP 3068413 A JP3068413 A JP 3068413A JP 6841391 A JP6841391 A JP 6841391A JP H04227535 A JPH04227535 A JP H04227535A
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- 230000004048 modification Effects 0.000 description 2
- JCYZMTMYPZHVBF-UHFFFAOYSA-N Melarsoprol Chemical compound NC1=NC(N)=NC(NC=2C=CC(=CC=2)[As]2SC(CO)CS2)=N1 JCYZMTMYPZHVBF-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
- G06F7/537—Reduction of the number of iteration steps or stages, e.g. using the Sweeny-Robertson-Tocher [SRT] algorithm
- G06F7/5375—Non restoring calculation, where each digit is either negative, zero or positive, e.g. SRT
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
- G06F7/5525—Roots or inverse roots of single operands
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
- G06F2207/5526—Roots or inverse roots of single operands
- G06F2207/5528—Non-restoring calculation, where each result digit is either negative, zero or positive, e.g. SRT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【０００２】
【産業上の利用分野】この出願は次の米国特許出願に関
するものである。
するものである。
【０００３】
連続番号 名称
発明者（０６９４０／０００２） パイプライン
化された浮動小数点処理装置 パールマン
（Ｐｉｐｅｌｉｎｅｄ Ｆ
ｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒｏｃｅｓｓｉｎｇ
（Ｐｅｒｌｍａｎ ）、
Ｕｎｉｔ）
他（０
６９４０／０００３） 正規化パイプライン化された
浮動小数点 グプタ
処理装置
（Ｇｕｐｔａ ）、他
（Ｎｏｒｍａｌｉｚｉｎｇ Ｐｉｐｅｌｉｎｅｄ
Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ
Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ ）
（０６９４
０／０００４） 多重アキュムレータを有する演算装
置 タムラ
（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ Ｈａｖｉｎ
ｇ Ｍｕｌｔｉｐｌｅ （Ｔａｍｕｒ
ａ）、他 Ａｃｃ
ｕｍｕｌａｔｏｒｓ）（０６９４０／０００５） 多
重演算のブール条件を収集するための装 ミック
ミン 置および方法
（ＭｃＭｉｎｎ）、他
（Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏ
ｄ Ｆｏｒ Ｃｏｌｌｅｃｔｉｎｇ
Ｂｏｏｌｅａｎ Ｃｏｎｄｉｔｉ
ｏｎｓ ｏｆ Ｍｕｌｔｉｐｌｅ
Ｏｐｅｒａｔｉｏｎｓ ）（０６９
４０／０００７） 高速繰返し除算のための特殊キャ
リ保存加 シャー
算器
（Ｓｈａｈ）、他
（Ａ Ｓｐｅｃｉａ
ｌ Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ Ｆｏｒ Ｈｉ
ｇｈ Ｓｐｅｅ
ｄ Ｉｔｅｒａｔｉｖｅ Ｄｉｖｉｓｉｏｎ）（０６９
４０／０００９） 高速混合基数加算器
リンチ
（Ｈｉｇｈ Ｓｐｅｅｄ Ｍ
ｉｘｅｄ Ｒａｄｉｘ Ａｄｄｅｒ）
（Ｌｙｎｃｈ ）、他（０６９４０／００１４）
平方根オプションを有する高速除算器
リンチ
（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｉｖｉｄｅｒ Ｗｉ
ｔｈ Ｓｑｕａｒｅ Ｒｏｏｔ （Ｌｙｎｃｈ
）、他 Ｏｐｔ
ｉｏｎ）（０６９４０／００１０） 基数４キャリ先
見ツリーおよびこれについて リンチ
の冗長セル
（Ｌｙｎ
ｃｈ ）、他先に載せられた出願は、これとともに同じ
日付に出願され、この発明の譲受人に譲渡され、かつす
べてが再現されるかのようにここで参照することにより
援用される。
発明者（０６９４０／０００２） パイプライン
化された浮動小数点処理装置 パールマン
（Ｐｉｐｅｌｉｎｅｄ Ｆ
ｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒｏｃｅｓｓｉｎｇ
（Ｐｅｒｌｍａｎ ）、
Ｕｎｉｔ）
他（０
６９４０／０００３） 正規化パイプライン化された
浮動小数点 グプタ
処理装置
（Ｇｕｐｔａ ）、他
（Ｎｏｒｍａｌｉｚｉｎｇ Ｐｉｐｅｌｉｎｅｄ
Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ
Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ ）
（０６９４
０／０００４） 多重アキュムレータを有する演算装
置 タムラ
（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ Ｈａｖｉｎ
ｇ Ｍｕｌｔｉｐｌｅ （Ｔａｍｕｒ
ａ）、他 Ａｃｃ
ｕｍｕｌａｔｏｒｓ）（０６９４０／０００５） 多
重演算のブール条件を収集するための装 ミック
ミン 置および方法
（ＭｃＭｉｎｎ）、他
（Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏ
ｄ Ｆｏｒ Ｃｏｌｌｅｃｔｉｎｇ
Ｂｏｏｌｅａｎ Ｃｏｎｄｉｔｉ
ｏｎｓ ｏｆ Ｍｕｌｔｉｐｌｅ
Ｏｐｅｒａｔｉｏｎｓ ）（０６９
４０／０００７） 高速繰返し除算のための特殊キャ
リ保存加 シャー
算器
（Ｓｈａｈ）、他
（Ａ Ｓｐｅｃｉａ
ｌ Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ Ｆｏｒ Ｈｉ
ｇｈ Ｓｐｅｅ
ｄ Ｉｔｅｒａｔｉｖｅ Ｄｉｖｉｓｉｏｎ）（０６９
４０／０００９） 高速混合基数加算器
リンチ
（Ｈｉｇｈ Ｓｐｅｅｄ Ｍ
ｉｘｅｄ Ｒａｄｉｘ Ａｄｄｅｒ）
（Ｌｙｎｃｈ ）、他（０６９４０／００１４）
平方根オプションを有する高速除算器
リンチ
（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｉｖｉｄｅｒ Ｗｉ
ｔｈ Ｓｑｕａｒｅ Ｒｏｏｔ （Ｌｙｎｃｈ
）、他 Ｏｐｔ
ｉｏｎ）（０６９４０／００１０） 基数４キャリ先
見ツリーおよびこれについて リンチ
の冗長セル
（Ｌｙｎ
ｃｈ ）、他先に載せられた出願は、これとともに同じ
日付に出願され、この発明の譲受人に譲渡され、かつす
べてが再現されるかのようにここで参照することにより
援用される。
【０００４】
【０００５】
【発明の分野】この発明はコンピュータシステムのため
の浮動少数点プロセッサに関するものであり、かつより
詳述すれば、基数４で引離し反復除算を行なう高速除算
器に関するものである。この発明はさらに、基数４で引
離し反復除算、および基数２で平方根計算を行なう高速
除算器に関するものである。
の浮動少数点プロセッサに関するものであり、かつより
詳述すれば、基数４で引離し反復除算を行なう高速除算
器に関するものである。この発明はさらに、基数４で引
離し反復除算、および基数２で平方根計算を行なう高速
除算器に関するものである。
【０００６】
【関連技術の説明】多くのコンピュータプログラムは、
多数の浮動小数点算術演算を必要とする。したがって、
そのようなプログラムが行なわれるコンピュータによっ
て実行された多くの命令は、浮動小数点命令である。そ
のようなプログラムについては、サイクルごとに実行さ
れ得る浮動小数点算術命令の数が大きければ大きいほど
、機械演算の速度は速い。したがって、浮動小数点処理
時間の速度を上げるために多くの努力がなされた。たと
えば、デグルート（ＤｅＧｒｏｏｔ ）の米国特許４，
６８３，５４７は、各サイクルにおいて生じられるべき
２つの浮動小数点結果を許容する浮動小数点算術装置を
開示する。その同じ特許は、一度に実行されるべき倍数
算術演算を許容する算術装置の先行技術の教示を論ずる
。しかし別のアプローチはオーレアリ（Ｏ´Ｌｅａｒｙ
）の米国特許４，０７５，７０４において示される。 オーレアリ（Ｏ´Ｌｅａｒｙ ）においては、浮動小数
点加算器および浮動小数点除算器はパイプライン化され
た回路であり、次のクロック期間の間次の段への提示の
ため、１つのクロック期間の間に計算された部分的な結
果をとらえるための中間の一時記憶手段を有する複数個
の段を含む。デグルート（ＤｅＧｒｏｏｔ ）およびオ
ーレアリ（Ｏ´Ｌｅａｒｙ ）において開示されたそれ
らのようなアプローチは、主に繰り返し演算をするため
に浮動小数点算術装置の能力を上げることに集中し、か
つ浮動小数点算術装置が特定化された演算を行ない得る
速度を上げることに向けられなかった。
多数の浮動小数点算術演算を必要とする。したがって、
そのようなプログラムが行なわれるコンピュータによっ
て実行された多くの命令は、浮動小数点命令である。そ
のようなプログラムについては、サイクルごとに実行さ
れ得る浮動小数点算術命令の数が大きければ大きいほど
、機械演算の速度は速い。したがって、浮動小数点処理
時間の速度を上げるために多くの努力がなされた。たと
えば、デグルート（ＤｅＧｒｏｏｔ ）の米国特許４，
６８３，５４７は、各サイクルにおいて生じられるべき
２つの浮動小数点結果を許容する浮動小数点算術装置を
開示する。その同じ特許は、一度に実行されるべき倍数
算術演算を許容する算術装置の先行技術の教示を論ずる
。しかし別のアプローチはオーレアリ（Ｏ´Ｌｅａｒｙ
）の米国特許４，０７５，７０４において示される。 オーレアリ（Ｏ´Ｌｅａｒｙ ）においては、浮動小数
点加算器および浮動小数点除算器はパイプライン化され
た回路であり、次のクロック期間の間次の段への提示の
ため、１つのクロック期間の間に計算された部分的な結
果をとらえるための中間の一時記憶手段を有する複数個
の段を含む。デグルート（ＤｅＧｒｏｏｔ ）およびオ
ーレアリ（Ｏ´Ｌｅａｒｙ ）において開示されたそれ
らのようなアプローチは、主に繰り返し演算をするため
に浮動小数点算術装置の能力を上げることに集中し、か
つ浮動小数点算術装置が特定化された演算を行ない得る
速度を上げることに向けられなかった。
【０００７】除算は算術演算の中で最も複雑であり、か
つ典型的には加算または乗算のようなほかの算術演算よ
りも、多くのハードウェアおよび計算時間を必要とする
ので、除算計算が除算器により行なわれ得る速度は特に
重要である。たとえば、除算演算が行なわれるべきオペ
ランドに含まれる桁の数が増加するに従って、除算器が
所望の算術演算を行なうのに非常に長い時間が必要とさ
れる。さらに、たとえば、高速乗算器を有する大型コン
ピュータはしばしば、除算が乗算の繰り返しによって行
なわれる乗算型除算を用いる。しかしながら、組合わせ
回路によるそのような乗算型除算の実現は、多数のハー
ドウェアエレメントを必要とし、かつそれゆえに実用的
でない。
つ典型的には加算または乗算のようなほかの算術演算よ
りも、多くのハードウェアおよび計算時間を必要とする
ので、除算計算が除算器により行なわれ得る速度は特に
重要である。たとえば、除算演算が行なわれるべきオペ
ランドに含まれる桁の数が増加するに従って、除算器が
所望の算術演算を行なうのに非常に長い時間が必要とさ
れる。さらに、たとえば、高速乗算器を有する大型コン
ピュータはしばしば、除算が乗算の繰り返しによって行
なわれる乗算型除算を用いる。しかしながら、組合わせ
回路によるそのような乗算型除算の実現は、多数のハー
ドウェアエレメントを必要とし、かつそれゆえに実用的
でない。
【０００８】除算技術は“引戻し”除算技術および“引
離し”除算技術に分けられてもよい。引離し除算におい
ては、値、 −（（ベータ）−１）、・・・、−２、−１、１、２、
・・・、（（ベータ）−１）） （１）ここでは、（
ベータ）は除数の基数であり、ｋは冗長係数であり、値
を有する一連の商桁は先に決定されており、かつ商の各
桁は反復方法で商の組から選択され、また次の商けたを
選択する際に利用される一連の部分剰余を生じる。引離
し除算の変形は一般的に、“ＳＲＴ”除算と称され、 −（ｋ（（ベータ）−１））、・・・、−２、−１、０
、１、２、・・・、（ｋ（（ベータ）−１）） （２
） の範囲で一連の商桁の先行の決定により特徴付けられ、
各商けたが選択され、ここでは、（ベータ）は除算の基
数である。
離し”除算技術に分けられてもよい。引離し除算におい
ては、値、 −（（ベータ）−１）、・・・、−２、−１、１、２、
・・・、（（ベータ）−１）） （１）ここでは、（
ベータ）は除数の基数であり、ｋは冗長係数であり、値
を有する一連の商桁は先に決定されており、かつ商の各
桁は反復方法で商の組から選択され、また次の商けたを
選択する際に利用される一連の部分剰余を生じる。引離
し除算の変形は一般的に、“ＳＲＴ”除算と称され、 −（ｋ（（ベータ）−１））、・・・、−２、−１、０
、１、２、・・・、（ｋ（（ベータ）−１）） （２
） の範囲で一連の商桁の先行の決定により特徴付けられ、
各商けたが選択され、ここでは、（ベータ）は除算の基
数である。
【０００９】引離し型の除算器の特徴的な特性は、商の
桁が決定される先の演算から生じられる部分剰余におけ
る正の数と同様に負の数の使用である。１つのそのよう
な引離し型の除算器は、イケダの米国特許番号４，７２
２，０６９において開示される。イケダは除数をストア
するための除数レジスタと、被除数または部分剰余をス
トアするための部分剰余レジスタと、部分剰余を予測す
るための予測子と、除数レジスタの内容を乗算するため
の乗算器と、部分剰余レジスタの内容から乗算器の出力
を減算するためのかつ、予測子が除数の上位の桁、およ
び部分剰余の上位の桁から部分商を予測する、そのよう
な態様で、部分剰余を計算するための第１の加算器とを
含む、引離し型の除算器を開示する。イケダ除算器にお
ける乗算器および倍数加算器の使用は、しかしながら、
その比較的ハードウェア集中的な設計のため、除算器の
費用およびスペースの要求の両方に著しい増加を加算す
るであろう。
桁が決定される先の演算から生じられる部分剰余におけ
る正の数と同様に負の数の使用である。１つのそのよう
な引離し型の除算器は、イケダの米国特許番号４，７２
２，０６９において開示される。イケダは除数をストア
するための除数レジスタと、被除数または部分剰余をス
トアするための部分剰余レジスタと、部分剰余を予測す
るための予測子と、除数レジスタの内容を乗算するため
の乗算器と、部分剰余レジスタの内容から乗算器の出力
を減算するためのかつ、予測子が除数の上位の桁、およ
び部分剰余の上位の桁から部分商を予測する、そのよう
な態様で、部分剰余を計算するための第１の加算器とを
含む、引離し型の除算器を開示する。イケダ除算器にお
ける乗算器および倍数加算器の使用は、しかしながら、
その比較的ハードウェア集中的な設計のため、除算器の
費用およびスペースの要求の両方に著しい増加を加算す
るであろう。
【００１０】別の引離し型の除算器はイルクラ（Ｉｒｕ
ｋｕｌｌａ）、他の米国特許番号４，７２４，５２９に
開示される。イルクラ（Ｉｒｕｋｕｌｌａ）、他の除算
器は、関係、 ＰＪ＋１ ＝ベータ）Ｐｊ −ｑｊ
Ｄ’ （３）に従
って部分剰余を計算する加算器／減算器を含むが、イル
クラ（Ｉｒｕｋｕｌｌａ）、他は、しかしながら、ｑｊ
Ｄを生ずるために費用およびスペースのかかる乗算回
路を用いる。最後に、“ＷＴＬ３１７０／３１７１スパ
ーク浮動小数点コープロセッサの開発（Ｄｅｖｅｌｏｐ
ｉｎｇ ｔｈｅ ＷＴＬ ３１７０／３１７１ Ｓｐａ
ｒｃ Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ Ｃｏｐｒｏｃｅ
ｓｓｏｒｓ）”と称されたバーマン（Ｂｉｒｍａｎ）、
ほかの記事、（１９９０年、２月）ＩＥＥＥ Ｍｉｃ
ｒｏ、ｐｇｓ．５５−６４に、引離し、基数４仮数除算
および平方根計算を行なうための浮動小数点算術演算装
置を開示する。しかしながら、バーマン（Ｂｉｒｍａｎ
）、他の記事に開示された装置は、第１の除算／平方根
論理および乗算器により“×３”生成を共有し、それに
よって浮上小数点プロセッサが除算演算の間、乗算演算
を行なうのを防ぐ。さらに、バーマン（Ｂｉｒｍａｎ）
、他の記事に開示された装置は、任意の商ビットが決定
される前に、乗算回路を用いて除数の３倍の生成を必要
とするように構成され、それによって商の計算を遅くす
る。
ｋｕｌｌａ）、他の米国特許番号４，７２４，５２９に
開示される。イルクラ（Ｉｒｕｋｕｌｌａ）、他の除算
器は、関係、 ＰＪ＋１ ＝ベータ）Ｐｊ −ｑｊ
Ｄ’ （３）に従
って部分剰余を計算する加算器／減算器を含むが、イル
クラ（Ｉｒｕｋｕｌｌａ）、他は、しかしながら、ｑｊ
Ｄを生ずるために費用およびスペースのかかる乗算回
路を用いる。最後に、“ＷＴＬ３１７０／３１７１スパ
ーク浮動小数点コープロセッサの開発（Ｄｅｖｅｌｏｐ
ｉｎｇ ｔｈｅ ＷＴＬ ３１７０／３１７１ Ｓｐａ
ｒｃ Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ Ｃｏｐｒｏｃｅ
ｓｓｏｒｓ）”と称されたバーマン（Ｂｉｒｍａｎ）、
ほかの記事、（１９９０年、２月）ＩＥＥＥ Ｍｉｃ
ｒｏ、ｐｇｓ．５５−６４に、引離し、基数４仮数除算
および平方根計算を行なうための浮動小数点算術演算装
置を開示する。しかしながら、バーマン（Ｂｉｒｍａｎ
）、他の記事に開示された装置は、第１の除算／平方根
論理および乗算器により“×３”生成を共有し、それに
よって浮上小数点プロセッサが除算演算の間、乗算演算
を行なうのを防ぐ。さらに、バーマン（Ｂｉｒｍａｎ）
、他の記事に開示された装置は、任意の商ビットが決定
される前に、乗算回路を用いて除数の３倍の生成を必要
とするように構成され、それによって商の計算を遅くす
る。
【００１１】この発明の目的は、基数４で引離し反復除
算を行なう高速除算器を提供することである。
算を行なう高速除算器を提供することである。
【００１２】この発明の他の目的は、基数４で引離し反
復除算を、および基数２で平方根計算を行なう高速除算
器を提供することである。
復除算を、および基数２で平方根計算を行なう高速除算
器を提供することである。
【００１３】この発明のさらに別の目的は、クロックパ
ルス位相ごとに除算演算の反復の速度で動作するように
、除算器の速度を上げながらも必要とされる論理回路の
量を最小にする除算器を提供することである。
ルス位相ごとに除算演算の反復の速度で動作するように
、除算器の速度を上げながらも必要とされる論理回路の
量を最小にする除算器を提供することである。
【００１４】この発明のさらに別の目的は、出力に対す
るの商予測をストアするための、かつ出力の前に誤った
商予測を修正するため商予測マイナス１をストアするた
めの１対の並列商レジスタを有する除算器を提供するこ
とである。
るの商予測をストアするための、かつ出力の前に誤った
商予測を修正するため商予測マイナス１をストアするた
めの１対の並列商レジスタを有する除算器を提供するこ
とである。
【００１５】
【発明の概要】１つの局面において、この発明は、結果
を生じるために第１のオペランド割る第２のオペランド
の除算を行なうための除算器のものであり、一連の部分
剰余を反復的に生じるための手段と、一連の商ビットの
列を反復的に予測するための手段と、第２のオペランド
の倍数を生成するための手段と、生成された倍数のうち
の１つを選択するための手段とを含む。一連の部分剰余
の列を生じるための手段は、第１の部分剰余として第２
のオペランドを選択する。商予測子手段は、第１および
第２のオペランドに基づき第１の商ビットをかつ生じら
れた部分剰余および第２のオペランドに基づき次の商ビ
ットを予測する。選択手段は、次の商予測に基づき次の
部分剰余を生じるため、生成された倍数のうちの１つを
選択する。次の部分剰余は、それから生じられた部分剰
余および選択された第２のオペランドの倍数のうちの１
つから生じられる。
を生じるために第１のオペランド割る第２のオペランド
の除算を行なうための除算器のものであり、一連の部分
剰余を反復的に生じるための手段と、一連の商ビットの
列を反復的に予測するための手段と、第２のオペランド
の倍数を生成するための手段と、生成された倍数のうち
の１つを選択するための手段とを含む。一連の部分剰余
の列を生じるための手段は、第１の部分剰余として第２
のオペランドを選択する。商予測子手段は、第１および
第２のオペランドに基づき第１の商ビットをかつ生じら
れた部分剰余および第２のオペランドに基づき次の商ビ
ットを予測する。選択手段は、次の商予測に基づき次の
部分剰余を生じるため、生成された倍数のうちの１つを
選択する。次の部分剰余は、それから生じられた部分剰
余および選択された第２のオペランドの倍数のうちの１
つから生じられる。
【００１６】別の局面において、この発明は被除数を除
数で除算して結果を生じるための装置のものであり、そ
れは部分剰余を受け、かつストアするように接続される
部分剰余レジスタと、除数を受け、かつストアするよう
に接続される除数レジスタと、除数レジスタから除数を
かつ、部分剰余レジスタから一連の部分剰余を受けるよ
うに接続される商予測論理と、商予測論理により予測さ
れた一連の商ビットの列を受け、かつストアするように
接続される第１の商レジスタと、除数の倍数を生成する
ための手段と、除数の倍数を生成するための手段に、か
つ商予測論理に接続される特殊キャリ保存加算器とを含
む。キャリ保存加算器は、予測された商に基づき除数の
倍数を選択し、かつ部分剰余レジスタおよび選択された
除数倍数にストアされた部分剰余に基づき、次の一連の
部分剰余のうちの１つを決定する。商予測論理はそれか
ら次の部分剰余を受けて、一連の商ビットのうちの次の
ものを決定する。
数で除算して結果を生じるための装置のものであり、そ
れは部分剰余を受け、かつストアするように接続される
部分剰余レジスタと、除数を受け、かつストアするよう
に接続される除数レジスタと、除数レジスタから除数を
かつ、部分剰余レジスタから一連の部分剰余を受けるよ
うに接続される商予測論理と、商予測論理により予測さ
れた一連の商ビットの列を受け、かつストアするように
接続される第１の商レジスタと、除数の倍数を生成する
ための手段と、除数の倍数を生成するための手段に、か
つ商予測論理に接続される特殊キャリ保存加算器とを含
む。キャリ保存加算器は、予測された商に基づき除数の
倍数を選択し、かつ部分剰余レジスタおよび選択された
除数倍数にストアされた部分剰余に基づき、次の一連の
部分剰余のうちの１つを決定する。商予測論理はそれか
ら次の部分剰余を受けて、一連の商ビットのうちの次の
ものを決定する。
【００１７】この発明は、添付の図面を参照することに
より、より一層理解されるであろうし、かつその多数の
目的、特徴および利点は当業者にはより明らかになるで
あろう。
より、より一層理解されるであろうし、かつその多数の
目的、特徴および利点は当業者にはより明らかになるで
あろう。
【００１８】
３、
初めに図１を参照すると、基数４で引離し反復除算を行
なうための高速除算器１００は、今詳細に説明されるで
あろう。ここで開示される除算器は、浮動小数点プロセ
ッサ装置のコンポーネントとして用いられるということ
が熟考され、たとえばパーマン（Ｐｅｒｌｍａｎ ）、
他の“パイプライン化された浮動小数点処理装置（Ｐｉ
ｐｅｌｉｎｅｄ Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）”と称される同時係属中
の米国特許出願連続番号 （Ａｔｔ
ｙ． Ｄｏｃｋｅｔ Ｎｏ． ０６９４０／０００２
）、グプタ（Ｇｕｐｔａ ）、他の“パイプライン浮動
小数点処理装置の正規化（Ｎｏｒｍａｌｉｚｉｎｇ Ｐ
ｉｐｅｌｉｎｅＦｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ ）”と称される連続番号
（（Ａｔｔｙ． Ｄｏｃｋｅｔ Ｎ
ｏ． ０６９４０／０００３ ）、およびソーベル（Ｓ
ｏｂｅｌ ）、他の“多重アキュムレータを有する算術
装置（Ａｒｉｔｈｍｅｔｉｃ ＵｎｉｔＨａｖｉｎｇ
Ｍｕｌｔｉｐｌｅ Ａｃｃｕｍｕｌａｔｏｒｓ）”と称
される連続番号 （Ａｔｔｙ． Ｄ
ｏｃｋｅｔ Ｎｏ． ０６９４０／０００４ ）におい
て開示される浮動小数点プロセッサ装置の任意のもので
あり、すべてこれとともに同日付で出願され、かつ前も
って参照することによって援用される。上で参照された
出願において詳細に記載されたように、浮動小数点プロ
セッサは出力オペランドについて算術演算を行なうため
の加算器と、乗算器と、除算器とのような複数個の浮動
小数点算術演算装置を含む。１対の入力オペランド、た
とえば、オペランドＡおよびオペランドＢが浮動小数点
算術演算装置に入力されるとき、浮動小数点算術演算装
置は、入力オペランドについて所望の算術演算を行ない
、かつ結果バス上に結果を出力する。典型的には、浮動
小数点プロセッサは浮動小数点および整数の数の両方を
処理してもよい。３２ビット（単精度）および６４ビッ
ト（倍精度）を含む、種々の浮動小数点フォーマットは
サポートされてもよい。さらに、浮動小数点プロセッサ
は整数の浮動小数点への変換、およびその逆も同様に処
理してもよい。
なうための高速除算器１００は、今詳細に説明されるで
あろう。ここで開示される除算器は、浮動小数点プロセ
ッサ装置のコンポーネントとして用いられるということ
が熟考され、たとえばパーマン（Ｐｅｒｌｍａｎ ）、
他の“パイプライン化された浮動小数点処理装置（Ｐｉ
ｐｅｌｉｎｅｄ Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）”と称される同時係属中
の米国特許出願連続番号 （Ａｔｔ
ｙ． Ｄｏｃｋｅｔ Ｎｏ． ０６９４０／０００２
）、グプタ（Ｇｕｐｔａ ）、他の“パイプライン浮動
小数点処理装置の正規化（Ｎｏｒｍａｌｉｚｉｎｇ Ｐ
ｉｐｅｌｉｎｅＦｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ ）”と称される連続番号
（（Ａｔｔｙ． Ｄｏｃｋｅｔ Ｎ
ｏ． ０６９４０／０００３ ）、およびソーベル（Ｓ
ｏｂｅｌ ）、他の“多重アキュムレータを有する算術
装置（Ａｒｉｔｈｍｅｔｉｃ ＵｎｉｔＨａｖｉｎｇ
Ｍｕｌｔｉｐｌｅ Ａｃｃｕｍｕｌａｔｏｒｓ）”と称
される連続番号 （Ａｔｔｙ． Ｄ
ｏｃｋｅｔ Ｎｏ． ０６９４０／０００４ ）におい
て開示される浮動小数点プロセッサ装置の任意のもので
あり、すべてこれとともに同日付で出願され、かつ前も
って参照することによって援用される。上で参照された
出願において詳細に記載されたように、浮動小数点プロ
セッサは出力オペランドについて算術演算を行なうため
の加算器と、乗算器と、除算器とのような複数個の浮動
小数点算術演算装置を含む。１対の入力オペランド、た
とえば、オペランドＡおよびオペランドＢが浮動小数点
算術演算装置に入力されるとき、浮動小数点算術演算装
置は、入力オペランドについて所望の算術演算を行ない
、かつ結果バス上に結果を出力する。典型的には、浮動
小数点プロセッサは浮動小数点および整数の数の両方を
処理してもよい。３２ビット（単精度）および６４ビッ
ト（倍精度）を含む、種々の浮動小数点フォーマットは
サポートされてもよい。さらに、浮動小数点プロセッサ
は整数の浮動小数点への変換、およびその逆も同様に処
理してもよい。
【００１９】除算演算において、商を生じるために被除
数は除数で割られる。この発明において、被除数はＡバ
スに沿って除算器１００に供給され、除数はＢバスに沿
って除算器１００に供給され、かつ、商は結果バスに沿
って除算器１００により出力される。以下により詳細に
説明されるであろうように、除算器１００は除算器制御
装置１１０によって制御され、除算器制御装置１１０は
Ｉバスから命令を受け、受けられた命令に基づいて、除
算器１００の種々のエレメント、つまり、第１の商予測
子１０２、部分剰余レジスタ１０６、除数レジスタ１０
８、第１の商レジスタ１１４ａ、第２の商レジスタ１１
４ｂ、３Ｘ除数レジスタ１１６、ゼロ検出手段１２２、
剰余符号検出手段１２３に、除算演算の間制御信号を生
成する。
数は除数で割られる。この発明において、被除数はＡバ
スに沿って除算器１００に供給され、除数はＢバスに沿
って除算器１００に供給され、かつ、商は結果バスに沿
って除算器１００により出力される。以下により詳細に
説明されるであろうように、除算器１００は除算器制御
装置１１０によって制御され、除算器制御装置１１０は
Ｉバスから命令を受け、受けられた命令に基づいて、除
算器１００の種々のエレメント、つまり、第１の商予測
子１０２、部分剰余レジスタ１０６、除数レジスタ１０
８、第１の商レジスタ１１４ａ、第２の商レジスタ１１
４ｂ、３Ｘ除数レジスタ１１６、ゼロ検出手段１２２、
剰余符号検出手段１２３に、除算演算の間制御信号を生
成する。
【００２０】Ａバスは第１の商予測子１０２、および部
分剰余レジスタ１０６に接続される。同様に、Ｂバスは
第１の商予測子１０２、シフタ１０３、加算器１０４の
第１の入力および除算レジスタ１０８に接続される。除
算演算を始めるために、除算器制御装置１１０は、除算
演算を始めるためにＩバスから命令を受ける。除算演算
の第１の段は、一般的に“プリオーバヘッド”段として
称され、被除数、たとえばオペランドＡがそれからＡバ
スに沿って第１の商予測子１０２および部分剰余レジス
タ１０６に供給され、かつ除数、たとえばオペランドＢ
が、システムによって生成されかつ分配される２位相発
振クロックパルスのうちの第１の位相の間、Ｂバスに沿
って第１の商予測子１０２および、除数レジスタ１０８
に供給されるとき、始まる。
分剰余レジスタ１０６に接続される。同様に、Ｂバスは
第１の商予測子１０２、シフタ１０３、加算器１０４の
第１の入力および除算レジスタ１０８に接続される。除
算演算を始めるために、除算器制御装置１１０は、除算
演算を始めるためにＩバスから命令を受ける。除算演算
の第１の段は、一般的に“プリオーバヘッド”段として
称され、被除数、たとえばオペランドＡがそれからＡバ
スに沿って第１の商予測子１０２および部分剰余レジス
タ１０６に供給され、かつ除数、たとえばオペランドＢ
が、システムによって生成されかつ分配される２位相発
振クロックパルスのうちの第１の位相の間、Ｂバスに沿
って第１の商予測子１０２および、除数レジスタ１０８
に供給されるとき、始まる。
【００２１】クロックパルスの第１の位相の間、被除数
Ａは部分剰余レジスタ１０６にラッチされ、かつ除数Ｂ
は除数レジスタ１０８にラッチされる。さらに、被除数
Ａおよび除数Ｂは第１の商予測子１０２に入力され、第
１の商予測子１０２においては、被除数Ａを除数Ｂで割
ることにより生じられるべき商Ｑの第１のビットｑ１
は、決定される。第１の商予測子１０２は、第１の商予
測子１０２に入力される被除数Ａおよび除数Ｂによって
、第１の商ビットｑ１が決定されるであろうように構成
された組合わせ論理回路を含む。
Ａは部分剰余レジスタ１０６にラッチされ、かつ除数Ｂ
は除数レジスタ１０８にラッチされる。さらに、被除数
Ａおよび除数Ｂは第１の商予測子１０２に入力され、第
１の商予測子１０２においては、被除数Ａを除数Ｂで割
ることにより生じられるべき商Ｑの第１のビットｑ１
は、決定される。第１の商予測子１０２は、第１の商予
測子１０２に入力される被除数Ａおよび除数Ｂによって
、第１の商ビットｑ１が決定されるであろうように構成
された組合わせ論理回路を含む。
【００２２】次に図３を参照すると、第１の商予測子１
０２を含む組合わせ論理回路のグラフ図が今見られても
よい。より詳述すれば、図３は第１の商予測子１０２の
ため組合わせ論理を引出すのに用いられてもよい論理Ｐ
Ｄプロットを示す。図３において、第１の商予測子１０
２へ入力された除数Ａに対する起こり得る値は、水平軸
に沿って記載され、かつ第１の商予測子１０２へ入力さ
れた被除数Ｂに対する起こり得る値は、垂直軸に沿って
記載される。したがって、このプロット上の各点は、除
数および被除数の対である。除算器１００に達する数は
正規化されなければならないので、かつ被除数は初めに
４で割られなければならないため、かつ最後に、第１の
商予測子１０２は各入力オペランドからビットの上部対
しか受けないため、プロットにおいて用いられる点は、
（１．００， ．０１０）、（１．００，０．０１）
、（１．０１，．０１０）、（１．０１，．０１１）、
（１．１０，．０１０）、（１．１０，．０１１）、（
１．１１，．０１０）および（１．１１，．０１１）の
みである。しかしながら、除数の実の値が間隔（１．０
０， １０）に置かれ、かつ実の被除数は間隔（．０
１， ．１）に置かれてもよいので、除算器１００の
第１の商予測子１０２は量子化エラーを被る。したがっ
て、図３において、下方の点線は２の第１の“推測”商
が１よりもはるかに大きいことによって、間違うことな
く選ばれるであろう下方の境界を示す。同様に、上方の
点線は３の推測商が１よりもはるかに大きくないことに
よって選ばれるであろう下方の境界および、商１が推測
されるであろう上方の境界を示す。最後に、上方のおよ
び下方の直線は、も組合わせ論理において簡単に実現さ
れるであろう量子化された決定しきい値を示す。もし下
方の直線が、商１が推測されるものについて、またはそ
れより上のしきい値を示し、かつ上方の線が商２が推測
されるものについて、またはそれより上のしきい値を示
すならば、実の被除数および除数が何であろとも、量子
化された推測は有効であろうということが、発明が関係
する当業者にとって容易に明らかになるはずである。図
３において、商推測２を生ずるであろう（１．００，．
０１１）および（１．０１，．０１１）を除いて、全て
の点は商推測１を生ずるであろう。
０２を含む組合わせ論理回路のグラフ図が今見られても
よい。より詳述すれば、図３は第１の商予測子１０２の
ため組合わせ論理を引出すのに用いられてもよい論理Ｐ
Ｄプロットを示す。図３において、第１の商予測子１０
２へ入力された除数Ａに対する起こり得る値は、水平軸
に沿って記載され、かつ第１の商予測子１０２へ入力さ
れた被除数Ｂに対する起こり得る値は、垂直軸に沿って
記載される。したがって、このプロット上の各点は、除
数および被除数の対である。除算器１００に達する数は
正規化されなければならないので、かつ被除数は初めに
４で割られなければならないため、かつ最後に、第１の
商予測子１０２は各入力オペランドからビットの上部対
しか受けないため、プロットにおいて用いられる点は、
（１．００， ．０１０）、（１．００，０．０１）
、（１．０１，．０１０）、（１．０１，．０１１）、
（１．１０，．０１０）、（１．１０，．０１１）、（
１．１１，．０１０）および（１．１１，．０１１）の
みである。しかしながら、除数の実の値が間隔（１．０
０， １０）に置かれ、かつ実の被除数は間隔（．０
１， ．１）に置かれてもよいので、除算器１００の
第１の商予測子１０２は量子化エラーを被る。したがっ
て、図３において、下方の点線は２の第１の“推測”商
が１よりもはるかに大きいことによって、間違うことな
く選ばれるであろう下方の境界を示す。同様に、上方の
点線は３の推測商が１よりもはるかに大きくないことに
よって選ばれるであろう下方の境界および、商１が推測
されるであろう上方の境界を示す。最後に、上方のおよ
び下方の直線は、も組合わせ論理において簡単に実現さ
れるであろう量子化された決定しきい値を示す。もし下
方の直線が、商１が推測されるものについて、またはそ
れより上のしきい値を示し、かつ上方の線が商２が推測
されるものについて、またはそれより上のしきい値を示
すならば、実の被除数および除数が何であろとも、量子
化された推測は有効であろうということが、発明が関係
する当業者にとって容易に明らかになるはずである。図
３において、商推測２を生ずるであろう（１．００，．
０１１）および（１．０１，．０１１）を除いて、全て
の点は商推測１を生ずるであろう。
【００２３】さて図１に戻って、第１の商予測子１０２
は、すべての点は、商予測子１１２および商レジスタ１
１４に接続され、そのため第１の商予測子がｑ１ を推
定した後、推定ｑ１ は商予測子１１２に送られる。順
に、商予測子１１２は、０、１、２、３のいずれかであ
ってもよいｑ１ 値および対応する符号ビットを商レジ
スタ１１４に送る。さらに、第１の商予測子１１２は除
算の始まりを示すために、信号を商レジスタ１１４に送
る。
は、すべての点は、商予測子１１２および商レジスタ１
１４に接続され、そのため第１の商予測子がｑ１ を推
定した後、推定ｑ１ は商予測子１１２に送られる。順
に、商予測子１１２は、０、１、２、３のいずれかであ
ってもよいｑ１ 値および対応する符号ビットを商レジ
スタ１１４に送る。さらに、第１の商予測子１１２は除
算の始まりを示すために、信号を商レジスタ１１４に送
る。
【００２４】次に図２（Ａ）を参照すると、図１に示さ
れた商レジスタ１１４は今より、詳細に説明されるであ
ろう。商レジスタ１１４は、最終商Ｑの現推定をストア
するための第１の商（または“Ｑ”）レジスタ１１４ａ
と、現ビット位置、ｊ，から最終商Ｑマイナス１の現推
定をストアするための第２の（または“Ｑ−１”）商レ
ジスタ１１４ｂと、現ビットポインタ１０００を生成す
るためのシフトレジスタ１１４ｃと、第１の商予測子１
１２からの“除算開始”制御信号と、除算器制御装置１
１０に出力される“除算終了”制御信号１０１６と、商
レジスタ１１４ａ、１１４ｂへ書込まれるべきｑおよび
ｑマイナス１の現値を生成するためのｑデコードブロッ
ク１１４ｄと、Ｑ−１レジスタ１１４ｂにＱレジスタ１
１４ａの内容を書込むための、およびＱレジスタ１１４
ａにＱ−１レジスタ１１４ｂの内容を書込むための手段
（図２（Ｂ）に示される）とを含む。
れた商レジスタ１１４は今より、詳細に説明されるであ
ろう。商レジスタ１１４は、最終商Ｑの現推定をストア
するための第１の商（または“Ｑ”）レジスタ１１４ａ
と、現ビット位置、ｊ，から最終商Ｑマイナス１の現推
定をストアするための第２の（または“Ｑ−１”）商レ
ジスタ１１４ｂと、現ビットポインタ１０００を生成す
るためのシフトレジスタ１１４ｃと、第１の商予測子１
１２からの“除算開始”制御信号と、除算器制御装置１
１０に出力される“除算終了”制御信号１０１６と、商
レジスタ１１４ａ、１１４ｂへ書込まれるべきｑおよび
ｑマイナス１の現値を生成するためのｑデコードブロッ
ク１１４ｄと、Ｑ−１レジスタ１１４ｂにＱレジスタ１
１４ａの内容を書込むための、およびＱレジスタ１１４
ａにＱ−１レジスタ１１４ｂの内容を書込むための手段
（図２（Ｂ）に示される）とを含む。
【００２５】次に、図２（Ｂ）を参照すると、商レジス
タ１１４ａ、１１４ｂは今、より詳細に説明されるであ
ろう。各商レジスタ１１４ａ、１１４ｂは、一連の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとを含み、それぞ
れ並列に接続される。シフトレジスタ１１４ｃは第１の
商予測子１１２から除算開始信号を受け、かつ対の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとに接続される対
のポインタ１０００を生成し始め、そのため２つの最上
位商レジスタビットに接続されるポインタは初めに主張
される。連続的な反復は連続的に、より下位の対のポイ
ンタの主張を引起す。８ｊ 値および第２の商予測子１
１２から送られる符号に基づいて、ｑデコードブロック
１１４ｄは、現在示されている商ビットレジスタ内の位
置に書込まれるべきビット値を生成する。
タ１１４ａ、１１４ｂは今、より詳細に説明されるであ
ろう。各商レジスタ１１４ａ、１１４ｂは、一連の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとを含み、それぞ
れ並列に接続される。シフトレジスタ１１４ｃは第１の
商予測子１１２から除算開始信号を受け、かつ対の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとに接続される対
のポインタ１０００を生成し始め、そのため２つの最上
位商レジスタビットに接続されるポインタは初めに主張
される。連続的な反復は連続的に、より下位の対のポイ
ンタの主張を引起す。８ｊ 値および第２の商予測子１
１２から送られる符号に基づいて、ｑデコードブロック
１１４ｄは、現在示されている商ビットレジスタ内の位
置に書込まれるべきビット値を生成する。
【００２６】いかなる反復の間でも、もしｑ符号が正で
あれば、ｑデコード１１４ｄは、現在指されている商ビ
ットレジスタ１１４ａ内の位置にｑ値、および現在指さ
れている商ビットレジスタ１１４ｂ内の位置にｑ−１値
を書込む。Ｑ−１レジスタ１１４ｂ内のすべての残りの
ビット位置は、Ｑレジスタ１１４ａ内の対応するビット
位置によって書込まれる。同様に、もしｑ符号値が負で
あれば、ｑデコード１１４ａは、現在示されている商ビ
ットレジスタ１１４ａ内の位置により、対応するｑ値、
および現在示されている商ビットレジスタ１１４ｂ内の
位置にｑ−１値を書込むであるう。Ｑレジスタ１１４ａ
内のすべての残りのビット位置は、Ｑ−１レジスタ１１
４ｂ内の対応するビット位置によって書込まれるであろ
う。最後に、もしｑ値がゼロであれば、商ビットレジス
タ１１４ａ内の位置は０を受け、かつ商ビットレジスタ
１１４ｂ内の位置は３を受けるであろう。ポインタ１０
００のいくらかは、図１の除算器制御装置による使用の
ための除算終了インジケータ１０１６として用いられる
。
あれば、ｑデコード１１４ｄは、現在指されている商ビ
ットレジスタ１１４ａ内の位置にｑ値、および現在指さ
れている商ビットレジスタ１１４ｂ内の位置にｑ−１値
を書込む。Ｑ−１レジスタ１１４ｂ内のすべての残りの
ビット位置は、Ｑレジスタ１１４ａ内の対応するビット
位置によって書込まれる。同様に、もしｑ符号値が負で
あれば、ｑデコード１１４ａは、現在示されている商ビ
ットレジスタ１１４ａ内の位置により、対応するｑ値、
および現在示されている商ビットレジスタ１１４ｂ内の
位置にｑ−１値を書込むであるう。Ｑレジスタ１１４ａ
内のすべての残りのビット位置は、Ｑ−１レジスタ１１
４ｂ内の対応するビット位置によって書込まれるであろ
う。最後に、もしｑ値がゼロであれば、商ビットレジス
タ１１４ａ内の位置は０を受け、かつ商ビットレジスタ
１１４ｂ内の位置は３を受けるであろう。ポインタ１０
００のいくらかは、図１の除算器制御装置による使用の
ための除算終了インジケータ１０１６として用いられる
。
【００２７】また、第１のクロックパルスの第１の位相
の間、加算器１０４は第１の入力に除数を、および第２
の入力に除数の２倍を受ける。除数の２倍の生成は、比
較的簡単な演算であり、かつシフタ１０３によって行な
われてもよく、シフタ１０３は除数を受け、１つの２進
桁を介して、除数を左にシフトすることにより除数の２
倍を生じ、かつ加算器１０４に除数の２倍を出力する。 除数レジスタは除数マルチプレクサ１１８に接続され、
除数Ｂは再び第１のクロックパルスの第１の位相の間、
除数マルチプレクサ１１８に供給される。
の間、加算器１０４は第１の入力に除数を、および第２
の入力に除数の２倍を受ける。除数の２倍の生成は、比
較的簡単な演算であり、かつシフタ１０３によって行な
われてもよく、シフタ１０３は除数を受け、１つの２進
桁を介して、除数を左にシフトすることにより除数の２
倍を生じ、かつ加算器１０４に除数の２倍を出力する。 除数レジスタは除数マルチプレクサ１１８に接続され、
除数Ｂは再び第１のクロックパルスの第１の位相の間、
除数マルチプレクサ１１８に供給される。
【００２８】第１のクロックパルスの第２の位相の間、
除算演算の“オーバヘッド”段は、引離し除算演算の第
１の反復の計算で始まる。このとき、部分剰余レジスタ
１０６は被除数Ａを供給し、かつ除数レジスタ１０８は
商予測子１１２に除数Ｂを供給する。第１の商予測子１
０２に類似するが、それよりもいくぶんより複雑である
商予測子１１２は、商予測子１１２に入力される被除数
Ａおよび除数Ｂによって、商ビットｑｊ および符号ビ
ットｓｊ が商予測子１１２によって選択されるであろ
うように構成される組合わせ論理回路である。
除算演算の“オーバヘッド”段は、引離し除算演算の第
１の反復の計算で始まる。このとき、部分剰余レジスタ
１０６は被除数Ａを供給し、かつ除数レジスタ１０８は
商予測子１１２に除数Ｂを供給する。第１の商予測子１
０２に類似するが、それよりもいくぶんより複雑である
商予測子１１２は、商予測子１１２に入力される被除数
Ａおよび除数Ｂによって、商ビットｑｊ および符号ビ
ットｓｊ が商予測子１１２によって選択されるであろ
うように構成される組合わせ論理回路である。
【００２９】次に図４を参照すると、商予測子１１２を
含む組合わせ論理回路のグラフ図が今見られるであろう
。図３のように、図４は組合わせ論理、この場合におい
ては、商予測子１１２を含む組合わせ論理を、引出すた
めに用いられてもよい論理ＰＤプロットを示す。さらに
、図３は図４の小さいセクションを表わす。したがって
、図３において示されるグラフ図に関して詳細に説明さ
れた原理は、ここでも同様にあてはまる。図４において
見られるであろうように、商予測子１１２は商予測子１
１２に入力される部分剰余および除数に依存して、Ｑが
次の数、（−３）、（−２）、（−１）、（−０）、（
＋０）、（＋１）、（＋２）、（＋３）のうちのどれか
を決定するであろう。それはものである。再び、選択の
後、符号付商ビットＱｊ は次の有効桁商ビットレジス
タにおける記憶のため、商レジスタ１１４ａ、１１４ｂ
に転送される。
含む組合わせ論理回路のグラフ図が今見られるであろう
。図３のように、図４は組合わせ論理、この場合におい
ては、商予測子１１２を含む組合わせ論理を、引出すた
めに用いられてもよい論理ＰＤプロットを示す。さらに
、図３は図４の小さいセクションを表わす。したがって
、図３において示されるグラフ図に関して詳細に説明さ
れた原理は、ここでも同様にあてはまる。図４において
見られるであろうように、商予測子１１２は商予測子１
１２に入力される部分剰余および除数に依存して、Ｑが
次の数、（−３）、（−２）、（−１）、（−０）、（
＋０）、（＋１）、（＋２）、（＋３）のうちのどれか
を決定するであろう。それはものである。再び、選択の
後、符号付商ビットＱｊ は次の有効桁商ビットレジス
タにおける記憶のため、商レジスタ１１４ａ、１１４ｂ
に転送される。
【００３０】また選択の後、符号および商ビットは商予
測子１１２からｓｊ、ｑｊ ラインを介してキャリ保存
加算器１２０へそれぞれ転送される。部分剰余レジスタ
１０６は被除数または“第１の部分剰余”、もしくは次
の部分剰余を部分剰余の２つの２進桁を左にシフトする
シフタ１０７に出力し、それによって部分剰余の４倍を
生じ、それらは順に、シフタ１０７によりキャリ保存加
算器１２０に与えられる。キャリ保存加算器１２０への
最終信号は、除数マルチプレクサ１１８からの＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄ、＋３Ｄ、−３Ｄ入力
である。しかしながら、第１の反復の間決定された商予
測ビットｑｊ は＋３または−３になり得ないので、除
数マルチプレクサ１１８はキャリ保存加算器１２０に＋
０、−０、＋Ｄ、−Ｄ、＋２Ｄおよび−２Ｄを出力する
。この点で、除数レジスタ１０８は除数を除数マルチプ
レクサ１１８に前もって供給したので、除数マルチプレ
クサはキャリ保存加算器１２０に何の困難もなく、上で
説明された出力を容易に生じ得る。
測子１１２からｓｊ、ｑｊ ラインを介してキャリ保存
加算器１２０へそれぞれ転送される。部分剰余レジスタ
１０６は被除数または“第１の部分剰余”、もしくは次
の部分剰余を部分剰余の２つの２進桁を左にシフトする
シフタ１０７に出力し、それによって部分剰余の４倍を
生じ、それらは順に、シフタ１０７によりキャリ保存加
算器１２０に与えられる。キャリ保存加算器１２０への
最終信号は、除数マルチプレクサ１１８からの＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄ、＋３Ｄ、−３Ｄ入力
である。しかしながら、第１の反復の間決定された商予
測ビットｑｊ は＋３または−３になり得ないので、除
数マルチプレクサ１１８はキャリ保存加算器１２０に＋
０、−０、＋Ｄ、−Ｄ、＋２Ｄおよび−２Ｄを出力する
。この点で、除数レジスタ１０８は除数を除数マルチプ
レクサ１１８に前もって供給したので、除数マルチプレ
クサはキャリ保存加算器１２０に何の困難もなく、上で
説明された出力を容易に生じ得る。
【００３１】次に、シャー（Ｓｈａｈ）、他の“高速反
復除算のための特殊キャリ保存加算器（Ａ Ｓｐｅｃｉ
ａｌ Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ Ｈｉｇｈ
Ｓｐｅｅｄ Ｉｔｅｒａｔｉｖｅ Ｄｉｖｉｓｉｏｎ）
”と称される米国特許出願連続番号
（Ａｔｔｙ． Ｄｏｃｋｅｔ Ｎｏ． ０６９４０／
０００７ ）により詳細に説明され、すべてこれととも
に同日付で出願され、かつ前もって参照することによっ
て援用されるキャリ保存加算器１２０はそれから、除算
マルチプレクサ１１８からの入力、つまり、＋０、−０
、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄのうちの特定のものを選
択し、それは符号化された商ビットと次に記載される再
帰的アルゴリズムを行なうのに用いる除数との積に等し
い。それから、除数マルチプレクサ１１８からの選択さ
れた出力、およびシフタ１０７からの出力を用いて、キ
ャリ保存加算器はそれから、次の方程式（４）Ｐｊ＋１
＝４Ｐｊ −ｑｊ Ｄ （４）ここでは、Ｐｊ
は部分剰余レジスタ１０６にストアされた部分剰余で
あり、ｑｊ は商予測子１１２によって生じられた符号
化された商ビットであり、Ｄは除数であり、かつＰｊ＋
１ は次の部分剰余である、に記載される再帰的アルゴ
リズムの適用によって次の部分剰余を生ずるために、第
１の反復計算を行なう。
復除算のための特殊キャリ保存加算器（Ａ Ｓｐｅｃｉ
ａｌ Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ Ｈｉｇｈ
Ｓｐｅｅｄ Ｉｔｅｒａｔｉｖｅ Ｄｉｖｉｓｉｏｎ）
”と称される米国特許出願連続番号
（Ａｔｔｙ． Ｄｏｃｋｅｔ Ｎｏ． ０６９４０／
０００７ ）により詳細に説明され、すべてこれととも
に同日付で出願され、かつ前もって参照することによっ
て援用されるキャリ保存加算器１２０はそれから、除算
マルチプレクサ１１８からの入力、つまり、＋０、−０
、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄのうちの特定のものを選
択し、それは符号化された商ビットと次に記載される再
帰的アルゴリズムを行なうのに用いる除数との積に等し
い。それから、除数マルチプレクサ１１８からの選択さ
れた出力、およびシフタ１０７からの出力を用いて、キ
ャリ保存加算器はそれから、次の方程式（４）Ｐｊ＋１
＝４Ｐｊ −ｑｊ Ｄ （４）ここでは、Ｐｊ
は部分剰余レジスタ１０６にストアされた部分剰余で
あり、ｑｊ は商予測子１１２によって生じられた符号
化された商ビットであり、Ｄは除数であり、かつＰｊ＋
１ は次の部分剰余である、に記載される再帰的アルゴ
リズムの適用によって次の部分剰余を生ずるために、第
１の反復計算を行なう。
【００３２】また第１のクロックパルスの位相２の間、
かつＰｊ＋１ の第１の反復の計算と重なり、加算器１
０４は除数の３倍（３Ｄ）を生じるために、除数（Ｄ）
と除数の２倍（２Ｄ）を加算する。値３Ｄはそれから、
記憶のため３Ｘ除数レジスタ１１６に出力される。３Ｘ
除数レジスタ１１６は、それから部分剰余計算の連続す
る反復における可能な使用のため、キャリ保存加算器１
２０に出力されるべき除数の倍数＋３Ｄおよび−３Ｄの
生成のための除数マルチプレクサ１１８に値３Ｄを出力
する。
かつＰｊ＋１ の第１の反復の計算と重なり、加算器１
０４は除数の３倍（３Ｄ）を生じるために、除数（Ｄ）
と除数の２倍（２Ｄ）を加算する。値３Ｄはそれから、
記憶のため３Ｘ除数レジスタ１１６に出力される。３Ｘ
除数レジスタ１１６は、それから部分剰余計算の連続す
る反復における可能な使用のため、キャリ保存加算器１
２０に出力されるべき除数の倍数＋３Ｄおよび−３Ｄの
生成のための除数マルチプレクサ１１８に値３Ｄを出力
する。
【００３３】４ｐｊ からＤの倍数を減算することによ
る複数個の和およびキャリを含む、冗長な形で次の部分
剰余を計算した後、キャリ保存加算器１２０は、商予測
子１１２による符号化された商ビットの次の反復予測の
次の反復計算において用いるために、商予測子１１２に
最上位の５個の和ビットおよび最上位の５個のキャリビ
ットを出力する。
る複数個の和およびキャリを含む、冗長な形で次の部分
剰余を計算した後、キャリ保存加算器１２０は、商予測
子１１２による符号化された商ビットの次の反復予測の
次の反復計算において用いるために、商予測子１１２に
最上位の５個の和ビットおよび最上位の５個のキャリビ
ットを出力する。
【００３４】６番目の最上位和およびキャリビットは、
商予測子１１２に曖昧な商ビットに対する修正を与える
。この発明のこの局面をさらに説明するために、図４に
対する参照が再びなされる。図４のＰＤプロットの２つ
の領域において、２つの小さいハッチングされた領域が
示される。これらの２つのハッチングされた領域は、５
ビット部分剰余推定を用いながら、理論的なエラー限界
内で商を予測することを不可能にさせるキャリ保存加算
器１２０を用いることにより引起こされるエラーを表わ
す。しかしながら、部分剰余推定に６番目のビットを加
算するのには、非常に費用がかかる。しかしながら、５
ビット推定におけるエラーを推定するために、６番目の
キャリおよび６番目の和ビットのＮＯＲを用いることに
よって、理論的な限界内で商推測をうまく選ぶことがで
きる。もし６番目の和および６番目のキャリビットのＮ
ＯＲが１であれば、いかなるキャリも６番目のビットに
おいて消され、和の上位５ビットをキャリの上位５ビッ
トに加算することから引出される部分剰余推定と、現実
の部分剰余との間の差は２−６よりも大きくはなり得ず
、可能な商予測のうちより大きいものが間違いなく用い
られてもよい。逆に、もし６番目の和および６番目のキ
ャリのＮＯＲがゼロであれば、部分剰余推定と現実の部
分剰余との間の差は２−７よりも大きくなければならず
、それで、可能な商予測のより小さいものは下限の範囲
に厳密につくおそれなしに用いられてもよく、それによ
って多分繰り返しツリーに進入し得る。
商予測子１１２に曖昧な商ビットに対する修正を与える
。この発明のこの局面をさらに説明するために、図４に
対する参照が再びなされる。図４のＰＤプロットの２つ
の領域において、２つの小さいハッチングされた領域が
示される。これらの２つのハッチングされた領域は、５
ビット部分剰余推定を用いながら、理論的なエラー限界
内で商を予測することを不可能にさせるキャリ保存加算
器１２０を用いることにより引起こされるエラーを表わ
す。しかしながら、部分剰余推定に６番目のビットを加
算するのには、非常に費用がかかる。しかしながら、５
ビット推定におけるエラーを推定するために、６番目の
キャリおよび６番目の和ビットのＮＯＲを用いることに
よって、理論的な限界内で商推測をうまく選ぶことがで
きる。もし６番目の和および６番目のキャリビットのＮ
ＯＲが１であれば、いかなるキャリも６番目のビットに
おいて消され、和の上位５ビットをキャリの上位５ビッ
トに加算することから引出される部分剰余推定と、現実
の部分剰余との間の差は２−６よりも大きくはなり得ず
、可能な商予測のうちより大きいものが間違いなく用い
られてもよい。逆に、もし６番目の和および６番目のキ
ャリのＮＯＲがゼロであれば、部分剰余推定と現実の部
分剰余との間の差は２−７よりも大きくなければならず
、それで、可能な商予測のより小さいものは下限の範囲
に厳密につくおそれなしに用いられてもよく、それによ
って多分繰り返しツリーに進入し得る。
【００３５】除算器１００は上で記載されたように、商
レジスタ１１４における記憶のための次の符号化された
商ビットを反復的に生じ続け、その後は、全ての商Ｑが
生じられるまで、キャリ保存加算器１２０における次の
部分剰余を反復的に決定する。単精度数については、商
Ｑの計算は再帰的アルゴリズムの１４回の付加的な反復
を必要とするであろうし、アルゴリズムの各反復はクロ
ックサイクルの１位相において完了されていた。倍精度
数については、商の計算はアルゴリズムの２８回の付加
的な反復を必要とするであろう。除算演算は商レジスタ
１１４がいっぱいになるとき完了される。
レジスタ１１４における記憶のための次の符号化された
商ビットを反復的に生じ続け、その後は、全ての商Ｑが
生じられるまで、キャリ保存加算器１２０における次の
部分剰余を反復的に決定する。単精度数については、商
Ｑの計算は再帰的アルゴリズムの１４回の付加的な反復
を必要とするであろうし、アルゴリズムの各反復はクロ
ックサイクルの１位相において完了されていた。倍精度
数については、商の計算はアルゴリズムの２８回の付加
的な反復を必要とするであろう。除算演算は商レジスタ
１１４がいっぱいになるとき完了される。
【００３６】さて除算演算の“ポストオーバヘッド”段
に入り、もし単精度除算が行なわれていれば、再帰的ア
ルゴリズムの１４番目の反復をまたは、もし倍精度除算
が行なわれていれば、再帰的アルゴリズムの２８番目の
反復を完了した後、部分剰余レジスタ１０６にストアさ
れる部分剰余は、これらの演算の並列決定のため、ゼロ
検出手段１２２、たとえば、従来の設計の第１の加算器
および剰余符号検出手段１２３、たとえば、従来の設計
の第２の加算器に出力される。剰余符号検出演算は商レ
ジスタ１１４ａにストアされる商が１つだけ離れるかど
うかを決定することである。ゼロ検出演算は完了された
除算が正確かどうかを決定することである。ゼロ検出手
段１２２および剰余符号検出手段１２３の各々は、部分
剰余レジスタ１０６によって出力される残りの和および
キャリを受ける。出力ラッチ１２６はそれから、商レジ
スタ１１４から商を受け、浮動小数点プロセッサの丸め
装置における正確な丸めのため、余分のビットとともに
商を与えるために、商レジスタ１１４ａから受けられる
商へ、ゼロ検出手段１２２からのゼロまたは“動きの悪
い（スティッキー：ｓｔｉｃｋｙ）”ビットを付加する
であろう。ゼロ決定とほぼ同時に、剰余符号検出手段１
２３は、部分剰余レジスタ１０６により出力される和お
よびキャリの加算の符号をチェックする。もし和および
キャリの加算の符号が負であれば、剰余符号検出手段１
２３は、商がはるかに大きいことを、かつそれがＱ−１
レジスタ１１４ｂを用いるべきであるということを示し
て、出力ラッチ１２６に信号を出力する。出力ラッチ１
２６はそれから、商レジスタ１１４ｂからの商マイナス
１を用いかつ、浮動小数点プロセッサの丸め装置におけ
る正確な丸めのため余分なビットともに商を与えるため
に、商レジスタ１１４ｂから受けられる商マイナス１へ
、ゼロ検出手段１２２からのゼロまたは“動きの悪い（
スティッキー）”ビットを付加する。
に入り、もし単精度除算が行なわれていれば、再帰的ア
ルゴリズムの１４番目の反復をまたは、もし倍精度除算
が行なわれていれば、再帰的アルゴリズムの２８番目の
反復を完了した後、部分剰余レジスタ１０６にストアさ
れる部分剰余は、これらの演算の並列決定のため、ゼロ
検出手段１２２、たとえば、従来の設計の第１の加算器
および剰余符号検出手段１２３、たとえば、従来の設計
の第２の加算器に出力される。剰余符号検出演算は商レ
ジスタ１１４ａにストアされる商が１つだけ離れるかど
うかを決定することである。ゼロ検出演算は完了された
除算が正確かどうかを決定することである。ゼロ検出手
段１２２および剰余符号検出手段１２３の各々は、部分
剰余レジスタ１０６によって出力される残りの和および
キャリを受ける。出力ラッチ１２６はそれから、商レジ
スタ１１４から商を受け、浮動小数点プロセッサの丸め
装置における正確な丸めのため、余分のビットとともに
商を与えるために、商レジスタ１１４ａから受けられる
商へ、ゼロ検出手段１２２からのゼロまたは“動きの悪
い（スティッキー：ｓｔｉｃｋｙ）”ビットを付加する
であろう。ゼロ決定とほぼ同時に、剰余符号検出手段１
２３は、部分剰余レジスタ１０６により出力される和お
よびキャリの加算の符号をチェックする。もし和および
キャリの加算の符号が負であれば、剰余符号検出手段１
２３は、商がはるかに大きいことを、かつそれがＱ−１
レジスタ１１４ｂを用いるべきであるということを示し
て、出力ラッチ１２６に信号を出力する。出力ラッチ１
２６はそれから、商レジスタ１１４ｂからの商マイナス
１を用いかつ、浮動小数点プロセッサの丸め装置におけ
る正確な丸めのため余分なビットともに商を与えるため
に、商レジスタ１１４ｂから受けられる商マイナス１へ
、ゼロ検出手段１２２からのゼロまたは“動きの悪い（
スティッキー）”ビットを付加する。
【００３７】最後に、商の仮数部分が上で記載される反
復方法に従って計算されている間、商の指数部分は指数
計算手段１２４によって計算されている。より詳述すれ
ば、指数計算手段はＡバスに沿って被除数Ａを、および
Ｂバスに沿って除数Ｂを受けるように接続される。除算
器制御装置１１０から制御信号を受けるまで、指数計算
手段１２４は被除数指数から除数指数を減算し、かつ出
力ラッチ１２６に結果を出力する。ひとたび出力ラッチ
１２６が商レジスタ１１４および指数計算手段１２４か
らそれぞれ仮数商を受けると、除算演算の結果は結果バ
スを介して浮動小数点プロセッサ装置に出力される。
復方法に従って計算されている間、商の指数部分は指数
計算手段１２４によって計算されている。より詳述すれ
ば、指数計算手段はＡバスに沿って被除数Ａを、および
Ｂバスに沿って除数Ｂを受けるように接続される。除算
器制御装置１１０から制御信号を受けるまで、指数計算
手段１２４は被除数指数から除数指数を減算し、かつ出
力ラッチ１２６に結果を出力する。ひとたび出力ラッチ
１２６が商レジスタ１１４および指数計算手段１２４か
らそれぞれ仮数商を受けると、除算演算の結果は結果バ
スを介して浮動小数点プロセッサ装置に出力される。
【００３８】次に図５を参照すると、基数４で引離し反
復除算を行なうためのスペース効率のよい、高速除算器
３００が今説明されるであろう。ここで説明されるスペ
ース効率のよい、高速除算器は、構成およびオペレーシ
ョンが次に記されることを除いて、図１において示され
る高速除算器と同じである。スペース効率のよい除算器
３００は、除算器１００のように、第１の商予測子３０
２と、加算器３０４と、部分剰余レジスタ３０６と、シ
フタ３０７と、除数レジスタ３０８と、シフタ３０９と
、除算器制御装置３１０と、商予測子３１２と、商レジ
スタ３１４と、３Ｘ除数レジスタ３１６と、除数マルチ
プレクサ３１８と、キャリ保存加算器３２０と、指数計
算手段３２４と、出力ラッチ３２６とを含み、それらは
、構成および動作が除算器１００の対応するコンポーネ
ントと同じである。本質的には、スペース効率のよい、
高速除算器３００はシフタ１０３、ゼロ検出手段１２２
および剰余検出手段１２３が除去されたという点で、高
速除算器１００とは異なる。この実施例において、しか
しながら、ゼロ検出手段１２２によって前もって行なわ
れる符号およびゼロ検出動作は、今加算器３０４によっ
て行なわれており、加算器３０４は前の実施例において
は、Ｄおよび２Ｄを組合わせるためにのみ用いられた。 そのため、加算器３０４は倍数機能を行なうことができ
、マルチプレクサ３２８は加算器３０４への入力を制御
するために設けられる。
復除算を行なうためのスペース効率のよい、高速除算器
３００が今説明されるであろう。ここで説明されるスペ
ース効率のよい、高速除算器は、構成およびオペレーシ
ョンが次に記されることを除いて、図１において示され
る高速除算器と同じである。スペース効率のよい除算器
３００は、除算器１００のように、第１の商予測子３０
２と、加算器３０４と、部分剰余レジスタ３０６と、シ
フタ３０７と、除数レジスタ３０８と、シフタ３０９と
、除算器制御装置３１０と、商予測子３１２と、商レジ
スタ３１４と、３Ｘ除数レジスタ３１６と、除数マルチ
プレクサ３１８と、キャリ保存加算器３２０と、指数計
算手段３２４と、出力ラッチ３２６とを含み、それらは
、構成および動作が除算器１００の対応するコンポーネ
ントと同じである。本質的には、スペース効率のよい、
高速除算器３００はシフタ１０３、ゼロ検出手段１２２
および剰余検出手段１２３が除去されたという点で、高
速除算器１００とは異なる。この実施例において、しか
しながら、ゼロ検出手段１２２によって前もって行なわ
れる符号およびゼロ検出動作は、今加算器３０４によっ
て行なわれており、加算器３０４は前の実施例において
は、Ｄおよび２Ｄを組合わせるためにのみ用いられた。 そのため、加算器３０４は倍数機能を行なうことができ
、マルチプレクサ３２８は加算器３０４への入力を制御
するために設けられる。
【００３９】マルチプレクサ３２８の入力は、Ａバスを
介してＡオペランドと、Ｂバスを介してＢオペランドと
、部分剰余レジスタ３０６の第３の出力を介して一連の
和と、部分剰余レジスタ３０６から第４の出力を介して
一連のキャリとを受けるように接続される。マルチプレ
クサ３２８に対する第５の入力は次に、より詳細に説明
されるであろう。除数の３倍の決定の間、マルチプレク
サ３２８は除算器制御装置３１０から制御信号を受ける
と、受けられた除数Ｂを取り、受けられた除数を１個の
１０進小数点シフトして除数の２倍を生じ、かつ除数お
よび除数の２倍を加算器３０４の第１のおよび第２の入
力に出力する。除数および除数の２倍が加算器３０４に
よって受けられると、スペース効率のよい、高速除算器
３００は部分剰余の最後の反復決定が部分剰余レジスタ
３０６にストアされ、かつスペース効率のよい、高速除
算器３００がポストオーバーヘッド段に入るまで、図１
および２に関して前に説明されたように動作するであろ
う。
介してＡオペランドと、Ｂバスを介してＢオペランドと
、部分剰余レジスタ３０６の第３の出力を介して一連の
和と、部分剰余レジスタ３０６から第４の出力を介して
一連のキャリとを受けるように接続される。マルチプレ
クサ３２８に対する第５の入力は次に、より詳細に説明
されるであろう。除数の３倍の決定の間、マルチプレク
サ３２８は除算器制御装置３１０から制御信号を受ける
と、受けられた除数Ｂを取り、受けられた除数を１個の
１０進小数点シフトして除数の２倍を生じ、かつ除数お
よび除数の２倍を加算器３０４の第１のおよび第２の入
力に出力する。除数および除数の２倍が加算器３０４に
よって受けられると、スペース効率のよい、高速除算器
３００は部分剰余の最後の反復決定が部分剰余レジスタ
３０６にストアされ、かつスペース効率のよい、高速除
算器３００がポストオーバーヘッド段に入るまで、図１
および２に関して前に説明されたように動作するであろ
う。
【００４０】ポストオーバーヘッド段において、残りの
和およびキャリは、部分剰余レジスタ３０６の第３およ
び第４の出力を介してマルチプレクサ３２８に与えられ
る。この点で、除算器制御装置３１０はマルチプレクサ
３２８への制御信号を生成し、そのため和は加算器３０
４に出力され、かつキャリは加算器３０４に第１および
第２の加算器入力を介して出力される。加算器３０４は
和およびキャリ出力をマルチプレクサ３０６により加算
し、かつ加算の結果を出力ラッチ３２６に出力する。加
算器３０４はそれから、符号が正であるかまたは負であ
るかを示す、信号を符号ラインを介して出力ラッチ３２
６に出力する。もし和およびキャリの加算が、剰余符号
が正であることを示せば、出力ラッチ３２６は商レジス
タ３１４ａからの商を用いるであろう。しかしながら、
もし和およびキャリの加算が、剰余符号が負であること
を示せば、Ｑ−１レジスタ３１４ｂの内容は出力ラッチ
３２６によって用いられるであろう。加算器３０４の出
力はまたマルチプレクサ３２８の第５の入力に向けられ
るであろう。マルチプレクサ３２８はそれから、加算器
出力の反転を加算器３０４に向け、かつ出力和の符号を
決定するために、キャリライン３３０を介して１を加算
する。前に説明されたように、ゼロ検出は出力ラッチ３
２６に余分の結果ビットをセットするために用いられる
。
和およびキャリは、部分剰余レジスタ３０６の第３およ
び第４の出力を介してマルチプレクサ３２８に与えられ
る。この点で、除算器制御装置３１０はマルチプレクサ
３２８への制御信号を生成し、そのため和は加算器３０
４に出力され、かつキャリは加算器３０４に第１および
第２の加算器入力を介して出力される。加算器３０４は
和およびキャリ出力をマルチプレクサ３０６により加算
し、かつ加算の結果を出力ラッチ３２６に出力する。加
算器３０４はそれから、符号が正であるかまたは負であ
るかを示す、信号を符号ラインを介して出力ラッチ３２
６に出力する。もし和およびキャリの加算が、剰余符号
が正であることを示せば、出力ラッチ３２６は商レジス
タ３１４ａからの商を用いるであろう。しかしながら、
もし和およびキャリの加算が、剰余符号が負であること
を示せば、Ｑ−１レジスタ３１４ｂの内容は出力ラッチ
３２６によって用いられるであろう。加算器３０４の出
力はまたマルチプレクサ３２８の第５の入力に向けられ
るであろう。マルチプレクサ３２８はそれから、加算器
出力の反転を加算器３０４に向け、かつ出力和の符号を
決定するために、キャリライン３３０を介して１を加算
する。前に説明されたように、ゼロ検出は出力ラッチ３
２６に余分の結果ビットをセットするために用いられる
。
【００４１】次に図６を参照すると、基数４で引離し反
復除算、および基数２で平方根を行なうためのスペース
効率のよい、高速除算器は今、説明されるであろう。こ
こで説明される除算器は、以下に記されることを除いて
、図５に示される高速除算器によく似た構成および動作
である。除算および平方根を行なうための除算器５００
は、第１の商予測子５０２と、加算器５０４と、部分剰
余レジスタ５０６と、シフタ５０７と、除数レジスタ５
０８と、シフタ５０９と、除算器制御装置５１０と、商
予測子５１２と、Ｑレジスタ５１４ａおよびＱ−１レジ
スタ５１４ｂを含む商レジスタ５１４と、３Ｘ除数レジ
スタ５１６と、除数マルチプレクサ５１８と、キャリ保
存加算器５２０と、指数計算手段５２４と、出力ラッチ
５２６と、マルチプレクサ５２８とを含み、図５に関し
て説明されたスペース効率のよい、高速除算器３００の
対応するコンポーネントと同じ接続および動作である。 基数４で除算演算と同様に基数２で、つまりルートビッ
トがグループ−１、０、および＋１から選択されてもよ
い平方根演算を行なうために高速除算器５００の修正が
次に記載される。
復除算、および基数２で平方根を行なうためのスペース
効率のよい、高速除算器は今、説明されるであろう。こ
こで説明される除算器は、以下に記されることを除いて
、図５に示される高速除算器によく似た構成および動作
である。除算および平方根を行なうための除算器５００
は、第１の商予測子５０２と、加算器５０４と、部分剰
余レジスタ５０６と、シフタ５０７と、除数レジスタ５
０８と、シフタ５０９と、除算器制御装置５１０と、商
予測子５１２と、Ｑレジスタ５１４ａおよびＱ−１レジ
スタ５１４ｂを含む商レジスタ５１４と、３Ｘ除数レジ
スタ５１６と、除数マルチプレクサ５１８と、キャリ保
存加算器５２０と、指数計算手段５２４と、出力ラッチ
５２６と、マルチプレクサ５２８とを含み、図５に関し
て説明されたスペース効率のよい、高速除算器３００の
対応するコンポーネントと同じ接続および動作である。 基数４で除算演算と同様に基数２で、つまりルートビッ
トがグループ−１、０、および＋１から選択されてもよ
い平方根演算を行なうために高速除算器５００の修正が
次に記載される。
【００４２】除算演算とは違って、平方根演算は１つの
オペランドまたは“ラディカンド（ｒａｄｉｃａｎｄ）
”の入力、および入力ラディカンドの平方根である１つ
の結果の出力を含む。平方根演算がそれについて行なわ
れるべき入力ラディカンドはＡバスまたはＢバスのいず
れかを介してマルチプレクサ５２８に入力される。平方
根演算がＡバスまたはＢバスからの入力について行なわ
れるべきである除算制御装置５１０からの指示で、ラデ
ィカンドＰはラディカンドＰの２倍を生じるために１０
進桁をシフトし、かつラディカンドＰの２倍は加算器５
０４を介して、平方根予測子５３０に転送され、平方根
予測子５３０は第１の商予測子５０２および商予測子５
１２のように、平方根予測子５３０に対する入力２Ｐに
よって、平方根ビットＱの予測が決定されるであろうよ
うな組合わせ論理回路の構成である。
オペランドまたは“ラディカンド（ｒａｄｉｃａｎｄ）
”の入力、および入力ラディカンドの平方根である１つ
の結果の出力を含む。平方根演算がそれについて行なわ
れるべき入力ラディカンドはＡバスまたはＢバスのいず
れかを介してマルチプレクサ５２８に入力される。平方
根演算がＡバスまたはＢバスからの入力について行なわ
れるべきである除算制御装置５１０からの指示で、ラデ
ィカンドＰはラディカンドＰの２倍を生じるために１０
進桁をシフトし、かつラディカンドＰの２倍は加算器５
０４を介して、平方根予測子５３０に転送され、平方根
予測子５３０は第１の商予測子５０２および商予測子５
１２のように、平方根予測子５３０に対する入力２Ｐに
よって、平方根ビットＱの予測が決定されるであろうよ
うな組合わせ論理回路の構成である。
【００４３】次に図７を参照すると、平方根予測子５３
０のグラフ図が今説明されるであろう。予測子プロット
は所与の入力値２Ｐｊ 、平方根商ビットｑｊ の値の
対応する予測、を与える。各反復の間、平方根予測子５
３０は上に記載された技術に従って、平方根のビットを
決定し、かつ予測されたビットｑｊ をＱおよびＱ−１
レジスタ５１４ａ、５１４ｂへそれぞれ出力する。平方
根予測子５３０はさらに、次の反復における使用のため
、予測された平方根ビットをマルチプレクサ５２８に出
力する。繰り返し反復は、商レジスタが一連の予測され
たビットでいっぱいになり、かつ除算器５００が図５に
関して前に説明されたように動作するまで行なわれる。
０のグラフ図が今説明されるであろう。予測子プロット
は所与の入力値２Ｐｊ 、平方根商ビットｑｊ の値の
対応する予測、を与える。各反復の間、平方根予測子５
３０は上に記載された技術に従って、平方根のビットを
決定し、かつ予測されたビットｑｊ をＱおよびＱ−１
レジスタ５１４ａ、５１４ｂへそれぞれ出力する。平方
根予測子５３０はさらに、次の反復における使用のため
、予測された平方根ビットをマルチプレクサ５２８に出
力する。繰り返し反復は、商レジスタが一連の予測され
たビットでいっぱいになり、かつ除算器５００が図５に
関して前に説明されたように動作するまで行なわれる。
【００４４】次に図８を参照すると、Ｑレジスタ１１４
ａおよびＱ−１レジスタ１１４ｂの両方に反復ごとに１
つのビットの書込みを必要とする基数２平方根計算を組
入れるために、ある変化が図２（Ａ）に示される商レジ
スタ１１４に必要とされるであろう。位相ごとの反復論
理では、所与のラッチからの信号はデータを論理ブロッ
クに与えるであろうし、その論理ブロックは順に、同じ
位相で所与のラッチに結果を与える。このことは、結果
がラッチを介して、かつ論理入力を変えるであろう従来
のラッチにおいてレーススルー（ｒａｃｅ ｔｈｒｏｕ
ｇｈ）を引起こし、それによって予測できない結果を引
起こすであろう。レーススルーを克服するために、かつ
同期操作を与えるために、図８において示されるそれら
のようないわゆる、“パートナー”ラッチが開発されな
ければならなかった。１つの位相の間、一方のパートナ
ーはデータを受け、一方、他方のパートナーはデータを
転送するであろう。各連続する位相につき、パートナー
は桁を変換する。また、ダイナミック論理を用いるため
に、回路は一方のパートナーがフェーズ１でプリチャー
ジし、かつフェーズ２で評価し、かつ他方のパートナー
はフェーズ２でプリチャージし、かつフェーズ１で評価
する状態で二重にされなければならなかった。
ａおよびＱ−１レジスタ１１４ｂの両方に反復ごとに１
つのビットの書込みを必要とする基数２平方根計算を組
入れるために、ある変化が図２（Ａ）に示される商レジ
スタ１１４に必要とされるであろう。位相ごとの反復論
理では、所与のラッチからの信号はデータを論理ブロッ
クに与えるであろうし、その論理ブロックは順に、同じ
位相で所与のラッチに結果を与える。このことは、結果
がラッチを介して、かつ論理入力を変えるであろう従来
のラッチにおいてレーススルー（ｒａｃｅ ｔｈｒｏｕ
ｇｈ）を引起こし、それによって予測できない結果を引
起こすであろう。レーススルーを克服するために、かつ
同期操作を与えるために、図８において示されるそれら
のようないわゆる、“パートナー”ラッチが開発されな
ければならなかった。１つの位相の間、一方のパートナ
ーはデータを受け、一方、他方のパートナーはデータを
転送するであろう。各連続する位相につき、パートナー
は桁を変換する。また、ダイナミック論理を用いるため
に、回路は一方のパートナーがフェーズ１でプリチャー
ジし、かつフェーズ２で評価し、かつ他方のパートナー
はフェーズ２でプリチャージし、かつフェーズ１で評価
する状態で二重にされなければならなかった。
【００４５】この発明の上の説明から見られることがで
きるように、高速で反復除算および平方根演算を行ない
、一方除算演算を行なうのに必要な回路を最小にする算
術演算装置が提供される。プリオーバヘッド時間は第１
の反復の計算および除数の３倍の決定をオーバラップす
ることにより減少される。さらに、除数の和を生じるた
めの加算器および（除数の２倍）シフトされた除数の使
用は、大型乗算器の必要性をなくする。簡単な商予測論
理ならびに、商Ｑｊ および部分剰余Ｐｊ のすべての
起こり得る積を次の部分剰余を反復的に生じるための手
段に与えるマルチプレクサの使用のために、キャリ保存
加算器は次の部分剰余Ｐｊ＋１ を生じるために用いら
れ、それによって計算Ｐｊ＋１ ＝４Ｐｊ ＋ＱＤを行
なうための乗算論理の必要性をなくし、かつＰｊ＋１
を迅速に計算するためのキャリ保存加算器を許容し、除
算器はクロックフェーズごとにＱｊ およびＰｊ 計算
の１つの反復を行ない得る。ポストオーバヘッド時間は
ゼロ検出および剰余符号検出を並行に行なうことにより
減少される。最後に、付加的な加算器回路が最終商を決
定する必要性は、商および商−１をストアするためＱお
よびＱ−１レジスタを並列に設けることにより避けられ
、それのためもし商が１だけ離れていると決定されれば
、正確な商は並列商レジスタにストアされ、かつ決定さ
れなくてもよくなるであろう。スペース効率のよい高速
除算器において、商の反復決定の終りで部分剰余レジス
タの出力は、部分剰余がゼロおよび部分剰余の符号に等
しいかそうでないかを決定するために、３Ｄ加算器に向
けられる。そのような態様において、ゼロ検出手段およ
び剰余符号検出手段は除去され、これによってスペース
を節約する。
きるように、高速で反復除算および平方根演算を行ない
、一方除算演算を行なうのに必要な回路を最小にする算
術演算装置が提供される。プリオーバヘッド時間は第１
の反復の計算および除数の３倍の決定をオーバラップす
ることにより減少される。さらに、除数の和を生じるた
めの加算器および（除数の２倍）シフトされた除数の使
用は、大型乗算器の必要性をなくする。簡単な商予測論
理ならびに、商Ｑｊ および部分剰余Ｐｊ のすべての
起こり得る積を次の部分剰余を反復的に生じるための手
段に与えるマルチプレクサの使用のために、キャリ保存
加算器は次の部分剰余Ｐｊ＋１ を生じるために用いら
れ、それによって計算Ｐｊ＋１ ＝４Ｐｊ ＋ＱＤを行
なうための乗算論理の必要性をなくし、かつＰｊ＋１
を迅速に計算するためのキャリ保存加算器を許容し、除
算器はクロックフェーズごとにＱｊ およびＰｊ 計算
の１つの反復を行ない得る。ポストオーバヘッド時間は
ゼロ検出および剰余符号検出を並行に行なうことにより
減少される。最後に、付加的な加算器回路が最終商を決
定する必要性は、商および商−１をストアするためＱお
よびＱ−１レジスタを並列に設けることにより避けられ
、それのためもし商が１だけ離れていると決定されれば
、正確な商は並列商レジスタにストアされ、かつ決定さ
れなくてもよくなるであろう。スペース効率のよい高速
除算器において、商の反復決定の終りで部分剰余レジス
タの出力は、部分剰余がゼロおよび部分剰余の符号に等
しいかそうでないかを決定するために、３Ｄ加算器に向
けられる。そのような態様において、ゼロ検出手段およ
び剰余符号検出手段は除去され、これによってスペース
を節約する。
【００４６】しかしながら、特定的に述べられたものを
除いて多くの修正および変更が、ここで説明された技術
において、この発明の内容から実質的に逸脱することな
くなされるであろうということが当業者はわかるであろ
う。したがって、ここで説明された発明の形は模範にす
ぎず、かつ発明の範囲の限定として意図されるものでは
ないということが明確に理解されるはずである。
除いて多くの修正および変更が、ここで説明された技術
において、この発明の内容から実質的に逸脱することな
くなされるであろうということが当業者はわかるであろ
う。したがって、ここで説明された発明の形は模範にす
ぎず、かつ発明の範囲の限定として意図されるものでは
ないということが明確に理解されるはずである。
【図１】この発明の教示に従って構成される、基数４で
引戻離し反復除算を行なうための高速除算器の第１の実
施例のブロック図である。
引戻離し反復除算を行なうための高速除算器の第１の実
施例のブロック図である。
【図２】（Ａ）は図１において示された商レジスタのブ
ロック図であり、（Ｂ）は図１および（Ａ）において示
された商レジスタの付加的な詳細を示すブロック図であ
る。
ロック図であり、（Ｂ）は図１および（Ａ）において示
された商レジスタの付加的な詳細を示すブロック図であ
る。
【図３】図１の除算器の第１の商予測論理のグラフの表
示である。
示である。
【図４】図１の除算器の商予測論理のグラフの表示であ
る。
る。
【図５】基数４で引離し反復除算を行なうための、高速
除算器の第２の実施例のブロック図である。
除算器の第２の実施例のブロック図である。
【図６】基数２で平方根計算をさらに行なうために修正
された図５の高速除算器のブロック図である。
された図５の高速除算器のブロック図である。
【図７】図６の除算器の平方根予測論理のグラフの表示
である。
である。
【図８】パーフェーズ論理を示す。
（１００） 高速除算器
（１０２） 商予測子
（１０３） シフタ
（１０４） 加算器
（１０６） 部分剰余レジスタ
（１０７） シフタ
（１０８） 除数レジスタ
（１０９） シフタ
（１１０） 除算器制御装置
（１１２） 商予測子
（１１４ａ，ｂ） 第１および第２の商レジスタ（１
１６） ３Ｘ除数レジスタ （１１８） 除数マルチプレクサ （１２０） キャリ保存加算器 （１２２） ゼロ検出手段 （１２３） 剰余符号検出手段 （１２４） 指数計算手段 （１２６） 出力ラッチ
１６） ３Ｘ除数レジスタ （１１８） 除数マルチプレクサ （１２０） キャリ保存加算器 （１２２） ゼロ検出手段 （１２３） 剰余符号検出手段 （１２４） 指数計算手段 （１２６） 出力ラッチ
Claims (34)
- 【請求項１】 一連の商ビットを含む結果を生じるた
めに、第１のオペランドを第２のオペランドで除算を行
なうための装置であって、一連の部分剰余を反復的に生
じるための手段を含み、一連の部分剰余を反復的に生じ
るための前記手段は、第１の部分剰余として前記第１の
オペランドを選択し、さらに、一連の商ビットを反復的
に予測するための手段を含み、前記商予測子は、前記第
１のオペランドおよび前記第２のオペランドに基づいて
第１の商ビットを、ならびに前記生じられた部分剰余お
よび前記第２のオペランドに基づいて次の商ビットを予
測し、さらに、前記第２のオペランドの倍数を生成する
ための手段を含み、一連の部分剰余を反復的に生じるた
めの前記手段は、前記生じられた部分剰余および前記第
２のオペランドの前記倍数のうちの１つに基づいて次の
部分剰余を決定し、一連の部分剰余を反復的に生じるた
めの前記手段は、前記次の商予測に基づいて前記次の部
分剰余を生じるため、前記第２のオペランドの前記生成
された倍数のうちの１つを選択するための手段を含む、
装置。 - 【請求項２】 前記第１のオペランドの一連の部分剰
余を反復的に生じるための前記手段は、次の方程式ＰＪ
＋１ ＝４ＰＪ ＋ｑｊ Ｄ ここでは、ＰＪ＋１ ＝前記次の部分剰余、ＰＪ
＝前記先行部分剰余、ｑｊ Ｑ＝前記先行商予測、Ｄ
＝前記第２のオペランド、に従って、前記次の部
分剰余を決定する請求項１記載の装置。 - 【請求項３】 前記第２のオペランドの倍数を生成す
るための前記手段は、前記第２のオペランドの±０、±
１、±２、および±３倍生成するための手段をさらに含
む、請求項２記載の装置。 - 【請求項４】 前記第１のオペランドの一連の部分剰
余を反復的に生じるための前記手段は、前記次の部分剰
余を生じるため、前記第２のオペランドの前記生成され
た倍数のうちの１つを選択するための多重化手段を含み
、前記オペランドの前記選択された倍数は、前記第２の
オペランドと前記商予測との積に等しい、請求項３記載
の装置。 - 【請求項５】 前記第２のオペランドの倍数を生成す
るための前記手段は、前記第２のオペランドの２倍を生
じるために、前記オペランドをシフトするための手段と
、前記オペランドの３倍を生じるために、かつ後の使用
のためストアされるために、前記第２のオペランドと前
記生じられた前記第２のオペランドの２倍とを加算する
ための加算器とをさらに含む、請求項４記載の装置。 - 【請求項６】 前記第１のオペランドの一連の部分剰
余を反復的に生じるための前記手段は、複数個の和およ
びキャリとして、前記一連の部分剰余の各々を生じる、
請求項１記載の装置。 - 【請求項７】 前記結果が生じられたことを決定する
ための手段をさらに含む、請求項６記載の装置。 - 【請求項８】 前記結果が生じられたことを決定する
ための前記手段は、前記レジスタがいっぱいであること
を示す前記商レジスタからの信号をさらに含む、請求項
７記載の装置。 - 【請求項９】 前記結果が生じられたことを決定する
ための手段と、前記部分剰余の符号を決定するための手
段と、前記部分剰余の符号に基づいて、前記結果を調節
するための手段とをさらに含む、請求項８記載の装置。 - 【請求項１０】 前記第１のオペランドの一連の部分
剰余を反復的に生じるための前記手段は、次の方程式Ｐ
Ｊ＋１ ＝４ＰＪ ＋ＱＤ ここでは、ＰＪ＋１ ＝前記次の部分剰余、ＰＪ
＝前記先行部分剰余、Ｑ ＝前記先行商予測、Ｄ
＝前記第２のオペランドに従って、前記次の部
分剰余を決定する請求項９記載の装置。 - 【請求項１１】 前記第２のオペランドの倍数を生成
するための前記手段は、前記第２のオペランドの±０、
±１、±２、および±３倍を生成するための手段をさら
に含む、請求項１０記載の装置。 - 【請求項１２】 一連の部分剰余を反復的に生じるた
めの前記手段は、前記次の部分剰余を生じるため、前記
第２のオペランドの前記生成された倍数のうちの１つを
選択するための多重化手段を含み、前記オペランドの前
記選択された倍数は、前記第２のオペランドと前記商予
測との積に等しい、請求項１１記載の装置。 - 【請求項１３】 前記第２のオペランドの倍数を生成
するための前記手段は、前記第２のオペランドの２倍を
生じるために、前記オペランドをシフトするための手段
と、前記第２のオペランドの３倍を生じるために、前記
第２のオペランドと前記生じられた前記第２のオペラン
ドの２倍とを加算するための加算器とをさらに含む、請
求項１２記載の装置。 - 【請求項１４】 前記第１のオペランドおよび前記第
２のオペランドの前記一連の部分剰余のうち対応するも
のに基づいて、一連の商ビットを反復的に予測するため
の前記手段は、前記第１および第２のオペランドを受け
るように接続されて、第１の商ビットを予測するための
第１の商予測手段と、前記第１の商予測、前記除数、お
よび一連の部分剰余を受けるように接続されて、前記一
連の商ビットの前記剰余ビットを反復的に予測するため
の第２の商予測手段とを含む、請求項１３記載の装置。 - 【請求項１５】 除数で被除数を除算して結果を生じ
るための装置であって、前記被除数を受け、かつ部分剰
余としてストアするように接続される部分剰余レジスタ
と、前記除数を受け、かつストアするように接続される
除数レジスタと、前記除数レジスタから前記除数を、お
よび前記部分剰余レジスタから前記部分剰余を受けるよ
うに接続される商予測論理とを含み、前記商予測論理は
、前記受けられた除数および部分剰余に基づいて商ビッ
トを決定し、さらに、前記商予測論理によって決定され
た前記商ビットを受け、かつストアするように接続され
る第１の商レジスタと、前記除数の倍数を生成するため
、前記除数を受けるように接続される手段と、前記除数
の前記倍数および前記予測された商ビットを受けるよう
に接続されるキャリ保存加算器とを含み、前記キャリ保
存加算器は、前記部分剰余および前記除数の前記倍数に
基づいて、次の部分剰余を決定し、前記部分剰余レジス
タは、前記部分剰余の代わりに前記次の部分剰余を受け
、かつストアするように接続され、前記商予測論理は、
次の商ビットを決定するために、前記次の部分剰余を受
けるように接続される装置。 - 【請求項１６】 前記キャリ保存加算器は、複数個の
和およびキャリとして前記部分剰余を生じ、かつ前記装
置は、前記部分剰余レジスタから前記部分剰余を受ける
ように接続される第１の加算器をさらに含み、前記加算
器は、前記結果が生じられたかどうかを決定するために
、前記和およびキャリを加算する、請求項１５記載の装
置。 - 【請求項１７】 前記部分剰余レジスタから前記部分
剰余を受けるように接続される第２の加算器をさらに含
み、前記第２の加算器は、前記和およびキャリの符号を
決定する、請求項１６記載の装置。 - 【請求項１８】 前記商予測論理は、決定された商ビ
ットごとに、商ビットマイナス１をさらに決定し、前記
装置は、前記商予測論理により決定された前記商ビット
マイナス１を受け、かつストアするように接続される第
２の商レジスタをさらに含む、請求項１７記載の装置。 - 【請求項１９】 前記第１の商レジスタにおいてスト
アされた前記商ビットが１だけ離れているかどうかを決
定するための手段と、前記第１の商レジスタにストアさ
れた前記商を、前記第２の商レジスタにストアされた前
記商マイナス１と置換するための手段とをさらに含む、
請求項１８記載の装置。 - 【請求項２０】 前記第１の商レジスタから前記商を
受けるように接続される出力ラッチをさらに含む、請求
項１９記載の装置。 - 【請求項２１】 前記被除数と、前記除数と、前記結
果とは、各々が仮数部分および指数部分を含み、前記商
は前記被除数および前記除数の仮数を除算することによ
り生じられており、前記装置は、前記被除数および前記
除数の指数を受けるように接続される指数計算手段をさ
らに含み、前記指数計算手段は、前記結果指数を決定す
るために、前記被除数指数から前記除数指数を減算し、
前記出力ラッチは、前記指数計算手段から前記結果指数
を受けるようにさらに接続されている、請求項２０記載
の装置。 - 【請求項２２】 前記除数の２倍を生じるため前記除
数を受けるように接続される第１のシフト手段と、前記
第１のシフタおよび前記除数から前記除数の２倍を受け
るように接続される第３の加算器と、前記第２の加算器
から前記除数の３倍を受けかつストアするように接続さ
れる第２の除数レジスタとをさらに含む、請求項１７記
載の装置。 - 【請求項２３】 前記除数レジスタから前記除数をお
よび前記第２の除数レジスタから前記除数の３倍を受け
るように、かつ前記キャリ保存加算器に、前記除数の±
０、±１、±２、±３倍を出力するように接続される第
１のマルチプレクサをさらに含む、請求項２２記載の装
置。 - 【請求項２４】 前記キャリ保存加算器は、次の方程
式ＰＪ＋１ ＝４ＰＪ ＋ｑｊ Ｄ ここでは、ＰＪ＋１ ＝前記次の部分剰余、ＰＪ ＝前
記先行部分剰余、ｑｊ ＝前記先行商予測、Ｄ ＝前
記第２のオペランド、に従って、次の部分剰余を決定す
る請求項２３記載の装置。 - 【請求項２５】 前記キャリ保存加算器は、前記部分
剰余の４倍を生じるために、前記部分剰余を２度シフト
するための第２のシフト手段と、前記商予測に基づいて
、前記マルチプレクサから前記入力の一つを選択するた
めの手段とをさらに含む、請求項２４記載の装置。 - 【請求項２６】 前記キャリ保存加算器は、前記部分
剰余の４倍を生じるために２度シフトされた前記部分剰
余と、前記除数および前記商予測の積に等しい前記マル
チプレクサ入力を加算することにより前記次の部分剰余
を生じる、請求項２５記載の装置。 - 【請求項２７】 前記除数を受けるように接続される
第１のマルチプレクサを含み、前記マルチプレクサは、
前記除数から前記除数の２倍を生じるためのシフタ手段
を含み、前記マルチプレクサ手段および前記除数から前
記除数の２倍を受けるように接続される第１の加算器を
さらに含む、請求項１５記載の装置。 - 【請求項２８】 前記第２の加算器から前記除数の３
倍を受けかつストアするように接続される第２の除数レ
ジスタをさらに含む、請求項２７記載の装置。 - 【請求項２９】 前記第１のマルチプレクサは、前記
部分剰余レジスタから前記複数個の和およびキャリを受
けるようにさらに接続され、前記マルチプレクサは、除
数の３倍の前記決定のため、前記第１の加算器に前記除
数を、または前記部分剰余符号および最終剰余ゼロ検出
を決定するため前記第１の加算器に前記複数個の和およ
びキャリを選択的に出力するように構成される、請求項
２７記載の装置。 - 【請求項３０】 前記商レジスタから前記商を受ける
ように接続される出力ラッチをさらに含み、前記出力ラ
ッチは、前記部分剰余がゼロであるかないかを示す前記
第１の加算器からの信号を受けるようにさらに接続され
る、請求項２９記載の装置。 - 【請求項３１】 前記部分剰余の符号を決定するため
に、前記第１の加算器から出力される前記和およびキャ
リの前記加算のための戻り経路を前記第１の加算器へ与
えるための手段をさらに含む、請求項３０記載の装置。 - 【請求項３２】 前記出力ラッチに前記部分剰余の前
記決定された符号を与えるめたの手段をさらに含む、請
求項３１記載の装置。 - 【請求項３３】 前記商予測論理は、決定された商ビ
ットごとに、商ビットマイナス１をさらに決定し、前記
装置は、前記商予測論理によって決定された前記商ビッ
トマイナス１を受けかつストアするように接続される第
２の商レジスタをさらに含む、請求項３２記載の装置。 - 【請求項３４】 前記加算器からラディカンドを受け
るように接続される平方根予測論理を含み、前記平方根
予測論理は、前記ラディカンドに基づいて予測された平
方根ビットを決定し、さらに、前記第１の商レジスタお
よび前記第１のマルチプレクサに、前記予測された平方
根ビットを与えるための手段を含み、次の予測される平
方根ビットを決定するため、前記平方根予測論理に、前
記予測された平方根ビットの２倍を反復的に与える、請
求項３３記載の装置。
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