JPH03208170A - 数学関数の近似を計算する数値システム及び計算法 - Google Patents
数学関数の近似を計算する数値システム及び計算法Info
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- JPH03208170A JPH03208170A JP2263267A JP26326790A JPH03208170A JP H03208170 A JPH03208170 A JP H03208170A JP 2263267 A JP2263267 A JP 2263267A JP 26326790 A JP26326790 A JP 26326790A JP H03208170 A JPH03208170 A JP H03208170A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般に電子デバイスを使い数学関数を演算す
る分野に関する。ことに本発明は、長方形縦横比乗算回
路を備えたシステムで多項式近似を使い数学関数を演算
する方法及び装置に関する。
る分野に関する。ことに本発明は、長方形縦横比乗算回
路を備えたシステムで多項式近似を使い数学関数を演算
する方法及び装置に関する。
正弦、余弦、対数及びその他の初等及び超越の数学関数
の計算は、新形計算システムＶＣ訃ける所要の機能であ
る。これ等の関数は、複数の方法のうちの任意の方法に
よりこれ等の関数の任意の点に対し評価する。これ等の
方法のうちではテイラ一級数展開、チェビシエフ級数展
開、ＣＯＲＤＩＣ 法及び導関数、対数に対するブリッ
グ法、ニュートン法及び多項式近似がよく知られている
。これ等の方法はその必要とする原始演算たとえば加算
、乗算及び階乗の計算とこれ等の方法が与えられた精度
の結果を生ずるのに必要な数の反復とで主として変る。
の計算は、新形計算システムＶＣ訃ける所要の機能であ
る。これ等の関数は、複数の方法のうちの任意の方法に
よりこれ等の関数の任意の点に対し評価する。これ等の
方法のうちではテイラ一級数展開、チェビシエフ級数展
開、ＣＯＲＤＩＣ 法及び導関数、対数に対するブリッ
グ法、ニュートン法及び多項式近似がよく知られている
。これ等の方法はその必要とする原始演算たとえば加算
、乗算及び階乗の計算とこれ等の方法が与えられた精度
の結果を生ずるのに必要な数の反復とで主として変る。
これ等の方法の全部についての重要な考慮点は、この結
果Ｋ３いて正確さ及びその他の重要な性質とを保持する
のに引き数及び中間計算の必要とする精度である。
果Ｋ３いて正確さ及びその他の重要な性質とを保持する
のに引き数及び中間計算の必要とする精度である。
計３！ 機及びマイクロプロセッサ用の集積回路機器で
はＣωＩＩＣ 法が最も普及している。この方法の普及
性は、加算及び桁送り演算の比較的簡単な原始演算と文
献Ｋ 釦ける十分な開発とこの方法で計算される広範囲
の三角関数及び指数関数とだけを使えばよいことに基づ
く。とくに加算及び桁送り演算が電子集積回路法を使っ
て実施される効率にとくに関連する。
はＣωＩＩＣ 法が最も普及している。この方法の普及
性は、加算及び桁送り演算の比較的簡単な原始演算と文
献Ｋ 釦ける十分な開発とこの方法で計算される広範囲
の三角関数及び指数関数とだけを使えばよいことに基づ
く。とくに加算及び桁送り演算が電子集積回路法を使っ
て実施される効率にとくに関連する。
ＣＯＲＤＩＣ 法の欠点は、（１）与えられたレベルの
正確さ通常結果内の精度の２ビットごとに１ビットを得
るのに必要な多数の定数と、（２）各定数に対し１つの
結果を生ずるのに必要な多数の反復と、＋３１反復ごと
に多数回通常反復ごとに３回の原始演算と、（４）反復
ごとに最終の場所にふ・ける通常１単位の、結果ｖｃ３
ける丸め誤差の迅速な累積とである。
正確さ通常結果内の精度の２ビットごとに１ビットを得
るのに必要な多数の定数と、（２）各定数に対し１つの
結果を生ずるのに必要な多数の反復と、＋３１反復ごと
に多数回通常反復ごとに３回の原始演算と、（４）反復
ごとに最終の場所にふ・ける通常１単位の、結果ｖｃ３
ける丸め誤差の迅速な累積とである。
従ってたとえば６４ビットに対する正弦関数は、３２の
定数、３２の反復、９６の付加的サイクル、を必要とす
るが結果では５９ビットの正確さだけしか生じない。
定数、３２の反復、９６の付加的サイクル、を必要とす
るが結果では５９ビットの正確さだけしか生じない。
ＣＯＲＤＩＣ法とは異なって前記した他の方法は、各反
復で乗算と共に加算を通常含む所要の原始演算に主とし
て基づいて集積回路機器ではあ１り使われない。この要
求の結果は、評価が加算一桁送り形乗算又は重要なサー
キツ｝ ＩＪの使用により極めて遅く進行することにな
り従ってチップ表面積を高速乗算の実施に当てなければ
ならなくなる。
復で乗算と共に加算を通常含む所要の原始演算に主とし
て基づいて集積回路機器ではあ１り使われない。この要
求の結果は、評価が加算一桁送り形乗算又は重要なサー
キツ｝ ＩＪの使用により極めて遅く進行することにな
り従ってチップ表面積を高速乗算の実施に当てなければ
ならなくなる。
配列乗算器の回路の複雑性はさらに複雑になり、又は同
様に、単独で又は定数により引き数の全精度乗算を行う
のにこれ等の他のアルゴリズムの要求によって評価速度
が対応して低下する。
様に、単独で又は定数により引き数の全精度乗算を行う
のにこれ等の他のアルゴリズムの要求によって評価速度
が対応して低下する。
Ｃα｛Ｉ）ＩＣ 法以外の方法に伴う他の欠点は、多く
の反復の必要と、結果への遅い又は一様でない収束と、
近似機能の単調でない動作を招く無限に精密な値の付近
の振動的動作と、除算及び階乗のような付加的原始演算
を必要とすることとがある。
の反復の必要と、結果への遅い又は一様でない収束と、
近似機能の単調でない動作を招く無限に精密な値の付近
の振動的動作と、除算及び階乗のような付加的原始演算
を必要とすることとがある。
これ等の欠点の結果として、回路の寸法が太き〈なり複
雑性が増し、所望の関数の評価が遅くなり正確さが低下
する。
雑性が増し、所望の関数の評価が遅くなり正確さが低下
する。
従って与えられたレベルの正確さを得るのに反復が比較
的少なくて済み、迅速一様に収束し、丸め誤差の累積が
比較的遅〈、単調機能に対する単調近似を生ずる関数近
似の方法が必要になっている。
的少なくて済み、迅速一様に収束し、丸め誤差の累積が
比較的遅〈、単調機能に対する単調近似を生ずる関数近
似の方法が必要になっている。
本発明によれば従来の関数近似法に伴う欠点及び問題を
実質的になくし又は減らす数学関数近似法が得られる。
実質的になくし又は減らす数学関数近似法が得られる。
本発明の関数近似法は３つの主要なステップを含む。こ
れ等のステップは、（１）近似の計算に適当な範囲１で
の出発引き数Ｘの減少と、（２）減少した引き数Ｕを使
う近似の計算と、（３）出発引き数Ｘで評価した関数に
対応する最終値への計算結果の変換とである。
れ等のステップは、（１）近似の計算に適当な範囲１で
の出発引き数Ｘの減少と、（２）減少した引き数Ｕを使
う近似の計算と、（３）出発引き数Ｘで評価した関数に
対応する最終値への計算結果の変換とである。
とくに本発明は、数学関数に対する多項式に基づく近似
を使う。多項式近似は、減少した引き数の関数にされ、
多項式に対する数値を得るのにホーナー（Ｈｏｒｋｅｒ
） の法則を使う。多項式の評価は加算ポートを持つ
長方形乗算器の反復使用によって行う。
を使う。多項式近似は、減少した引き数の関数にされ、
多項式に対する数値を得るのにホーナー（Ｈｏｒｋｅｒ
） の法則を使う。多項式の評価は加算ポートを持つ
長方形乗算器の反復使用によって行う。
本発明の重要な技術的利点は、本発明が長方形縦横比乗
算器を使うことにある。長方形乗算器の使用は、関数近
似広で複数のステップ中の時間を節約する。変換に含１
れる乗算、除算及び平方根の演算と多項式評価処理とは
、長方形乗算器に協働する新規な方法の使用により迅速
に行われる。
算器を使うことにある。長方形乗算器の使用は、関数近
似広で複数のステップ中の時間を節約する。変換に含１
れる乗算、除算及び平方根の演算と多項式評価処理とは
、長方形乗算器に協働する新規な方法の使用により迅速
に行われる。
さらに短×長乗算器はオペランド内の有効ビットの数に
従って全×全以下の乗算で全精度乗算演算を行うことが
でき、全精度乗算器の実施に通常必要な時間及び空間を
節約する。
従って全×全以下の乗算で全精度乗算演算を行うことが
でき、全精度乗算器の実施に通常必要な時間及び空間を
節約する。
本発明の別の技術的利点は、本発明は与えられたレベル
の正確さを得るのに他の近似法より一層少ない定数を使
うことにある。すなわち関数に対する多項式近似を評価
するのに反復が一層少なくて済み、又定数記憶空間が一
層小さくて済む。
の正確さを得るのに他の近似法より一層少ない定数を使
うことにある。すなわち関数に対する多項式近似を評価
するのに反復が一層少なくて済み、又定数記憶空間が一
層小さくて済む。
本発明の他の技術的利点は、関数の近似がこの関数の単
調な動作を保持することにある。すなゎち本発明は関数
近似の多項式法の使用に関して生ずることの多い障害を
除く。
調な動作を保持することにある。すなゎち本発明は関数
近似の多項式法の使用に関して生ずることの多い障害を
除く。
本発明の最経の技術的利点は、定数及び関数に対する引
き数と共に関数が基準化されることにある。この基準化
により、近似の評価で一層複雑でない乗算器を使うこと
ができる。この基準化により又定数及び引き数間の全精
度乗算が、基準化さｉｌ７ない定数及び引き数に必要で
あるよりも少ないクロックサイクルで実行される。
き数と共に関数が基準化されることにある。この基準化
により、近似の評価で一層複雑でない乗算器を使うこと
ができる。この基準化により又定数及び引き数間の全精
度乗算が、基準化さｉｌ７ない定数及び引き数に必要で
あるよりも少ないクロックサイクルで実行される。
実施例について図面を参照して説明する。
本発明により数学関数を計算する方法は、乗算、除算及
び平方根関数の原始演算を実施する能力を持つ乗算回路
を備えた数値処理システムで実施する。
び平方根関数の原始演算を実施する能力を持つ乗算回路
を備えた数値処理システムで実施する。
第１図は典型的数値処理システムのブロック図である。
＄１図は、指令及びデータのインタフェース（ｌ２）を
介して集積データ処理ンステムに対しインタフェースと
なるシステム（ １０ ）を示す。
介して集積データ処理ンステムに対しインタフェースと
なるシステム（ １０ ）を示す。
１１１合及びデータインタフェース（１２）は、集積デ
一夕処理システムから受ける適当な指令及びデータ値を
復号し送る作用をするバスインタフェース単位（ １４
） Ｋ結合する。バスインタフェース単位（１４）は
、システム（１０）にわたってデータを送る作用をする
６７ビットシステムバス（１６）に結合してある。バス
インタフェース単位（１４）は又１６ビット制御回線を
経て制御タイミング回路（１８）に結合してある。制御
タイミング回路（ｌ８）はマイクロプログラム記憶装置
（２ｏ）に結合してある。
一夕処理システムから受ける適当な指令及びデータ値を
復号し送る作用をするバスインタフェース単位（ １４
） Ｋ結合する。バスインタフェース単位（１４）は
、システム（１０）にわたってデータを送る作用をする
６７ビットシステムバス（１６）に結合してある。バス
インタフェース単位（１４）は又１６ビット制御回線を
経て制御タイミング回路（１８）に結合してある。制御
タイミング回路（ｌ８）はマイクロプログラム記憶装置
（２ｏ）に結合してある。
制御タイミング回路（ｌ８）は、システム（１ｏ）の演
算を監視するように作用しマイクロプログラム記憶装置
（２０）内に記憶されたマイクロプログラムを使い集積
データ処理システムによシシステム（１０）の所要の種
種の機能を果す。たとえば正弦、余弦又は対数の関数の
ような各数学関数は、マイクロプログラム記憶装置（２
０）内に記憶され制御タイミング回路（ １８ ） Ｋ
より実施される対応するルーチンを持つ。制御タイミン
グ回路（１８）及びマイクロプログラム記憶装置（２０
）は、システムバス（１６）にも結合した仮数ファイル
に結合してある。仮数ファイル（２２）は、システムパ
ス（１６）からデータ値を受け、システム（ＩＯ）によ
り実施される関数の計算にオペランドが使われる記憶装
置として作用する。仮数ファイル（２２）は、システム
バス（１６）からデータ値の指数部分を受け、システム
（ ｉｏ ）に使われる浮動点オペランドの指数部分に
対して仮数ファイル（２２）と同様な記憶装置として作
用する指数ファイル（２４）と協働する。指数ファイル
（ ２４ ） ｉｊ：指数Ａ Ｌ Ｕ （ ２６ ）に
結合してある。指数Ａ Ｌ Ｕ （ ２６ ）は、シス
テム（１０）における数学関数の計算中に指数ファイル
（２４）に記憶した値に対して値を加算及び減算するよ
うに動作する。指数ＡＬＵは、その演算を制御する制御
タイミング回路（１８）に結合してある。
算を監視するように作用しマイクロプログラム記憶装置
（２０）内に記憶されたマイクロプログラムを使い集積
データ処理システムによシシステム（１０）の所要の種
種の機能を果す。たとえば正弦、余弦又は対数の関数の
ような各数学関数は、マイクロプログラム記憶装置（２
０）内に記憶され制御タイミング回路（ １８ ） Ｋ
より実施される対応するルーチンを持つ。制御タイミン
グ回路（１８）及びマイクロプログラム記憶装置（２０
）は、システムバス（１６）にも結合した仮数ファイル
に結合してある。仮数ファイル（２２）は、システムパ
ス（１６）からデータ値を受け、システム（ＩＯ）によ
り実施される関数の計算にオペランドが使われる記憶装
置として作用する。仮数ファイル（２２）は、システム
バス（１６）からデータ値の指数部分を受け、システム
（ ｉｏ ）に使われる浮動点オペランドの指数部分に
対して仮数ファイル（２２）と同様な記憶装置として作
用する指数ファイル（２４）と協働する。指数ファイル
（ ２４ ） ｉｊ：指数Ａ Ｌ Ｕ （ ２６ ）に
結合してある。指数Ａ Ｌ Ｕ （ ２６ ）は、シス
テム（１０）における数学関数の計算中に指数ファイル
（２４）に記憶した値に対して値を加算及び減算するよ
うに動作する。指数ＡＬＵは、その演算を制御する制御
タイミング回路（１８）に結合してある。
又定数記憶装置（２８）もシステムバス（ １６ ）
Ｋ結合してある。定数記憶装置（２８）は、制御タイミ
ング回路（１８）により制御される本発明の数学関数評
価方法の実施に使う定数を恒久的に記憶し供給する。又
システムパス（１６）には仮数ＡＬＵ（３０）を結合し
てある。仮数Ａ Ｌ Ｕ （ ３０ ）は、システムバ
ス（１６）からオペランドの仮数部分を受け、システム
（１０）で計算される関数に必要なこれ等のオペランド
に加算、減算及び丸め演算を行う。仮数ＡＬＵは、オペ
ランドを任意の数のビット位置だけ右又は左にシフトす
ることのできる可変ピットシフタ（３２）を備えている
。可変ビットシフタ（ ３２ ）はシステムパス（ １
６ ）と共に指数ＡＬＵに結合してある。可変ビットシ
フタ（３２）は、シフト計数を指数Ａ Ｌ Ｕ （ ２
６ ） Ｋ送るように指数Ａ Ｌ Ｕ （ ３６ ）
Ｋ偶数ビットの情報を出力する。従って可変ビットシフ
タ（３２）によりシフトされる仮数と協働する指数を必
要に応じて増減する。
Ｋ結合してある。定数記憶装置（２８）は、制御タイミ
ング回路（１８）により制御される本発明の数学関数評
価方法の実施に使う定数を恒久的に記憶し供給する。又
システムパス（１６）には仮数ＡＬＵ（３０）を結合し
てある。仮数Ａ Ｌ Ｕ （ ３０ ）は、システムバ
ス（１６）からオペランドの仮数部分を受け、システム
（１０）で計算される関数に必要なこれ等のオペランド
に加算、減算及び丸め演算を行う。仮数ＡＬＵは、オペ
ランドを任意の数のビット位置だけ右又は左にシフトす
ることのできる可変ピットシフタ（３２）を備えている
。可変ビットシフタ（ ３２ ）はシステムパス（ １
６ ）と共に指数ＡＬＵに結合してある。可変ビットシ
フタ（３２）は、シフト計数を指数Ａ Ｌ Ｕ （ ２
６ ） Ｋ送るように指数Ａ Ｌ Ｕ （ ３６ ）
Ｋ偶数ビットの情報を出力する。従って可変ビットシフ
タ（３２）によりシフトされる仮数と協働する指数を必
要に応じて増減する。
乗算回路（３４）も又システムバス（ １６ ） Ｋ結
合してある。乗算回路（３４）の１実施例をとくに第２
図及び第３図について述べる。しかし一般に乗算回路（
３４）は、システム（ １０ ） Ｋより評価する数学
関数の計算に必要な乗算、除算及び平方根演算を行うよ
うに作用する。乗算回路（３４）及び仮数Ａ Ｌ Ｕ
（ ３０ ）は共に、それぞれの演算をマイクロプログ
ラム（２０）内に記憶したマイクロプログラムに従って
制御する制御タイミング回路（ １８ ） Ｋに結合し
てある。
合してある。乗算回路（３４）の１実施例をとくに第２
図及び第３図について述べる。しかし一般に乗算回路（
３４）は、システム（ １０ ） Ｋより評価する数学
関数の計算に必要な乗算、除算及び平方根演算を行うよ
うに作用する。乗算回路（３４）及び仮数Ａ Ｌ Ｕ
（ ３０ ）は共に、それぞれの演算をマイクロプログ
ラム（２０）内に記憶したマイクロプログラムに従って
制御する制御タイミング回路（ １８ ） Ｋに結合し
てある。
要するにシステム（１０）は、本発明の数学関数評価方
法を実施するのに所要の制御データ管理サーキットリを
備えたシステムである。本発明方法の実施νこＶｉ２つ
の重要な素子が必要である。本方法は、各数学関数を評
価するためのルーチンを実施する制御記憶回路を必要と
する。さらに本方法は有効かつ正確な乗算、除算及び平
方根の演算を行うことのできる乗算回路を必要とする。
法を実施するのに所要の制御データ管理サーキットリを
備えたシステムである。本発明方法の実施νこＶｉ２つ
の重要な素子が必要である。本方法は、各数学関数を評
価するためのルーチンを実施する制御記憶回路を必要と
する。さらに本方法は有効かつ正確な乗算、除算及び平
方根の演算を行うことのできる乗算回路を必要とする。
第１図に例示したシステム（ｌＯ）は、これ等の重要な
素子を備え従って本発明の数学関数評価法を有効に行う
ことができる。しかしシステム（１０）は、本発明方法
を使うことのできる回路の単に１実施例であり本発明方
法を教示するためだけに示したもので本方法を特定の実
施例に限定するものではない。
素子を備え従って本発明の数学関数評価法を有効に行う
ことができる。しかしシステム（１０）は、本発明方法
を使うことのできる回路の単に１実施例であり本発明方
法を教示するためだけに示したもので本方法を特定の実
施例に限定するものではない。
第２図は乗算回路（４０）の配線図である。回路（４０
）￥′ｉ、本発明方法に使うのに適し、第１図につイテ
述べたンステム（１０）の乗算回路（ ３４ ） トし
て機能する。乗算回路（４０）は、回路（４０）を集積
デイジタルデータ処理システムの他の部品（第２図には
示してない）に通じさせる作用をするシステムバス（４
２）を備えている。乗算回路（４ｏ）はたとえば、第１
図に例示したシステム（１０）のようなマイクロプロセ
ッサ又は数値コブロセッサに使うことのできる演算論理
単位の一部を備えている。このようなシステムではシス
テムバス（ ４２ ）はシステムバス（ １６ ） Ｋ
結合され回路（４０）が乗算、除算及び平方根の演算を
行うオペランドを受けるようにしてある。
）￥′ｉ、本発明方法に使うのに適し、第１図につイテ
述べたンステム（１０）の乗算回路（ ３４ ） トし
て機能する。乗算回路（４０）は、回路（４０）を集積
デイジタルデータ処理システムの他の部品（第２図には
示してない）に通じさせる作用をするシステムバス（４
２）を備えている。乗算回路（４ｏ）はたとえば、第１
図に例示したシステム（１０）のようなマイクロプロセ
ッサ又は数値コブロセッサに使うことのできる演算論理
単位の一部を備えている。このようなシステムではシス
テムバス（ ４２ ）はシステムバス（ １６ ） Ｋ
結合され回路（４０）が乗算、除算及び平方根の演算を
行うオペランドを受けるようにしてある。
システムバス（４２）は７４ビットの幅を持チＣ一ラッ
チ（４４）に直接結合したあ最上位ビットを持つ。シス
テムバス（４２）の次の最上位３６ビットハマルチプレ
クサ（ ４６ ） （ ＭｔＪＸ（４６））を経てＣ−
ラッチ（４４）に結合してある。第１のＭＵＸ（４６）
ハ又システムバス（４２）の最上位おビットに結合して
ある。
チ（４４）に直接結合したあ最上位ビットを持つ。シス
テムバス（４２）の次の最上位３６ビットハマルチプレ
クサ（ ４６ ） （ ＭｔＪＸ（４６））を経てＣ−
ラッチ（４４）に結合してある。第１のＭＵＸ（４６）
ハ又システムバス（４２）の最上位おビットに結合して
ある。
システムバス（４２）の１８最上位ビットはＤ−ラッチ
（４８）に直接結合してある。システムバス（４２）の
次の最上位５１ピットは、それぞれ第２ ＭＴＪＸ（ｓ
ｏ）、第３ＭＵＳ（５２）及び第４ＭＵＺ（５４）に結
合した１７ビットから成る群に分割される。ＭＵＸ（５
０）、（５２）、（５４）の付加的入力は又システムバ
ス（４２）の１７最上位ビットに結合してある。ＭＵＸ
（５０）、（５２）、（５４）の出力はＤ−ラッチ（４
８）への３つの付加的入力に結合してある。
（４８）に直接結合してある。システムバス（４２）の
次の最上位５１ピットは、それぞれ第２ ＭＴＪＸ（ｓ
ｏ）、第３ＭＵＳ（５２）及び第４ＭＵＺ（５４）に結
合した１７ビットから成る群に分割される。ＭＵＸ（５
０）、（５２）、（５４）の付加的入力は又システムバ
ス（４２）の１７最上位ビットに結合してある。ＭＵＸ
（５０）、（５２）、（５４）の出力はＤ−ラッチ（４
８）への３つの付加的入力に結合してある。
システムバス（４２）はＡ−ラッチ（５６）の入力に結
合してある。Ａ−ラッチ（５６）の出力は乗算器コア（
５８）のＡＤＤＥＲ ＩＮＰＵＴに結合してある。
合してある。Ａ−ラッチ（５６）の出力は乗算器コア（
５８）のＡＤＤＥＲ ＩＮＰＵＴに結合してある。
定数ポート（６０）は第５ＭＵＳ（６２）の１つの入力
に結合してある。Ｃ−ラッチ（４４）の３つの１８一ビ
ット出力と１７−ビット出力とは第ｓＭＵＸ（６２）の
４つの入力に結合してある。単一ビットは第５ＭＵＸ（
６２）から乗算器コア（５８）のＭ Ｕ Ｌ Ｔ ＩＰ
ＬＩＥＲＣＡＲＲＹ−ＩＮ入力に入力される。１８ビッ
トは第５ＭｔＪＸ（６２）から乗算器コア（５８）の乗
数入力に入力される。２ビットは第ｓＭＵＸ（６２）か
らシック（８４）の制御入力に出力される。
に結合してある。Ｃ−ラッチ（４４）の３つの１８一ビ
ット出力と１７−ビット出力とは第ｓＭＵＸ（６２）の
４つの入力に結合してある。単一ビットは第５ＭＵＸ（
６２）から乗算器コア（５８）のＭ Ｕ Ｌ Ｔ ＩＰ
ＬＩＥＲＣＡＲＲＹ−ＩＮ入力に入力される。１８ビッ
トは第５ＭｔＪＸ（６２）から乗算器コア（５８）の乗
数入力に入力される。２ビットは第ｓＭＵＸ（６２）か
らシック（８４）の制御入力に出力される。
６９ビットはＤ−ラッチ（４８）から第１変換器（６４
）に出力される。変換器（６４）は非冗長６９ビット幅
の数を符号付きデイジット数に変換する。従って６９デ
ータピット及び６９符号付きビットは第■変換器（６４
）により第６ＭＵＸ（６６）に出力される。７０データ
ビット及び７０符号付きビットは第６ ＭＵＸ（ ６６
） Ｋより乗算器コア（５８）のＭＵＬＴ Ｉ ＰＬ
Ｉ ＣＡＮＤＩＮＰＵＴ に出力される。
）に出力される。変換器（６４）は非冗長６９ビット幅
の数を符号付きデイジット数に変換する。従って６９デ
ータピット及び６９符号付きビットは第■変換器（６４
）により第６ＭＵＸ（６６）に出力される。７０データ
ビット及び７０符号付きビットは第６ ＭＵＸ（ ６６
） Ｋより乗算器コア（５８）のＭＵＬＴ Ｉ ＰＬ
Ｉ ＣＡＮＤＩＮＰＵＴ に出力される。
８８データピット及び８８符号付きビットは乗算器コア
（５８）の積出力からシフタ（ ６８ ） Ｋ出力され
る。シフタ（６８）は結果出力を乗算器コア（５８）に
より、右に１個所、左Ｋ１個所にシフトし又はシフトし
ないでパスするように作用する。最上位符号ビット及び
データピットは適当な補正後に切り捨てる。残りの８８
データピット及び８８符号ビットはシフタ（６８）によ
り結果ラッチ（７０）に出力する。８７データピットと
８７符号ビットとは、結果ラッチ（７０）内に記憶し３
個所の各別の場所に出力する。７５最上位データピット
及び７５最上位符号ビットは第２変換器（７２）Ｋ出力
する。第２変換器（７２）はその入力における符号付き
デイジット数を非冗長フォーマットで７４ビット数に変
換しこの数をＥ−ランチ（ ４４ ） Ｋ出力する。Ｅ
ーラッチ（７４）はシステムバス（４２）に結合スる。
（５８）の積出力からシフタ（ ６８ ） Ｋ出力され
る。シフタ（６８）は結果出力を乗算器コア（５８）に
より、右に１個所、左Ｋ１個所にシフトし又はシフトし
ないでパスするように作用する。最上位符号ビット及び
データピットは適当な補正後に切り捨てる。残りの８８
データピット及び８８符号ビットはシフタ（６８）によ
り結果ラッチ（７０）に出力する。８７データピットと
８７符号ビットとは、結果ラッチ（７０）内に記憶し３
個所の各別の場所に出力する。７５最上位データピット
及び７５最上位符号ビットは第２変換器（７２）Ｋ出力
する。第２変換器（７２）はその入力における符号付き
デイジット数を非冗長フォーマットで７４ビット数に変
換しこの数をＥ−ランチ（ ４４ ） Ｋ出力する。Ｅ
ーラッチ（７４）はシステムバス（４２）に結合スる。
結果ラッチ（７０） Ｋより出力される７１最下位デー
タピット及び７ｌ最下位符号ビットは、表示器（７６）
に入力する。表示器（７６）は変換器（７２）に又ステ
ータスブロック（７８） Ｋ結合してある。結果ラッチ
（７０） Ｋよう出力される８７データピット及び８７
符号付きビットはシック（８０）に入力する。 シック
（８０）の出力はフィードバックラッチ（８２） Ｋ結
合する。フィードバックラッチ（８２）の出力はシック
（８４） Ｋ結合する。７７Ｍ’（８４）の出力は、８
８データピット及び８８符号ビットを含み、乗算器（５
８）のＦＥＥＤＢＡＣＫ ＩＮＰＵＴに結合する。フィ
ードバックラッチ（８２） Ｋより出力される７０デー
タビット及び７０符号ヒットハ又、第５ＭＵＸ（６６）
Ｋ入力されこれ等を乗ＩＬ器コ７ （ ５８） ノＭＴ
ＪＬＴＩＰＬＩＣＡＮＤＩＮＰＵＴに選択的（て入力す
るようにしてある。
タピット及び７ｌ最下位符号ビットは、表示器（７６）
に入力する。表示器（７６）は変換器（７２）に又ステ
ータスブロック（７８） Ｋ結合してある。結果ラッチ
（７０） Ｋよう出力される８７データピット及び８７
符号付きビットはシック（８０）に入力する。 シック
（８０）の出力はフィードバックラッチ（８２） Ｋ結
合する。フィードバックラッチ（８２）の出力はシック
（８４） Ｋ結合する。７７Ｍ’（８４）の出力は、８
８データピット及び８８符号ビットを含み、乗算器（５
８）のＦＥＥＤＢＡＣＫ ＩＮＰＵＴに結合する。フィ
ードバックラッチ（８２） Ｋより出力される７０デー
タビット及び７０符号ヒットハ又、第５ＭＵＸ（６６）
Ｋ入力されこれ等を乗ＩＬ器コ７ （ ５８） ノＭＴ
ＪＬＴＩＰＬＩＣＡＮＤＩＮＰＵＴに選択的（て入力す
るようにしてある。
乗算器コア（５８）は第３図にさらに詳しく示してある
。一般に乗算器コア（５８）は、掛ける３加算器ｔ／ペ
ル（８６）とブース（ Ｂｏｏｔｈ ）記録器レベル（
８８）と部分積発生器レベル（９０）と３つの加算器レ
ベル（９２）、（９４）、（９６）とを直列に接続して
備えている。
。一般に乗算器コア（５８）は、掛ける３加算器ｔ／ペ
ル（８６）とブース（ Ｂｏｏｔｈ ）記録器レベル（
８８）と部分積発生器レベル（９０）と３つの加算器レ
ベル（９２）、（９４）、（９６）とを直列に接続して
備えている。
ＭＵＬＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴ ｃ７） ７０
ｆ − タヒッ｝ 及び７０符号ビットは、掛ける３
加算器レベル（８６）を形成する掛ける３加算器（９８
） Ｋ入力する。掛ける３加算器（９８）は部分積発生
器レベル（９０） Ｋ３の倍数で加えるように作用する
。１、２及び４の倍数を含む乗算演算は、シフト演算を
使って行う。しかし３の倍数は、掛ける３加算器（９８
）に存在する加算器論理を必要とする。
ｆ − タヒッ｝ 及び７０符号ビットは、掛ける３
加算器レベル（８６）を形成する掛ける３加算器（９８
） Ｋ入力する。掛ける３加算器（９８）は部分積発生
器レベル（９０） Ｋ３の倍数で加えるように作用する
。１、２及び４の倍数を含む乗算演算は、シフト演算を
使って行う。しかし３の倍数は、掛ける３加算器（９８
）に存在する加算器論理を必要とする。
単一ビットのＭＵＬＴＩＰＬＩＥＲ ＣＡＲＲＹ−ＩＮ
と１８ビットの乗数入力とは、ブース記録器（１００）
、（１０２）、（１０４）、（１０６）、（１０８）、
（１１０）を備えたブース記録器レベル（８８）に並列
に入力する。各ブース記録器（１００）〜（１１０）は
、乗数入力から３ビットの乗数を受け、隣接するブース
記録器にその入力に結合した単一ビットけた上げ回線を
経て結合してある。
と１８ビットの乗数入力とは、ブース記録器（１００）
、（１０２）、（１０４）、（１０６）、（１０８）、
（１１０）を備えたブース記録器レベル（８８）に並列
に入力する。各ブース記録器（１００）〜（１１０）は
、乗数入力から３ビットの乗数を受け、隣接するブース
記録器にその入力に結合した単一ビットけた上げ回線を
経て結合してある。
第１プース記録器（１００）はそのキャリーイ／入力を
単一ビットのＭＵＬＴＩＰＬＩＥＲ ＣＡＲＩ’ＬＴ−
ＩＮ Ｋ結合してある。
単一ビットのＭＵＬＴＩＰＬＩＥＲ ＣＡＲＩ’ＬＴ−
ＩＮ Ｋ結合してある。
各ブース記録器（１００）〜（１１０）の出力はそれぞ
れ部分積発生器（１１２）、（１１４）、（１１６）、
（１１８）、（１２０）、（１．２２）の１つに結合し
てある。ＭＵＬＴＩＰＬＩＣＡＮＤＩＮＰＵＴ も又
各部分積発生器（１１２）〜（１２２）に並列に結合し
てある。さらに掛ける３加算器（９８）の出力は各部分
積発生器（１１２）〜（１２２） Ｋ結合してある。こ
のようにしてブース符号化乗数と被乗数の偶数の倍数と
被乗数の適当に加えた３の倍数とは全部部分積発生器内
で組合せて互いに加え合わせる部分積を生威して８８一
ビット積を生成する。
れ部分積発生器（１１２）、（１１４）、（１１６）、
（１１８）、（１２０）、（１．２２）の１つに結合し
てある。ＭＵＬＴＩＰＬＩＣＡＮＤＩＮＰＵＴ も又
各部分積発生器（１１２）〜（１２２）に並列に結合し
てある。さらに掛ける３加算器（９８）の出力は各部分
積発生器（１１２）〜（１２２） Ｋ結合してある。こ
のようにしてブース符号化乗数と被乗数の偶数の倍数と
被乗数の適当に加えた３の倍数とは全部部分積発生器内
で組合せて互いに加え合わせる部分積を生威して８８一
ビット積を生成する。
従って各部分積発生器（１１２）〜（１２２）の出力は
３つのレベルーｌ加算器（１２４）、（１２６）、（１
２８）に入力する。さらに第４のレベル−１加算器（１
３０）はその入力として、７４ビットＡＤＤＥ凡ＩＮＰ
ＵＴとＦＥＥＤＢＡＣＫ ＩＮＰＵＴの８８符号付き及
びデータのビット入力とを受ける。第４のレベル−１加
算器（１３０） Ｆｉ本発明の配列乗算器の重要な技術
的利点を示すのに役立つ。
３つのレベルーｌ加算器（１２４）、（１２６）、（１
２８）に入力する。さらに第４のレベル−１加算器（１
３０）はその入力として、７４ビットＡＤＤＥ凡ＩＮＰ
ＵＴとＦＥＥＤＢＡＣＫ ＩＮＰＵＴの８８符号付き及
びデータのビット入力とを受ける。第４のレベル−１加
算器（１３０） Ｆｉ本発明の配列乗算器の重要な技術
的利点を示すのに役立つ。
レベル−１加算器（９２）、レベル−２加算器（９４）
及びレベル−３加算器（９６） Ｋより形成した加算器
トリーをアクセスすることができるので、本発明の配列
乗算器は、式ＡＸ ＋ Ｂ ＋ Ｃ の演算を行うこと
ができる。この式でＡ ｒｔ１８ビット乗数であり、Ｘ
ぱ７０ビット符号付きデイジット被乗数であり、Ｂは７
４−ビット非冗長数であり、Ｃは７０−ビット符号付き
デイジット数である。
及びレベル−３加算器（９６） Ｋより形成した加算器
トリーをアクセスすることができるので、本発明の配列
乗算器は、式ＡＸ ＋ Ｂ ＋ Ｃ の演算を行うこと
ができる。この式でＡ ｒｔ１８ビット乗数であり、Ｘ
ぱ７０ビット符号付きデイジット被乗数であり、Ｂは７
４−ビット非冗長数であり、Ｃは７０−ビット符号付き
デイジット数である。
レベル−１加算器（１２４）、（１２６）の出力は、そ
れぞれ７５データピット及び７５符号ピットであり又第
１レベル−２加算器（１３２）に入力される。レベル−
１加算器（１２８）の出力は、７５データビット及び７
５符号ビットであυ、第２レベル−２加算器（１３４）
の一方の側に入力される。第４レベル−１加算器（１３
０）の出力は、８８符号ビット及び８８データピットで
あり、加算器（１３４）への第２レベルの残りの側に入
力される。
れぞれ７５データピット及び７５符号ピットであり又第
１レベル−２加算器（１３２）に入力される。レベル−
１加算器（１２８）の出力は、７５データビット及び７
５符号ビットであυ、第２レベル−２加算器（１３４）
の一方の側に入力される。第４レベル−１加算器（１３
０）の出力は、８８符号ビット及び８８データピットで
あり、加算器（１３４）への第２レベルの残りの側に入
力される。
加算器（１３２）の第１レベルの出力は、８１符号ピッ
ト及び８１データピットであり、これ等はレベル−３加
算器（１３６）の第１の側に入力される。又レベルー３
加算器（１３６）の第１の側１１ｄ２つのビットが入力
され、これ等のビットは定数ポート（１３８）から入力
される。加算器（１３４）の第２レベルの出力ハ８８符
号付きビット及び８８データビットであり、これ等はレ
ベル３加算器（１３６）の第２の側Ｋ入力される。レベ
ル３加算器（１３６）の出力は、８８符号ビソト及び８
８データピットであり、第１図に示したシック（ ６８
） Ｋ乗算器コア（ ５８ ） Ｋより出力される最
終積出力である。
ト及び８１データピットであり、これ等はレベル−３加
算器（１３６）の第１の側に入力される。又レベルー３
加算器（１３６）の第１の側１１ｄ２つのビットが入力
され、これ等のビットは定数ポート（１３８）から入力
される。加算器（１３４）の第２レベルの出力ハ８８符
号付きビット及び８８データビットであり、これ等はレ
ベル３加算器（１３６）の第２の側Ｋ入力される。レベ
ル３加算器（１３６）の出力は、８８符号ビソト及び８
８データピットであり、第１図に示したシック（ ６８
） Ｋ乗算器コア（ ５８ ） Ｋより出力される最
終積出力である。
動作時にはＣ−ラッチ（４４）は一般に乗算演算の乗数
を含む。乗算演算の積は一般にＥ−ラッチ（７４）に含
−！れる。フィードバックラッチ（８２）は乗算器コア
（５８）の出力を符号付きデイジットフォーマットで含
むのに使われ引続く乗算演算に使えるようにする。
を含む。乗算演算の積は一般にＥ−ラッチ（７４）に含
−！れる。フィードバックラッチ（８２）は乗算器コア
（５８）の出力を符号付きデイジットフォーマットで含
むのに使われ引続く乗算演算に使えるようにする。
乗算回路（４０）への又これからの多くのデータ転送は
７５ビット幅のシステム（４２）を横切る。たとえばＣ
−ランチ（４４）及びＤラツチ（４８）は共（てンステ
ムバス（４２）からロードされる。第２図及び第３図は
乗算回路（１０）を通るデータ径路を示すのはもちろん
である。分りゃすいように乗算回路（ｌＯ）を動作させ
るのに使う制御径路は示してない。適当なタイミング制
御信号は乗算回路（４ｏ）の所要の部品に入力されその
構成部品の適当有効な動作を確実にするのはもちろんで
ある。第１図に示すようにこれ等の制御信号は制御タイ
ミング回路（ １８ ） Ｋより生じ供給される。
７５ビット幅のシステム（４２）を横切る。たとえばＣ
−ランチ（４４）及びＤラツチ（４８）は共（てンステ
ムバス（４２）からロードされる。第２図及び第３図は
乗算回路（１０）を通るデータ径路を示すのはもちろん
である。分りゃすいように乗算回路（ｌＯ）を動作させ
るのに使う制御径路は示してない。適当なタイミング制
御信号は乗算回路（４ｏ）の所要の部品に入力されその
構成部品の適当有効な動作を確実にするのはもちろんで
ある。第１図に示すようにこれ等の制御信号は制御タイ
ミング回路（ １８ ） Ｋより生じ供給される。
符号付きデイジット算術演算
乗算回路（ ４０ ） Ｋ使われる符号付きディジット
記数法は−１、Ｏ及び１がら成るディジットセットを使
う。これ等のディジットは次の表による符号ビット及び
データピットニょシ定められる。
記数法は−１、Ｏ及び１がら成るディジットセットを使
う。これ等のディジットは次の表による符号ビット及び
データピットニょシ定められる。
符号 データ 値
０ ０ ０
０ １ １
１ １ −１
「一〇」を構成する高符号ビット及び低データビットは
許容条件ではない。
許容条件ではない。
乗算器コア（５８）に使う３つのレベルの加算器（９２
）、（９４）、（９６）に使われる基本符号付きディジ
ット加算器はそれぞれ２つの符号付きデイジット数、キ
ャリー−イン及びボロー インを受入れる。
）、（９４）、（９６）に使われる基本符号付きディジ
ット加算器はそれぞれ２つの符号付きデイジット数、キ
ャリー−イン及びボロー インを受入れる。
各加算器はこれ等の入力を単一の符号付きｆイジット数
、キャリー●アウトＫする。第４図は和Ｚを生ずるよう
にオペランドＹへのオペランドＸの加算を示す真理値表
を表の形で示す。ボロ一一イン、キャリー・イン、ボロ
一一アウト及びキャリー−アウトも又示してある。
、キャリー●アウトＫする。第４図は和Ｚを生ずるよう
にオペランドＹへのオペランドＸの加算を示す真理値表
を表の形で示す。ボロ一一イン、キャリー・イン、ボロ
一一アウト及びキャリー−アウトも又示してある。
加算回路の速度は１つのビットから次のビットへのキャ
リー信号の伝播により通常制限される。
リー信号の伝播により通常制限される。
その理由は、加算器の１ビットからのキャリー・アウト
信号がこの加算器へのキャリー−インによるからである
。加算回路の従来の進歩は一般に、キャリー●ルツクア
ヘッド回路又はキャリー●選択回路のような手段による
この径路の短縮と関係がある。本発明方法と協働して使
う乗算回路の新規な構造により、第４図に示した真理値
表でボロー・アウトがボロー・インに無関係であるのは
明らかである。さらにキャリー・アウト信号はボロー・
インによシ影響を受けるがキャリー●インには無関係で
ある。このよう番でしてボロー又はキャリーが決して２
ビット以上は伝播しないようになる。
信号がこの加算器へのキャリー−インによるからである
。加算回路の従来の進歩は一般に、キャリー●ルツクア
ヘッド回路又はキャリー●選択回路のような手段による
この径路の短縮と関係がある。本発明方法と協働して使
う乗算回路の新規な構造により、第４図に示した真理値
表でボロー・アウトがボロー・インに無関係であるのは
明らかである。さらにキャリー・アウト信号はボロー・
インによシ影響を受けるがキャリー●インには無関係で
ある。このよう番でしてボロー又はキャリーが決して２
ビット以上は伝播しないようになる。
第４図に示した真理値表に協働する符号付きデイジット
加算器についての重要な考え方は、このデイジットセッ
トの冗長性によりキャリー及びボローをこれ等が必要で
ないときに生じさせることである。このことは、「先行
ｌ」の生起を生ずるときに、或る数の最上位ビットに起
らなければ，一般に関係がない。先行１はつねに、反対
の符号の１つ又は複数の１が追従するいずれ′゛かの符
号の１の形を取る。先行１は、非冗長形に変換したとき
に先行ＯＫなる符号付きデイジット数の最上位端に存在
する。しかし先行Ｏとは異なって、先行１は簡単には打
切ることができない。最上位１の符号が数の符号を定め
るから、先行１を打切ると、最上位１が反対の符号であ
った新たな数が得られる。適当な論理金使うと、本発明
方法に協働して使われる乗算回路は先行１を打切ること
ができる。
加算器についての重要な考え方は、このデイジットセッ
トの冗長性によりキャリー及びボローをこれ等が必要で
ないときに生じさせることである。このことは、「先行
ｌ」の生起を生ずるときに、或る数の最上位ビットに起
らなければ，一般に関係がない。先行１はつねに、反対
の符号の１つ又は複数の１が追従するいずれ′゛かの符
号の１の形を取る。先行１は、非冗長形に変換したとき
に先行ＯＫなる符号付きデイジット数の最上位端に存在
する。しかし先行Ｏとは異なって、先行１は簡単には打
切ることができない。最上位１の符号が数の符号を定め
るから、先行１を打切ると、最上位１が反対の符号であ
った新たな数が得られる。適当な論理金使うと、本発明
方法に協働して使われる乗算回路は先行１を打切ること
ができる。
最上位端で打切らなければならない数は、２の補数表記
法の符号付きビットに幾分類似した余分なビットを必要
とする。この余分なビットはオーノくフロービットと称
する。
法の符号付きビットに幾分類似した余分なビットを必要
とする。この余分なビットはオーノくフロービットと称
する。
さらに乗算回・路（４０）に使う加算器は、加算される
データがボロー又ぱキャリーの生成を必要としないよう
な十分な幅を持つ。しかしデータフォーマットが冗長で
あるから、第４図に示した真理値表は、必要としないと
きにボロー及びキャリーを生ずる。これができる２つの
場合は、キャリーを生じＺＫ対する値が−１ に等しい
ときである。
データがボロー又ぱキャリーの生成を必要としないよう
な十分な幅を持つ。しかしデータフォーマットが冗長で
あるから、第４図に示した真理値表は、必要としないと
きにボロー及びキャリーを生ずる。これができる２つの
場合は、キャリーを生じＺＫ対する値が−１ に等しい
ときである。
或はボローを生じＺに対する値が１に等しいときである
。これ等の出力により先行１が生成するようになる。こ
のようなことが生じないようにするＫは、各加算器の最
上位ビットに対する真理値表をわずかに修正する。これ
等の変更は次の真理値表に例示してある。
。これ等の出力により先行１が生成するようになる。こ
のようなことが生じないようにするＫは、各加算器の最
上位ビットに対する真理値表をわずかに修正する。これ
等の変更は次の真理値表に例示してある。
ボロー・イン キャリー・イン ＺＹ Ｚ１
１ ０−１−１長さ
が与えられた数のビットを持つ任意の非冗長数は、無制
限の数の先行１が存在できるから、非冗長フォーマット
で表示したときに無制限の数のビットを持つ。この変換
は記号表記法で次のよう（（示される。
１ ０−１−１長さ
が与えられた数のビットを持つ任意の非冗長数は、無制
限の数の先行１が存在できるから、非冗長フォーマット
で表示したときに無制限の数のビットを持つ。この変換
は記号表記法で次のよう（（示される。
ｎＸ ””３＋ ｎ２ ｔ Ｊ ＋ ｎＯ
＝””Ｘ＋２＋ ｒＸ＋＋ ＋ ’Ｘ ”’’３
ｙ ’２＋ ｒｌ ＋ ’０ 先行１の生成は、数から先行ピットを打切ろうとすると
きに問題を生ずる。冗長数は、次の補正でＸ＋１ビット
に容易に打切ることができる。
＝””Ｘ＋２＋ ｒＸ＋＋ ＋ ’Ｘ ”’’３
ｙ ’２＋ ｒｌ ＋ ’０ 先行１の生成は、数から先行ピットを打切ろうとすると
きに問題を生ずる。冗長数は、次の補正でＸ＋１ビット
に容易に打切ることができる。
ｒｘ＋２” Ｏであればｒｘの符号を逆にする。この場
合次の結果が得られる。
合次の結果が得られる。
’Ｘ ””３ ｔ ｎ２ １ ｎ１ １ ｎＯ”’Ｘ
＋ｌ ｌ Ｘ ３ｒ ２ ＋ ｒ １ ヲｒＯ すなわちビットＸ＋１より上位のビットの全ストリング
はこの変換によりオーノ；フローピットと呼ばれる単一
のビットになる。オーバフ口一ビットは、先行ビットの
打切りを行うには本発明乗算回路のデータ径路内に含１
なければならない。
＋ｌ ｌ Ｘ ３ｒ ２ ＋ ｒ １ ヲｒＯ すなわちビットＸ＋１より上位のビットの全ストリング
はこの変換によりオーノ；フローピットと呼ばれる単一
のビットになる。オーバフ口一ビットは、先行ビットの
打切りを行うには本発明乗算回路のデータ径路内に含１
なければならない。
符号付きデイジット数の先行ビットを打切るだけでなく
又符号付きデイジット数を最上位部分及び最下位部分に
、これ等の各部分の正確度に影響を及ぼさないで、又は
全ビットストリングの非冗長フォーマットへの変換の際
に受ける速度ペナルティーを受けないで実際に分離する
ことが必要であるときに付加的な考え方が生ずる。この
手順がたとえば、この説明で述べる２進符号化ｌＯ進（
ＢＣＤ）数への真数の変換の際に生ずる。この場合各Ｂ
ＣＤデイジットは変換処理中にビットストリングの最上
位部分のレジデント（常駐）である。
又符号付きデイジット数を最上位部分及び最下位部分に
、これ等の各部分の正確度に影響を及ぼさないで、又は
全ビットストリングの非冗長フォーマットへの変換の際
に受ける速度ペナルティーを受けないで実際に分離する
ことが必要であるときに付加的な考え方が生ずる。この
手順がたとえば、この説明で述べる２進符号化ｌＯ進（
ＢＣＤ）数への真数の変換の際に生ずる。この場合各Ｂ
ＣＤデイジットは変換処理中にビットストリングの最上
位部分のレジデント（常駐）である。
最下位部分は最上位部分へのボローを必要とし各部分の
値に影響を及ぼすことに付加的な考え方が存在する。最
下位部分は前記したオーバフロービットを使って変換し
てもよい。最上位部分は、最下位部分の符号を判定する
ことにより変換し、負であれば最上位部分を低減する。
値に影響を及ぼすことに付加的な考え方が存在する。最
下位部分は前記したオーバフロービットを使って変換し
てもよい。最上位部分は、最下位部分の符号を判定する
ことにより変換し、負であれば最上位部分を低減する。
機能性の上部レベルの説明
乗算回路（４０）は次のようにして使い本発明の数学関
数評価方法を、乗算、除算及び平方根の演算の迅速有効
な実施によって実行する。Ｃ−ラツチ（４４）は、７１
ピットの幅を持ちシステムバス（４２）からロードする
。このランチは３通シの方式でロードすることができる
。全レジスタにシステムバス（４２）の最上位部分から
ロードすることができる。第２に最上位３５ビットはシ
ステムバス（４２）の最上位部分から無関係にロードす
ることができる。最後Ｋ Ｃ−ラッチ（４４）の最下位
３６ビットはシステムパス（４２）の最上位部分から無
関係にロードすることができる。Ｃ−ラッチ（４４）は
４半分に分割され、乗算器コア（５８）の短い通を駆動
することができる。Ｃ−ラッチ（４４）の最上位４半分
である第４の４半分は１７ビットであり、これは、それ
ぞれ幅が１８ピットである残りの４半分より１ビットだ
け短い。
数評価方法を、乗算、除算及び平方根の演算の迅速有効
な実施によって実行する。Ｃ−ラツチ（４４）は、７１
ピットの幅を持ちシステムバス（４２）からロードする
。このランチは３通シの方式でロードすることができる
。全レジスタにシステムバス（４２）の最上位部分から
ロードすることができる。第２に最上位３５ビットはシ
ステムバス（４２）の最上位部分から無関係にロードす
ることができる。最後Ｋ Ｃ−ラッチ（４４）の最下位
３６ビットはシステムパス（４２）の最上位部分から無
関係にロードすることができる。Ｃ−ラッチ（４４）は
４半分に分割され、乗算器コア（５８）の短い通を駆動
することができる。Ｃ−ラッチ（４４）の最上位４半分
である第４の４半分は１７ビットであり、これは、それ
ぞれ幅が１８ピットである残りの４半分より１ビットだ
け短い。
第５のＭＵＸ（５２）はＣ−ラッチ（４４）の種種のピ
ットから又は定数発生器（６０）から選択して乗算器コ
ア（５８）の乗数入力及び乗数キャリー・イン入力を駆
動する。これは又シフタ（８４）に、後述の特定の１９
ビット幅の乗算に使われる制御入力を送る。
ットから又は定数発生器（６０）から選択して乗算器コ
ア（５８）の乗数入力及び乗数キャリー・イン入力を駆
動する。これは又シフタ（８４）に、後述の特定の１９
ビット幅の乗算に使われる制御入力を送る。
第５図は■ＪＸ （ ６２ ）を表示したものである。
ＭＩＪＸ （ ６２ ）はＣ−ラッチ（４４）の５通り
の互いに異なる組合せ又Ｖｉ３つの互いに異なる定数値
から選択する。シフタ（８４）の制御は２０ビット乗算
中に使う。ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ及びＭＬ
ＪＬＴ［ＰＬＴＥＲＣｌ％Ｒ．Ｙ−ＩＮは乗算器コア（
５８）への入力であろう第５図において表記法ｃ （
１６ ： Ｏ ）はＣ−ラッチ（４４）の最下位ビット
に追従する１６ないしＯのピットの範囲を表わす。
の互いに異なる組合せ又Ｖｉ３つの互いに異なる定数値
から選択する。シフタ（８４）の制御は２０ビット乗算
中に使う。ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ及びＭＬ
ＪＬＴ［ＰＬＴＥＲＣｌ％Ｒ．Ｙ−ＩＮは乗算器コア（
５８）への入力であろう第５図において表記法ｃ （
１６ ： Ｏ ）はＣ−ラッチ（４４）の最下位ビット
に追従する１６ないしＯのピットの範囲を表わす。
Ｄ−ラッチ（４８）は、６９ビットの幅を持ち４半分に
分割される。Ｄ−ラッチ（４８）は４通りの互いに異な
る方式でロードすることができる。全Ｄーランチ（４８
）はシステムバス（４２）の最上位ビットをロードされ
、又はＤ−ランチ（４８）の３の各最下位４半分はシス
テムノζス（４２）の１７の最上位ビットを無関係にロ
ードされる。
分割される。Ｄ−ラッチ（４８）は４通りの互いに異な
る方式でロードすることができる。全Ｄーランチ（４８
）はシステムバス（４２）の最上位ビットをロードされ
、又はＤ−ランチ（４８）の３の各最下位４半分はシス
テムノζス（４２）の１７の最上位ビットを無関係にロ
ードされる。
変換器（６４）は、Ｄ−ラッチ（４８）内の非冗長値を
、符号ビットを各データピットに付加することにより、
符号付きデイジット数に変換する。符号ビットは、すべ
て正数に対応する０にセットされ又はすべて負数に対応
する１にセットすることができる。さらに３つの各最下
位４半分は互いに無関係に負にセットすることができる
が残りの４半分は正である。
、符号ビットを各データピットに付加することにより、
符号付きデイジット数に変換する。符号ビットは、すべ
て正数に対応する０にセットされ又はすべて負数に対応
する１にセットすることができる。さらに３つの各最下
位４半分は互いに無関係に負にセットすることができる
が残りの４半分は正である。
乗算器コア（５８）の長い辺は第６の■ＪＸ （ ６６
）により駆動する。第６の■ＪＸ （ ６６ ）は、
フィードバックラッチ（８２）から符号付きデイジット
フォーマットで入力される７０ビットの間で又は変換器
（ ６４ ） Ｋよう入力される６９ビットの間で選択
する。
）により駆動する。第６の■ＪＸ （ ６６ ）は、
フィードバックラッチ（８２）から符号付きデイジット
フォーマットで入力される７０ビットの間で又は変換器
（ ６４ ） Ｋよう入力される６９ビットの間で選択
する。
変換器（６４）からのデータを選択すると、Ｄ−ラッチ
（４８）の全内容又はＤ−ラッチ（４８）の４つの４半
分のうちの任意のものを所要に応じて否定することがで
きる。
（４８）の全内容又はＤ−ラッチ（４８）の４つの４半
分のうちの任意のものを所要に応じて否定することがで
きる。
乗算器コア（５８）の出力は、積を１だけ左又は右にシ
フトし或は積をシフトしないでパスさせることのできる
シフタ（６８）を通過する。シック（６８）の通過後に
積の最上位ピットを打切り、この積を結果ラッチ（７０
）Ｋロードする。結果ラッチ（７０）からのデータは、
これをフィードバックラッチ（８２）にロードする際に
シフタ（８０）により左Ｋ １７ビツトだけ適宜にシフ
トする。フィードバックラッチ（８２）の出力は条件付
きで否定する。フイードノくソクラッチ（８２）の出力
は、乗算器コア（５８）の長辺を第６■ＪＸ （６６）
Ｋより駆動し、又はシック（８４）を経て乗算器コア
（５８）のＦＥＥＤＢＡＣＫ ＩＮＰＵＴに入力する。
フトし或は積をシフトしないでパスさせることのできる
シフタ（６８）を通過する。シック（６８）の通過後に
積の最上位ピットを打切り、この積を結果ラッチ（７０
）Ｋロードする。結果ラッチ（７０）からのデータは、
これをフィードバックラッチ（８２）にロードする際に
シフタ（８０）により左Ｋ １７ビツトだけ適宜にシフ
トする。フィードバックラッチ（８２）の出力は条件付
きで否定する。フイードノくソクラッチ（８２）の出力
は、乗算器コア（５８）の長辺を第６■ＪＸ （６６）
Ｋより駆動し、又はシック（８４）を経て乗算器コア
（５８）のＦＥＥＤＢＡＣＫ ＩＮＰＵＴに入力する。
シフタ（８４）は、データをシフトしないでバスさせ、
１又は２０ビット位置だけ左にシフトし又ハ１８一ピッ
ト位置だけ右にシフ｝−ｔ−ル。
１又は２０ビット位置だけ左にシフトし又ハ１８一ピッ
ト位置だけ右にシフ｝−ｔ−ル。
１又は２のビット位置だけ左にシフトする演算は、行わ
れるこれ等の演算からデータ径路の１又Ｆｉ．２の最上
位データピットが有効データにより占められていないこ
とが分ると初めてシフタ（８４）により行われる。１８
だけ右へのシフトの演算は後述する乗算演算中Ｋ積の各
部分を位置合せするために使う。
れるこれ等の演算からデータ径路の１又Ｆｉ．２の最上
位データピットが有効データにより占められていないこ
とが分ると初めてシフタ（８４）により行われる。１８
だけ右へのシフトの演算は後述する乗算演算中Ｋ積の各
部分を位置合せするために使う。
表示器（７６） Ｖｉ、結果ラッチ（７０） Ｋより若
干の欄の８７ビット出力の符号及び大きさを定める。乗
算演算中に表示器（７６）は積の最下位ビットのトラッ
クを保持しビットを捨て去るかどうかを判定し捨て去る
場合には捨てられた数の符号を保持する。
干の欄の８７ビット出力の符号及び大きさを定める。乗
算演算中に表示器（７６）は積の最下位ビットのトラッ
クを保持しビットを捨て去るかどうかを判定し捨て去る
場合には捨てられた数の符号を保持する。
表示器（７６）は、前記したように真数からＢＣＤへの
変換中にデータピットを２部分に分離する間にデータ径
路の最下位部分の符号を判定する作用をする。表示器（
７６）はデータ径路の最下位部分が負であればオーバフ
ロービットをセットするように作用する。除算及び平方
根の演算中に表示器（７６）は、残り値が非零であるか
どうか又非零であればこの値が正か負のいずれであるか
を判定する。この情報は表示器（７６）によりステータ
スフロック（７８）内に記憶する。ステータスブロック
（７８）は又制御回線（図示してない）を経てこのシス
テムの残りの部品に又変換器（７２） Ｋそれぞれ結合
する。
変換中にデータピットを２部分に分離する間にデータ径
路の最下位部分の符号を判定する作用をする。表示器（
７６）はデータ径路の最下位部分が負であればオーバフ
ロービットをセットするように作用する。除算及び平方
根の演算中に表示器（７６）は、残り値が非零であるか
どうか又非零であればこの値が正か負のいずれであるか
を判定する。この情報は表示器（７６）によりステータ
スフロック（７８）内に記憶する。ステータスブロック
（７８）は又制御回線（図示してない）を経てこのシス
テムの残りの部品に又変換器（７２） Ｋそれぞれ結合
する。
ステータスブロック（７８）は、大きい基数デイジット
値を正又は負のいずれに判定したかに関係なく変換器（
７２） Ｋ：通じて、前記した除算及び平方根の演算に
より必要に応じＥ−ラッチ（７４）内にこの値をロード
するのに先だって変換器（７２）がこの値の非冗長表示
を適当に補う。
値を正又は負のいずれに判定したかに関係なく変換器（
７２） Ｋ：通じて、前記した除算及び平方根の演算に
より必要に応じＥ−ラッチ（７４）内にこの値をロード
するのに先だって変換器（７２）がこの値の非冗長表示
を適当に補う。
変換器（７２）は、表示器（７６）からの符号ビット及
び表示器ビットと共に、結果ラッチ（７０）により出力
される最上位７５ビットから正又は負の符号付きデイジ
ット値を受けて、このデータを正の７４−ビット非冗長
数に変換する。この数は、最下位部分内の表示器ビット
で７４−ビットＥ−ラッチ（７４）内に条件付きで記憶
する。本発明の重要な特長は、変換器（７２）により、
結果ラッチ（７０） Ｋより出力されデータ径路からの
オ一ノ；フローを指示する最大値を検出することができ
ることにある。変換器（７２）は、非冗長フォーマット
への最大値の変換後にオーバフ口一が存在すればＥ−ラ
ッチ（７４）Ｋ出力される値を飽和するように作用する
。Ｅ−ラッチ（７４）の出力はシステムバス（１２）
Ｋ″結合する。
び表示器ビットと共に、結果ラッチ（７０）により出力
される最上位７５ビットから正又は負の符号付きデイジ
ット値を受けて、このデータを正の７４−ビット非冗長
数に変換する。この数は、最下位部分内の表示器ビット
で７４−ビットＥ−ラッチ（７４）内に条件付きで記憶
する。本発明の重要な特長は、変換器（７２）により、
結果ラッチ（７０） Ｋより出力されデータ径路からの
オ一ノ；フローを指示する最大値を検出することができ
ることにある。変換器（７２）は、非冗長フォーマット
への最大値の変換後にオーバフ口一が存在すればＥ−ラ
ッチ（７４）Ｋ出力される値を飽和するように作用する
。Ｅ−ラッチ（７４）の出力はシステムバス（１２）
Ｋ″結合する。
Ｅ−ラッチ（７４）は、前記した演算の必要に応じて、
全７４ビット値又は打切った１７ビットの大きい基数デ
イジット値をシステムバス（ ４２ ） Ｋ出力するよ
うに作用できる。
全７４ビット値又は打切った１７ビットの大きい基数デ
イジット値をシステムバス（ ４２ ） Ｋ出力するよ
うに作用できる。
第３図に示すように各部分積発生器（１１２） ｆｉい
し（１２２）は修正したブース記録能力を持つ基数８で
ある。従って各部分積発生器は被乗数掛ける−４ないし
＋４を生ずることができる。各ブース記録回路（１００
）ないし（１１０）は４ビットの乗数を必要とする。■
８ビットのＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ は６
個の各記録回路（１６０）ないし（１１０） Ｋ ３ビ
ットずつ等しく分割される。さらに各記録回路に第４の
ビット入力を送る互いに隣接する記録回路の間ＫＦｉ１
ビットの重なりがある。すなわち各記録回路（１００）
ないし（１１０）は、ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵ
Ｔの３つの各ビットに又隣接する一層下位の記録回路の
最上位ビットに結合される。修正ブース記録回路（ｉｏ
ｏ）は、最下位記録回路であり、従ってＭＵＬＴＩＰＬ
ＩＥＲ ＩＮＰＵＴ の３つの最下位ビットとＭＴＪ
ＬＴＩＰＬＩＥＲ ＣＡＲＲＹ− ＩＮ ＴＮＰＵＴ
の単一のビットとに結合される。
し（１２２）は修正したブース記録能力を持つ基数８で
ある。従って各部分積発生器は被乗数掛ける−４ないし
＋４を生ずることができる。各ブース記録回路（１００
）ないし（１１０）は４ビットの乗数を必要とする。■
８ビットのＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ は６
個の各記録回路（１６０）ないし（１１０） Ｋ ３ビ
ットずつ等しく分割される。さらに各記録回路に第４の
ビット入力を送る互いに隣接する記録回路の間ＫＦｉ１
ビットの重なりがある。すなわち各記録回路（１００）
ないし（１１０）は、ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵ
Ｔの３つの各ビットに又隣接する一層下位の記録回路の
最上位ビットに結合される。修正ブース記録回路（ｉｏ
ｏ）は、最下位記録回路であり、従ってＭＵＬＴＩＰＬ
ＩＥＲ ＩＮＰＵＴ の３つの最下位ビットとＭＴＪ
ＬＴＩＰＬＩＥＲ ＣＡＲＲＹ− ＩＮ ＴＮＰＵＴ
の単一のビットとに結合される。
次の真理値表は、乗数ピットが各部分積発生器（１１２
）ないし（１２２） Ｋ入力されるのでこれ等の乗数ビ
ットの修正ブースフォーマットへの記録を表わす。
）ないし（１２２） Ｋ入力されるのでこれ等の乗数ビ
ットの修正ブースフォーマットへの記録を表わす。
１
に
乗数 キャリー・イン 修正ブース記録器出力
ｏｏｏ ｏ ｏ０
００ １ １００
１ ０ １００１
１ ２ｏｉｏ
ｏ ２０１０
１ ３０
１１ ０ ３０１
１ １ ４１００
０ −４１００
１ −３１０１
０ −３１０１
１ −２１１０
０ −２
１１０ １
−１１１１ ０
−１１１１ １
０各部分積発生器（１１２）な
いし（１２２）内で掛ける、２又Ｖｉ４の乗算は、被乗
数をシフトすることより簡単に行われる。３を乗ずるこ
とは、１掛ける被乗数を２掛ける被乗数に加える掛ける
３加算器（９８） Ｋより行われる。加算器（９８）の
出カは全部の部分積発生器（１１２）ないし（１２２）
に入カされる。このようにして１、２、３及び４を掛け
る被乗数は各部分積発生器（１１２）ないし（１２２）
の入力に利用できる。
ｏｏｏ ｏ ｏ０
００ １ １００
１ ０ １００１
１ ２ｏｉｏ
ｏ ２０１０
１ ３０
１１ ０ ３０１
１ １ ４１００
０ −４１００
１ −３１０１
０ −３１０１
１ −２１１０
０ −２
１１０ １
−１１１１ ０
−１１１１ １
０各部分積発生器（１１２）な
いし（１２２）内で掛ける、２又Ｖｉ４の乗算は、被乗
数をシフトすることより簡単に行われる。３を乗ずるこ
とは、１掛ける被乗数を２掛ける被乗数に加える掛ける
３加算器（９８） Ｋより行われる。加算器（９８）の
出カは全部の部分積発生器（１１２）ないし（１２２）
に入カされる。このようにして１、２、３及び４を掛け
る被乗数は各部分積発生器（１１２）ないし（１２２）
の入力に利用できる。
符号付きデイジット表記法を使うので、各部分積発生器
（１１２）ないし（１２２）により出刀しようとする値
の否定は簡単である。数の否定は、１である対応するデ
ータピットを持つ各符号ビットを逆にすることによ９行
われる。すなわち各部分積がその入力に被乗数及び３掛
ける被乗数を持ち、１、２、３又は４掛ける被乗数を選
択し出カを選択的に否定して＋４ないし−４掛ける被乗
数の全範囲を生ずるように作用できる。
（１１２）ないし（１２２）により出刀しようとする値
の否定は簡単である。数の否定は、１である対応するデ
ータピットを持つ各符号ビットを逆にすることによ９行
われる。すなわち各部分積がその入力に被乗数及び３掛
ける被乗数を持ち、１、２、３又は４掛ける被乗数を選
択し出カを選択的に否定して＋４ないし−４掛ける被乗
数の全範囲を生ずるように作用できる。
部分積発生器（１１２）ないし（１２２）の出カは７２
ビットの幅を持つ。各レベル１ ７１Ｃ［ｎ （１２４
）、（１２６）、（１２８）は３だけオフセットした２
つの部分積発生器の出力を加算する。レベル１加算器（
１２４）、（１２６）、（１２８）の出力は７５ビット
の幅を持つ。 レベル１加算器（１８０）は、最上位ビ
ットを位置合せしてＡ．ＤＤＥＲ ＩＮＰＵＴをＦＥＥ
ＤＢＡＣＫ ＩＮＰＵＴ ｖｃ加える。
ビットの幅を持つ。各レベル１ ７１Ｃ［ｎ （１２４
）、（１２６）、（１２８）は３だけオフセットした２
つの部分積発生器の出力を加算する。レベル１加算器（
１２４）、（１２６）、（１２８）の出力は７５ビット
の幅を持つ。 レベル１加算器（１８０）は、最上位ビ
ットを位置合せしてＡ．ＤＤＥＲ ＩＮＰＵＴをＦＥＥ
ＤＢＡＣＫ ＩＮＰＵＴ ｖｃ加える。
レペル２加算器（１２２）はレベル１加算器（１２４）
、（１２６）の出力を加算する。レベル１加算器（１２
４）、（１２６）の出力は６だけオフセットされる。レ
ベル２加算器（１３２）の出力は８１ビットの幅を持つ
。レベル２加算器（１３４） Ｖ１レベル１加算器（１
２８）、（１３０）の出力をこれ等の出力の最上位ビッ
トを位置合せして加算する。レベル２加算器（１３４）
の出力は８ｌビツ｝の幅を持つ。２つのレベル２ 加算
！ （１３２）、（１３４）はそれぞれ最下位ビットを
位置合せしてレベル３加算器（１３６）内で互いに加算
する。定数ポ− ｝ （１３８）は、２つ及び３つの半
分の定数を生ずることができる。これ等の定数は又、前
記したように除算及び平方根の演ＫＫ使われるニュート
ン・ラフソン（ Ｎｅｗｔｏｎ−Ｒａｐｈｓｏｎ ）
近似法により必要に応じてレベル３加算器で加算する
ことができる。
、（１２６）の出力を加算する。レベル１加算器（１２
４）、（１２６）の出力は６だけオフセットされる。レ
ベル２加算器（１３２）の出力は８１ビットの幅を持つ
。レベル２加算器（１３４） Ｖ１レベル１加算器（１
２８）、（１３０）の出力をこれ等の出力の最上位ビッ
トを位置合せして加算する。レベル２加算器（１３４）
の出力は８ｌビツ｝の幅を持つ。２つのレベル２ 加算
！ （１３２）、（１３４）はそれぞれ最下位ビットを
位置合せしてレベル３加算器（１３６）内で互いに加算
する。定数ポ− ｝ （１３８）は、２つ及び３つの半
分の定数を生ずることができる。これ等の定数は又、前
記したように除算及び平方根の演ＫＫ使われるニュート
ン・ラフソン（ Ｎｅｗｔｏｎ−Ｒａｐｈｓｏｎ ）
近似法により必要に応じてレベル３加算器で加算する
ことができる。
乗算器コア（５８）の最終の積は、レペル３加算器（１
３６）により出力され８８ビットの幅を持つ。
３６）により出力され８８ビットの幅を持つ。
乗算
動作時に全精度乗算演算は、変換サイクルが続く乗算器
コア（５８）の４回の通過で行われる。入力オペランド
はシステムバス（４２）カラロードする。６９ヒット被
乗数はＤ−ラッチ（４８）にロードされ、７１ビット乗
数はＣ−ラッチ（４４）にロードする。各入力オペラン
ドは非冗長フォーマットになる。Ａ−ラッチ（５６）及
びフィードバックラッチ（８２）は共にクリアされる。
コア（５８）の４回の通過で行われる。入力オペランド
はシステムバス（４２）カラロードする。６９ヒット被
乗数はＤ−ラッチ（４８）にロードされ、７１ビット乗
数はＣ−ラッチ（４４）にロードする。各入力オペラン
ドは非冗長フォーマットになる。Ａ−ラッチ（５６）及
びフィードバックラッチ（８２）は共にクリアされる。
第１のパスでは乗数の最下位１８ビットは、マルチプレ
クサ（６２）により選定され乗算器コア（５８）の乗数
入力に送る。マルチプレクサ（８２）は初めにＭＵＬＴ
ＩＰＬＩＥＲ ＣＡＲＲＹ−ＩＮ ＩＮＰＵＴを零にセ
ットする。Ｄ−ランチ（４８）内の被乗数は、被乗数の
全部の符号ビットを零にセットすることによ９変換器（
６２）内で符号付きデイジット数に変換される。この値
は、最上位端に零を付けるマルチプレクサ（６６）によ
シ選定する。このようにして得られる７０ビット符号付
きディジット数はこの場合乗算器コア（５８）へのＭＵ
ＬＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴになる。ＭＵＬＴＩ
ＰＬＩＣＡＮＤ ＩＮＰＵＴは乗算手順の残りに対し変
らない−４４Ｋなる。Ａ−ラッチ（５６）及びフィード
バックラッチ（８２）はクリアされるから、乗算器コア
（５８）へのＡＪ）ＤＥＲ ＩＮＰＵＴ及びＦＥＥ−Ｄ
ＢＡＣＫ ＩＮＰＵＴは零である。シック（６８）は、
乗算器コア（５８）で行われる修正ブース記録により非
有効値を持つように保証される、乗算器コア（５８）に
より出力される８８−ビットの積の最上位ビットを打切
シ、得られる８７ビット符号付きデイジット数を結果ラ
ッチ（７０）に出力する。次いで結果ラッチ（７０）は
部分積を含む。この部分積の７５最上位ビットは次いで
フィードバックラッチ（８２）に送られ、又その最下位
１８ビットは表示器（７６）に送られる。フィードバッ
クラッチ（８２）の出力は、シフタ（８４）内で右に１
８個所だけシフトされ乗算器コア（５８）のＦＥＥＪ）
ＢＡＣＸ ＩＮＰＵＴ Ｋ送られる。部分積の最上位７
５ビットだけがフィードバックラッチ（８２）に保持さ
れる。部分積のｌ２の最下位ビットは、フィードバック
ラッチ（８２）のローデイング中に打切られる。６つの
付加的ビットは、シフト（８４）により行われる１８ビ
ットの右シフト演算中に失われる。
クサ（６２）により選定され乗算器コア（５８）の乗数
入力に送る。マルチプレクサ（８２）は初めにＭＵＬＴ
ＩＰＬＩＥＲ ＣＡＲＲＹ−ＩＮ ＩＮＰＵＴを零にセ
ットする。Ｄ−ランチ（４８）内の被乗数は、被乗数の
全部の符号ビットを零にセットすることによ９変換器（
６２）内で符号付きデイジット数に変換される。この値
は、最上位端に零を付けるマルチプレクサ（６６）によ
シ選定する。このようにして得られる７０ビット符号付
きディジット数はこの場合乗算器コア（５８）へのＭＵ
ＬＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴになる。ＭＵＬＴＩ
ＰＬＩＣＡＮＤ ＩＮＰＵＴは乗算手順の残りに対し変
らない−４４Ｋなる。Ａ−ラッチ（５６）及びフィード
バックラッチ（８２）はクリアされるから、乗算器コア
（５８）へのＡＪ）ＤＥＲ ＩＮＰＵＴ及びＦＥＥ−Ｄ
ＢＡＣＫ ＩＮＰＵＴは零である。シック（６８）は、
乗算器コア（５８）で行われる修正ブース記録により非
有効値を持つように保証される、乗算器コア（５８）に
より出力される８８−ビットの積の最上位ビットを打切
シ、得られる８７ビット符号付きデイジット数を結果ラ
ッチ（７０）に出力する。次いで結果ラッチ（７０）は
部分積を含む。この部分積の７５最上位ビットは次いで
フィードバックラッチ（８２）に送られ、又その最下位
１８ビットは表示器（７６）に送られる。フィードバッ
クラッチ（８２）の出力は、シフタ（８４）内で右に１
８個所だけシフトされ乗算器コア（５８）のＦＥＥＪ）
ＢＡＣＸ ＩＮＰＵＴ Ｋ送られる。部分積の最上位７
５ビットだけがフィードバックラッチ（８２）に保持さ
れる。部分積のｌ２の最下位ビットは、フィードバック
ラッチ（８２）のローデイング中に打切られる。６つの
付加的ビットは、シフト（８４）により行われる１８ビ
ットの右シフト演算中に失われる。
ＦＥＥＤＢＡＣＫ ＩＮＰＵＴ Ｋ戻されない結果ラツ
チ（７０）内に記憶されたこれ等の１８ビットは、表示
器（７６）により読取られる。表示器（７６）は、ｌ８
の打切られたビットが零であるか又非零値の符号である
かどうかを記録する符号ラッチ及び零ランチを備えてい
る。
チ（７０）内に記憶されたこれ等の１８ビットは、表示
器（７６）により読取られる。表示器（７６）は、ｌ８
の打切られたビットが零であるか又非零値の符号である
かどうかを記録する符号ラッチ及び零ランチを備えてい
る。
第２及び第３のパスでは乗数の第２及び第３の最下位ピ
ットはそれぞれマルチプレクサ（ ５２ ）Ｋより選定
し乗算器コア（５８）の乗数入力に送る。
ットはそれぞれマルチプレクサ（ ５２ ）Ｋより選定
し乗算器コア（５８）の乗数入力に送る。
■几ＴＩＰＬＩＥＲ ＣＡ｝徂Ｙ− ＩＮはＣ−ラッチ
（４４）の前の４半分の最上位ビツ｝Ｋ等しくセットす
る。
（４４）の前の４半分の最上位ビツ｝Ｋ等しくセットす
る。
ｒｖＩＪＬＴＰＬ工ＣＡＮＤＩＮＰＵ′ｒ及ヒＡＤＤＥ
ＲＩＮＰＵＴハ変ラナイ渣１になっている。ＦＥＥＤＢ
ＡＣＫ ＩＮＰＵＴ は、これを適正に位置合せするよ
うに右に１８個所だけシフトした前のパスからの部分積
を含む。新たな部分積の最上位部分はフィードバックラ
ッチ（８２）Ｋ記憶する。最下位１８ビットは表示器（
７６）により検査する。任意の１を表示器（７６）に送
られる１８ビット内にセットすると、符号ラッチを適当
に更新し、或はこれ等のラッチの古い値を保持する。
ＲＩＮＰＵＴハ変ラナイ渣１になっている。ＦＥＥＤＢ
ＡＣＫ ＩＮＰＵＴ は、これを適正に位置合せするよ
うに右に１８個所だけシフトした前のパスからの部分積
を含む。新たな部分積の最上位部分はフィードバックラ
ッチ（８２）Ｋ記憶する。最下位１８ビットは表示器（
７６）により検査する。任意の１を表示器（７６）に送
られる１８ビット内にセットすると、符号ラッチを適当
に更新し、或はこれ等のラッチの古い値を保持する。
乗Ｘ器コア（５８）への第４のパスは前のノ｛スと同様
であり乗数の最上位１７ビットをマノレチプレクサ（６
２）により選定する。乗数の最終区分は、乗数入力の最
上位ビットを零にセットすることのできる１７ビット値
である。最終積が結果ラッチ（７０）に存在するので、
結果ラッチ（７０）の最上位７５ビットは変換器（７２
） Ｋ送る。残りの１２ビットは、内部に含んだ零ラン
チ及び符号ラッチを更新する表示器（７６） Ｋ入力す
る。符号ラッチの得られる値は変換器（７２）に送る。
であり乗数の最上位１７ビットをマノレチプレクサ（６
２）により選定する。乗数の最終区分は、乗数入力の最
上位ビットを零にセットすることのできる１７ビット値
である。最終積が結果ラッチ（７０）に存在するので、
結果ラッチ（７０）の最上位７５ビットは変換器（７２
） Ｋ送る。残りの１２ビットは、内部に含んだ零ラン
チ及び符号ラッチを更新する表示器（７６） Ｋ入力す
る。符号ラッチの得られる値は変換器（７２）に送る。
変換器（７２）は符号付きデイジット結果を非冗長フォ
ーマットに変換する。表示器（７６）が負数を打切ると
、この結果は１だけ減る。７５ビット数を変換した後、
最上位ビットはつねに零に等しい。残りの７５ビットは
Ｅ−ラッチ（７４）に保持して、結果をシステムを横切
ってシステムバス（４２）を経て読取るようにする。残
りのシステムは又、ビットが打切られたかどうか従って
結果が精密であるかどうかを指示する表示器（７６）Ｖ
ｃ含寸れる零ランチの最終値を読取ることができる。
ーマットに変換する。表示器（７６）が負数を打切ると
、この結果は１だけ減る。７５ビット数を変換した後、
最上位ビットはつねに零に等しい。残りの７５ビットは
Ｅ−ラッチ（７４）に保持して、結果をシステムを横切
ってシステムバス（４２）を経て読取るようにする。残
りのシステムは又、ビットが打切られたかどうか従って
結果が精密であるかどうかを指示する表示器（７６）Ｖ
ｃ含寸れる零ランチの最終値を読取ることができる。
除算演算特定ハードウエア
乗算回路は又、本発明方法に使われる新規な除算法を実
行するのに極めて有用である。この除算法は本出願人に
よる米国特許願明細書「長方形縦横比乗算器を使い除算
を行う方法及び装置」に記載してある。次のハードウエ
アは、前記した方法を使い有効に除算を行うように乗算
回路（ ４０ ） Ｋ加算した。
行するのに極めて有用である。この除算法は本出願人に
よる米国特許願明細書「長方形縦横比乗算器を使い除算
を行う方法及び装置」に記載してある。次のハードウエ
アは、前記した方法を使い有効に除算を行うように乗算
回路（ ４０ ） Ｋ加算した。
除算演算の第１の部分は、ニュートン・ラフソ／の逆数
評価法を使う。この方法は、参照用テーブルからのシー
ド値（ Ｓｅｅｄ Ｖａｌｕｅ ）で出発し、所望の正
確度を必要とする１で次の式でこの値を繰返す。
評価法を使う。この方法は、参照用テーブルからのシー
ド値（ Ｓｅｅｄ Ｖａｌｕｅ ）で出発し、所望の正
確度を必要とする１で次の式でこの値を繰返す。
ｙ”＝ ｙ’ （２−ｙｙ’ ）
この式で
Ｙ＝逆数の新たな値
ｙ’＝逆数の古い値
ｙ＝除数
この式は乗算器コア（５８）を通る２回のパスで評価す
る。除数はＤ−ラッチ（４８）にロードする。
る。除数はＤ−ラッチ（４８）にロードする。
逆数のシード値はＣ−ラッチ（４４）内にロードする。
Ｄ−ラッチ（ｌ８）内の値を変換器（６４）で符号付き
デインツｌ・記法に変換すると、この値は否定される。
デインツｌ・記法に変換すると、この値は否定される。
定数発生器（１３８）は定数２をレベル３加算器（１３
６）に算入する。第１パスの積は（２−ｙｙ’）に等し
い。この積の最上位７５ビットはフイードノにツクラッ
チ（８２） Ｋ記憶する。乗算器コア（５８）を通る第
２のパスは第１パスの結果掛ける逆数の出発近似を乗算
する。
６）に算入する。第１パスの積は（２−ｙｙ’）に等し
い。この積の最上位７５ビットはフイードノにツクラッ
チ（８２） Ｋ記憶する。乗算器コア（５８）を通る第
２のパスは第１パスの結果掛ける逆数の出発近似を乗算
する。
乗算器コア（５８）は■几ＴＩＰＬＩＣＡＮＤ ＩＮＰ
ＵＴ を符号付きデイジットフォーマットで受入れる
ことができるから、非冗長フォーマットへの変換は必要
としない。又乗算器コア（５８）を通る２回の７Ｎ６ス
は背中合わせのクロツクサイクルにある。乗算器コア（
５８）を通る第２のパスでは乗数入力は一定のま１であ
るが、マルチプレクサ（３６）はフィードバックラッチ
（８２）を選択し■几ＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴ
を供給する。
ＵＴ を符号付きデイジットフォーマットで受入れる
ことができるから、非冗長フォーマットへの変換は必要
としない。又乗算器コア（５８）を通る２回の７Ｎ６ス
は背中合わせのクロツクサイクルにある。乗算器コア（
５８）を通る第２のパスでは乗数入力は一定のま１であ
るが、マルチプレクサ（３６）はフィードバックラッチ
（８２）を選択し■几ＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴ
を供給する。
次いで近似逆数を、乗算器コア（５８）を通る２回の付
加的パスを使い或る付加的な時間だけ繰返す。乗算器コ
ア（５８）を通る最終のパスでは逆数バイアス調整係数
をＡ−ラッチ（５６）及びＡＤＤＥＲＩＮＰＵＴを経て
加える。
加的パスを使い或る付加的な時間だけ繰返す。乗算器コ
ア（５８）を通る最終のパスでは逆数バイアス調整係数
をＡ−ラッチ（５６）及びＡＤＤＥＲＩＮＰＵＴを経て
加える。
除算アルゴリズムは、１７ビット商デイジット値を計算
するのに十分な正確さを持つようにするのに１９ビット
逆数値による乗算を必要とする。この逆数に．はこれが
決して小さすぎないことを保証するように小さな逆数バ
イアス調整係数を加えるから、１９ピット値１４２０ビ
ット値にあふれ込む。
するのに十分な正確さを持つようにするのに１９ビット
逆数値による乗算を必要とする。この逆数に．はこれが
決して小さすぎないことを保証するように小さな逆数バ
イアス調整係数を加えるから、１９ピット値１４２０ビ
ット値にあふれ込む。
１９又は２０ピットの乗算のための乗算器コア（５８）
の短い辺への入力オペランドは、１個所だけ左にシフト
したＣ−ラッチ（４４）の第２の最下位１８ビットに対
応する、Ｃ−ラッチ（４４）の欄である。
の短い辺への入力オペランドは、１個所だけ左にシフト
したＣ−ラッチ（４４）の第２の最下位１８ビットに対
応する、Ｃ−ラッチ（４４）の欄である。
１９又は２０ビットの乗算は、乗算器コア（５８）への
ＦＢＥＤＢＡＣＫ ＩＮＰＵＴ を使うことによって
行われる。
ＦＢＥＤＢＡＣＫ ＩＮＰＵＴ を使うことによって
行われる。
１８の最下位ビットは乗算器コア（５８）の■几ＴＰＬ
ＩＥＲＩＮＰＵＴに送る。被乗数はフィードバックラッ
チ（８２）にロードしなければならない。マルチプレク
サ（３６）は、フィードバックラッチ（８２）を選定し
これをＭＵＬＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴ Ｋ送る
。被乗数の付加的コピーをシフタ（８４）で１又は２だ
け左にシフトし乗算器コア（５８）のＦＥＥＤＢＡＣＫ
ＩＮＰｔＪＴ に入力する。
ＩＥＲＩＮＰＵＴに送る。被乗数はフィードバックラッ
チ（８２）にロードしなければならない。マルチプレク
サ（３６）は、フィードバックラッチ（８２）を選定し
これをＭＵＬＴＩＰＬＩＣＡＮＤ ＩＮＰＵＴ Ｋ送る
。被乗数の付加的コピーをシフタ（８４）で１又は２だ
け左にシフトし乗算器コア（５８）のＦＥＥＤＢＡＣＫ
ＩＮＰｔＪＴ に入力する。
逆数の上下の境界が既知であるから、Ｃ−ラッチ（１４
）の前記欄の１８及び１９０ビットはシフタ（８４）を
制御することができる。次の表は、２０ビット逆数の全
部の可能な組合せを示し、又１８及び１９ビットの可能
な組合せが３つしかないことを示す。
）の前記欄の１８及び１９０ビットはシフタ（８４）を
制御することができる。次の表は、２０ビット逆数の全
部の可能な組合せを示し、又１８及び１９ビットの可能
な組合せが３つしかないことを示す。
ビット数 ２０１
０１０×××××××××××××××××ｏｕｘｘｘ
ｘｘｘｘｘｘｘｘｘｘｘｘｘｘ１００００００００００
００００００００Ｘ乗数の第１の１８ビットは、修正ブ
ース記録器（１００）ないし（１１０）内で修正ブース
記録処理を通る。ビット４９及び５０ハ乗算器コア（５
８）へのＦＥＥＤＢＡＣＫ ＩＮＰＴＪＴ ｆ 考慮さ
れる。１８ビットの設定は、修正ブースアルゴリズムを
使い符号化する。１８ビットの設定により通常乗算器コ
ア（ ５８ ”） Ｋ負数を出力させる。全精度乗算演
算中に、負の値を、ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ
を増シテ被乗数を付加的に１回加算することにより
乗算器コア（５８）を通る次のパスで補正する。しかし
この場合乗算器コア（５８）を通る第２のパスがないか
ら、補正は、ＦＥＥＤＢＡＣＫ ＩＮＰＵＴ を経て加
えた被乗数で行われる。
ｘｘｘｘｘｘｘｘｘｘｘｘｘｘ１００００００００００
００００００００Ｘ乗数の第１の１８ビットは、修正ブ
ース記録器（１００）ないし（１１０）内で修正ブース
記録処理を通る。ビット４９及び５０ハ乗算器コア（５
８）へのＦＥＥＤＢＡＣＫ ＩＮＰＴＪＴ ｆ 考慮さ
れる。１８ビットの設定は、修正ブースアルゴリズムを
使い符号化する。１８ビットの設定により通常乗算器コ
ア（ ５８ ”） Ｋ負数を出力させる。全精度乗算演
算中に、負の値を、ＭＵＬＴＩＰＬＩＥＲ ＩＮＰＵＴ
を増シテ被乗数を付加的に１回加算することにより
乗算器コア（５８）を通る次のパスで補正する。しかし
この場合乗算器コア（５８）を通る第２のパスがないか
ら、補正は、ＦＥＥＤＢＡＣＫ ＩＮＰＵＴ を経て加
えた被乗数で行われる。
ビット１８、１９、２０の全部の可能な組合せを、ＦＥ
ＥＤＢＡＣＫ ＩＮＰＵＴ で加えなければならない被
乗数に掛ける数と共に以下に示してある。掛けるｌ及び
掛ける２の被乗数だけしか必要でないから、この数を生
ずるのに必要なノ・−ドウエアはシック（８４）だけで
ある。又ピット１８及び１９はシフタ（８４）の演算を
制御するのに必要なすべてであることは次の表から明ら
かである。
ＥＤＢＡＣＫ ＩＮＰＵＴ で加えなければならない被
乗数に掛ける数と共に以下に示してある。掛けるｌ及び
掛ける２の被乗数だけしか必要でないから、この数を生
ずるのに必要なノ・−ドウエアはシック（８４）だけで
ある。又ピット１８及び１９はシフタ（８４）の演算を
制御するのに必要なすべてであることは次の表から明ら
かである。
ＢＩＴ＃ 加える数２０
１９ １８ １掛ける被乗数０
１ ０ ２掛ける被乗数１ ０ ０
２掛ける被乗数これ等のオペランドに必要なデータ
径路幅は全く明らかでない。乗算回路（４０）を使い行
われる正規の乗算演算に必要なデータ径路幅を理解する
ことが大切である。数の符号付きデイジット表示は、単
一のオーバフ口一ビットをデータ径路に付けることを必
要とする。この単一ビットは、結果を非冗長数に変換し
たときに打切る。この説明のために、オーバフローピッ
トはこのデータ径路幅内では計数しない。修正ブース記
録法は、積を零の付近に中心を合わせ、修正ブース記録
乗数の積の大きさが正規の乗数より１ビット小さくなる
ようにする。このことは又、次のサイクルで積を補正す
る必要のあるときにも当ては筐る。本発明乗算回路では
短辺の入力が１８ビットであれば、この入力は、引続く
サイクルで補正することのできる符号付き部分積及びキ
ャリー・ビットを生ずる。
１９ １８ １掛ける被乗数０
１ ０ ２掛ける被乗数１ ０ ０
２掛ける被乗数これ等のオペランドに必要なデータ
径路幅は全く明らかでない。乗算回路（４０）を使い行
われる正規の乗算演算に必要なデータ径路幅を理解する
ことが大切である。数の符号付きデイジット表示は、単
一のオーバフ口一ビットをデータ径路に付けることを必
要とする。この単一ビットは、結果を非冗長数に変換し
たときに打切る。この説明のために、オーバフローピッ
トはこのデータ径路幅内では計数しない。修正ブース記
録法は、積を零の付近に中心を合わせ、修正ブース記録
乗数の積の大きさが正規の乗数より１ビット小さくなる
ようにする。このことは又、次のサイクルで積を補正す
る必要のあるときにも当ては筐る。本発明乗算回路では
短辺の入力が１８ビットであれば、この入力は、引続く
サイクルで補正することのできる符号付き部分積及びキ
ャリー・ビットを生ずる。
全精度乗算演算中に乗算器コア（５８）を通る最終パス
で、乗数は通常１７ビットに制限される。１７×６９−
ビットの乗算は８６一ビットの結果を生ずる。
で、乗数は通常１７ビットに制限される。１７×６９−
ビットの乗算は８６一ビットの結果を生ずる。
これは、正確に結果ラッチ（７０）をシック（８０）に
結合するバスの幅である。
結合するバスの幅である。
前記した２０−ビット乗算演算は、結果を保持するのに
８６−ビットバスを増さないで行われる。このことは、
３つの余分のビットを考慮しなければならないことを意
味する。３つの余分のビットのうち第１のビットは自明
である。シック（５８）は、加ビット乗算演算中につね
に右に１個所だけシフトする。この右シフトによって、
データ径路の最下位端で１ビットが失われる。しかしこ
の乗算演算は１７ビットに打切られた商の評価を計算す
るのに使われるだけであるから、このビットはいずれに
しても打切られる。
８６−ビットバスを増さないで行われる。このことは、
３つの余分のビットを考慮しなければならないことを意
味する。３つの余分のビットのうち第１のビットは自明
である。シック（５８）は、加ビット乗算演算中につね
に右に１個所だけシフトする。この右シフトによって、
データ径路の最下位端で１ビットが失われる。しかしこ
の乗算演算は１７ビットに打切られた商の評価を計算す
るのに使われるだけであるから、このビットはいずれに
しても打切られる。
第２のビットは、本発明の数学関数評価法に関して使わ
れる乗算回路と協働して使う新規な除算法に依存する。
れる乗算回路と協働して使う新規な除算法に依存する。
たとえば除算演算で２０ビット乗算を使い、除数の逆数
に被除数又は部分剰余を乗ずることによりｌ７−ピット
商デイジット値を計算するのに使う、被除数はつねに右
にシフトされ長辺を６９ビットでな＜６８ピットにし、
このようにして１６−ピット又Ｆｉ１７−ビットの商デ
イジット値が得られる。引続く各パスでは部分剰余は幅
が６９ビットである。しかしこの除算法は、このことが
逆数及び部分剰余の積が決して１８一ビットデイジット
を生ずることがないように十分に小さいときに生ずるだ
けであるような方法である。
に被除数又は部分剰余を乗ずることによりｌ７−ピット
商デイジット値を計算するのに使う、被除数はつねに右
にシフトされ長辺を６９ビットでな＜６８ピットにし、
このようにして１６−ピット又Ｆｉ１７−ビットの商デ
イジット値が得られる。引続く各パスでは部分剰余は幅
が６９ビットである。しかしこの除算法は、このことが
逆数及び部分剰余の積が決して１８一ビットデイジット
を生ずることがないように十分に小さいときに生ずるだ
けであるような方法である。
前記した引き数は、正確な逆数を使って商デイジット値
を計算する場合に妥当なだけである。このようにして第
３のピットが説明される。逆数の評価を使うのでこの評
価の丸めにより商デイジット値を１７ビットよりわずか
に大きくする。この除算法は、商デイジットの実際の正
確な値力玉１７ビットより決して太き〈ｈらないように
する方法である。従って本発明乗算回路は、乗数からの
オ一ノくフローを認識し前記したように変換器（７２）
の飽和容量を使い応答を最大許容１７ビット数にする。
を計算する場合に妥当なだけである。このようにして第
３のピットが説明される。逆数の評価を使うのでこの評
価の丸めにより商デイジット値を１７ビットよりわずか
に大きくする。この除算法は、商デイジットの実際の正
確な値力玉１７ビットより決して太き〈ｈらないように
する方法である。従って本発明乗算回路は、乗数からの
オ一ノくフローを認識し前記したように変換器（７２）
の飽和容量を使い応答を最大許容１７ビット数にする。
本発明の数学関数評価法と協働して使う除算法は、被除
数をＤ−ラッチ（ ４８ ） Ｋロードすることにより
継続する。マルチプレクサ（６２）により定数ポート（
６０）から適当な定数を選定し、結果ラッチ（７０）が
２で割る被除数に等しくなるようにする。この被除数は
、シフタ（８０）を通過しフィードバックラッチ（８２
）内に保持される。次いで除数をＤ−ラッチ（ ４８
） Ｋロードする。除算法の前記した部分で計算した除
数の短い逆数はＣ−ラッチ（４４）の最下位半分内に留
１る。
数をＤ−ラッチ（ ４８ ） Ｋロードすることにより
継続する。マルチプレクサ（６２）により定数ポート（
６０）から適当な定数を選定し、結果ラッチ（７０）が
２で割る被除数に等しくなるようにする。この被除数は
、シフタ（８０）を通過しフィードバックラッチ（８２
）内に保持される。次いで除数をＤ−ラッチ（ ４８
） Ｋロードする。除算法の前記した部分で計算した除
数の短い逆数はＣ−ラッチ（４４）の最下位半分内に留
１る。
第１の商デイジット値は、前記した２０ビット乗算演算
を使い乗算器コア（５８）で短い逆数に被除数を乗ずる
ことによって計算する。この積は、シフタ（５８）で右
に１ビット位置だけシフトした後結果ラッチ（７０）に
保持する。この積は、変換器（７２）で非冗長ビットに
変換しＥ−ラッチ（７４）にロードする。Ｅ−ラッチは
商デイジット値を１７ピットに打切りこれをシステムバ
ス（４２）に入れる。商デイジット値は、システムバス
（４２）カラＣ−ラッチ（４４）の最下位半分に留１る
短い逆数値を乱さないでロードする。
を使い乗算器コア（５８）で短い逆数に被除数を乗ずる
ことによって計算する。この積は、シフタ（５８）で右
に１ビット位置だけシフトした後結果ラッチ（７０）に
保持する。この積は、変換器（７２）で非冗長ビットに
変換しＥ−ラッチ（７４）にロードする。Ｅ−ラッチは
商デイジット値を１７ピットに打切りこれをシステムバ
ス（４２）に入れる。商デイジット値は、システムバス
（４２）カラＣ−ラッチ（４４）の最下位半分に留１る
短い逆数値を乱さないでロードする。
次いで第１の部分剰余を計算する。マルチプレクサ（６
２）ぱＣ−ラッチ（４４）の最上位半分から第１商デイ
ジット値を選定する、変換器（６４）は、Ｄ−ラッチ（
４８）Ｋ記憶され、乗算器コ７（５８）のＭＵＬＴＩＰ
ＬＩＣＡＮＤ ＩＮＰＵＴ を駆動するようにマルチ
プレクサ（６６）によク選定した除数を否定する。
２）ぱＣ−ラッチ（４４）の最上位半分から第１商デイ
ジット値を選定する、変換器（６４）は、Ｄ−ラッチ（
４８）Ｋ記憶され、乗算器コ７（５８）のＭＵＬＴＩＰ
ＬＩＣＡＮＤ ＩＮＰＵＴ を駆動するようにマルチ
プレクサ（６６）によク選定した除数を否定する。
被除数の半分に等しい値はフィードバックラッチ（８２
）からシフタ（８４）を変えない壕１で通過させＦＥＥ
ＤＢＡＣＫ ＩＮＰＩＪ’！’ ヲ乗算器−ｚ ７
（ ５ｓ ） Ｋ駆動−ｊル。
）からシフタ（８４）を変えない壕１で通過させＦＥＥ
ＤＢＡＣＫ ＩＮＰＩＪ’！’ ヲ乗算器−ｚ ７
（ ５ｓ ） Ｋ駆動−ｊル。
次いで第１の商デイジット値を否定した除数を乗じて乗
算器コア（５８）で被除数から差引く。この全過程は単
一のクロツクサイクルで起る。減算演算は結果の１７の
最上位ビットを相殺する。次いで結果ラッチ（７０）内
の値を左に１７ビット位置だけシフトしフィードバック
ラッチ（８２）にロードする。
算器コア（５８）で被除数から差引く。この全過程は単
一のクロツクサイクルで起る。減算演算は結果の１７の
最上位ビットを相殺する。次いで結果ラッチ（７０）内
の値を左に１７ビット位置だけシフトしフィードバック
ラッチ（８２）にロードする。
この処理は、所望数の商デイジット値が得られる１で、
前記した繰返し内の被除数の代りに逐次の各部分剰余を
使い繰返す。
前記した繰返し内の被除数の代りに逐次の各部分剰余を
使い繰返す。
剰余の値は負にすることができる。剰余が負であれば次
の商デイジット値も又負である。しかし商ディジット値
はＭ［ＪＬＴＩＰＬＩＥＲ ＩＮＰＵＴ に送られ次の
剰余を計算するようにする。縄几ＴＩＰＬＩＥＲ ＩＮ
ＰｔＪＴは負数を受入れることができない。表示器（７
６）は、剰余の符号を定め、剰余が負であるときはステ
ータスブロック（７８）で符号ステータスフラグを設定
する。変換器（７２）は符号ステータスフラグに基づい
て商デイジット値を補足し、商デイジット値がつねに正
数に変換されるようにする。変換器（７２）は又、符号
ステータスフラグによシ制御され、被乗数の符号が、新
たな各剰余を計算するときにつねにフィードバックラッ
チ（８２）内に記憶される値の符号とは反対になるよう
にする。
の商デイジット値も又負である。しかし商ディジット値
はＭ［ＪＬＴＩＰＬＩＥＲ ＩＮＰＵＴ に送られ次の
剰余を計算するようにする。縄几ＴＩＰＬＩＥＲ ＩＮ
ＰｔＪＴは負数を受入れることができない。表示器（７
６）は、剰余の符号を定め、剰余が負であるときはステ
ータスブロック（７８）で符号ステータスフラグを設定
する。変換器（７２）は符号ステータスフラグに基づい
て商デイジット値を補足し、商デイジット値がつねに正
数に変換されるようにする。変換器（７２）は又、符号
ステータスフラグによシ制御され、被乗数の符号が、新
たな各剰余を計算するときにつねにフィードバックラッ
チ（８２）内に記憶される値の符号とは反対になるよう
にする。
逆数バイアス調整係数を逆数にその打切りに先だって加
えるので、商デイジット値はｌ８一ビット数内にあふれ
させることができる。商ディジット値がつねにｌ８−ビ
ット値より小さいという除算法の特性が分っているから
、１８−ビット値へのオーバフローは、変換器（７２）
で検出され前記したように最大許容ｌ７−ビット数に代
えられる。
えるので、商デイジット値はｌ８一ビット数内にあふれ
させることができる。商ディジット値がつねにｌ８−ビ
ット値より小さいという除算法の特性が分っているから
、１８−ビット値へのオーバフローは、変換器（７２）
で検出され前記したように最大許容ｌ７−ビット数に代
えられる。
平方根演算特定ハードウェア
本発明方法と協働して使われる乗算回路は又、本出願人
による米国特許願明細書「長方形縦横比乗算器を使い開
平機能を行う方法及び装置」に詳しく記載してある、開
平機能を行う新規な方法と協働して使うことができる。
による米国特許願明細書「長方形縦横比乗算器を使い開
平機能を行う方法及び装置」に詳しく記載してある、開
平機能を行う新規な方法と協働して使うことができる。
本発明方法と協働して使われる、開平機能を行う方法は
除算機能を行う前記した方法に極めて類似している。し
かし平方根機能に使われるが除算機能には使われない若
干の乗算回路（４０）の特長がある。たとえば乗算回路
（４０）は、各平方根値をその計算の際に選択的に否定
できる能力を持たなければならない。このことはＤ−ラ
ッチ（４８）の４つの４半分への再分割により行われる
。最上位４半分は幅が１８ビットであり、残りの３つの
４半分は幅が１７ビットである。
除算機能を行う前記した方法に極めて類似している。し
かし平方根機能に使われるが除算機能には使われない若
干の乗算回路（４０）の特長がある。たとえば乗算回路
（４０）は、各平方根値をその計算の際に選択的に否定
できる能力を持たなければならない。このことはＤ−ラ
ッチ（４８）の４つの４半分への再分割により行われる
。最上位４半分は幅が１８ビットであり、残りの３つの
４半分は幅が１７ビットである。
乗算回路（１０）と協働して使われる、開平機能を行う
方法は、修正ニュートンーラフノン近似を使いオペラン
ドの平方根の逆数の近似を繰返して生ずる。これ等の繰
返しの式は次のようである。
方法は、修正ニュートンーラフノン近似を使いオペラン
ドの平方根の逆数の近似を繰返して生ずる。これ等の繰
返しの式は次のようである。
１’＝ ｙ’ （ ３／２ − ｙ／２（ｙ
つ２ ）この式で ｙ” ＝逆数の新たな値 ｙｌ ＝逆数の古い値 ｙ ＝偶数の指数を持つ各オペランドに対するオペラン
ド ｙ” ＝ ｙ’ （ ３／２ − ｙ（ｙ’）２）こ
の式で ｙ″＝逆数の新たな値 ｙ′＝逆数の古い値 ｙ＝奇数の指数を持つ各オペラン．ドに対するオペラン
ドの半分 前記式の各繰返しは乗算器コア（５８）を通る３回のパ
スで評価され、逆数の値を乗算器コア（５８）を通る６
回のパスで生ずるようにするのに２回の繰返しが必要で
ある。第１のパスに先だって、逆数に対するシード値を
参照用テーブル（図示してない）からシステムバス（４
２）を経てＣ−ラッチ（ ４４ ） Ｋロードする。オ
ペランドは初めにＤ−ラッチ（４８）内にロードする。
つ２ ）この式で ｙ” ＝逆数の新たな値 ｙｌ ＝逆数の古い値 ｙ ＝偶数の指数を持つ各オペランドに対するオペラン
ド ｙ” ＝ ｙ’ （ ３／２ − ｙ（ｙ’）２）こ
の式で ｙ″＝逆数の新たな値 ｙ′＝逆数の古い値 ｙ＝奇数の指数を持つ各オペラン．ドに対するオペラン
ドの半分 前記式の各繰返しは乗算器コア（５８）を通る３回のパ
スで評価され、逆数の値を乗算器コア（５８）を通る６
回のパスで生ずるようにするのに２回の繰返しが必要で
ある。第１のパスに先だって、逆数に対するシード値を
参照用テーブル（図示してない）からシステムバス（４
２）を経てＣ−ラッチ（ ４４ ） Ｋロードする。オ
ペランドは初めにＤ−ラッチ（４８）内にロードする。
第１の反復の第１のパスで■ＪＸ（６６）は、Ｄ−ラッ
チ（ ４８ ） Ｋ記憶されたオペランドを選定してこ
れをＭＵＬＴＴＰＬＩＣＡＮＤ ＩＮＰＵＴ を経て
乗算器コア（５８）に入力する。逆数シード値はＣ−ラ
ッチ（４４）から■ＪＸ（６２）を経て乗算器コア（５
８）の■几ＴＩＰＬＩＥＲＩＮＰＵＴに入力する。次い
で乗算器コア（５８）はシード値と前記式のｙ−ｙ’又
はｙ４，−ｙ’Ｋ対応するオペランドとの積を生成する
。この積は次いでフィードバックラッチ（５２）にロー
ドする。偶数指数に対する２による除算は、シック（６
８）内で右［１個所のシフトにより行われる。
チ（ ４８ ） Ｋ記憶されたオペランドを選定してこ
れをＭＵＬＴＴＰＬＩＣＡＮＤ ＩＮＰＵＴ を経て
乗算器コア（５８）に入力する。逆数シード値はＣ−ラ
ッチ（４４）から■ＪＸ（６２）を経て乗算器コア（５
８）の■几ＴＩＰＬＩＥＲＩＮＰＵＴに入力する。次い
で乗算器コア（５８）はシード値と前記式のｙ−ｙ’又
はｙ４，−ｙ’Ｋ対応するオペランドとの積を生成する
。この積は次いでフィードバックラッチ（５２）にロー
ドする。偶数指数に対する２による除算は、シック（６
８）内で右［１個所のシフトにより行われる。
第２のパスではフィードバックラッチ（８２）内に存在
する前回の積は、Ｃ−ラッチ（４４）内に記憶されたシ
ード値をふたたび乗ずる。この積の生成中に、積を否定
して、加算器（１３６）の定数ポート（１３８）から出
力される定数の３つの半分に加えられ前記式の（ ３／
２ − Ｙ（Ｙつ）及び（ ３／２ − ｙ／２（ｙク
２の項を生成する。これ等の項のうち適当な項を次いで
フィードバックラッチ（８２）にロードする。
する前回の積は、Ｃ−ラッチ（４４）内に記憶されたシ
ード値をふたたび乗ずる。この積の生成中に、積を否定
して、加算器（１３６）の定数ポート（１３８）から出
力される定数の３つの半分に加えられ前記式の（ ３／
２ − Ｙ（Ｙつ）及び（ ３／２ − ｙ／２（ｙク
２の項を生成する。これ等の項のうち適当な項を次いで
フィードバックラッチ（８２）にロードする。
乗算器コア（５８）を通る第３のパスは、Ｃ−ラッチ（
４４）内に記憶されたシード値とフィードバックラッチ
（８２）内に記憶された値との積を生成することによう
繰返しを完了する。この最終積は、変換器（７２）で変
換されＣ−ラッチ（４４） Ｋロードする。オペランド
はＤラツチフィードバックラッチ（８２）内に留１り、
回路（４０）はこれにより前記式の付加的繰返しのため
に初期設定する。
４４）内に記憶されたシード値とフィードバックラッチ
（８２）内に記憶された値との積を生成することによう
繰返しを完了する。この最終積は、変換器（７２）で変
換されＣ−ラッチ（４４） Ｋロードする。オペランド
はＤラツチフィードバックラッチ（８２）内に留１り、
回路（４０）はこれにより前記式の付加的繰返しのため
に初期設定する。
前記式の第２の反復中に乗算器コア（５８）を通る最終
パスで逆数バイアス調整係数を、根デイジット値を生ず
るのに使うときに逆数値がつねに根デイジットの正確な
値又は大きすぎる最終場所で１単位である値を生ずるこ
とを逆数が保証するように前記の値に加える。シフタ（
６８）は１ビット位置だけ左へのシフトを行いデータ径
路内に最高数の有効データピットを許容する。最上位デ
ータピットは、オペランド及び逆数値の正規化により消
費される。逆数の最終値は変換器（７２）で非冗長フォ
ーマットに変換する。又最上位ビットは、Ｅーラッチ（
７４）及びシステムバス（４２）を介してＣ−ラッチ（
４４）の最下位の半分にロードする。逆数の変換中にオ
ペランドに定数ポート（６０）にょシ出力された定数の
半分を乗ずる。シフタ（６８）は、偶数指数に対して１
個所右へのシフトを行い、又奇数の指数に対してはシフ
トを行わない。シフタ（６８）から出力される値は次い
でフィードバックラッチ（８２）にロードされ、奇数指
数に対してはオペランドの半分の値に等しく又偶数指数
に対してはオペランドの狐に等しい。
パスで逆数バイアス調整係数を、根デイジット値を生ず
るのに使うときに逆数値がつねに根デイジットの正確な
値又は大きすぎる最終場所で１単位である値を生ずるこ
とを逆数が保証するように前記の値に加える。シフタ（
６８）は１ビット位置だけ左へのシフトを行いデータ径
路内に最高数の有効データピットを許容する。最上位デ
ータピットは、オペランド及び逆数値の正規化により消
費される。逆数の最終値は変換器（７２）で非冗長フォ
ーマットに変換する。又最上位ビットは、Ｅーラッチ（
７４）及びシステムバス（４２）を介してＣ−ラッチ（
４４）の最下位の半分にロードする。逆数の変換中にオ
ペランドに定数ポート（６０）にょシ出力された定数の
半分を乗ずる。シフタ（６８）は、偶数指数に対して１
個所右へのシフトを行い、又奇数の指数に対してはシフ
トを行わない。シフタ（６８）から出力される値は次い
でフィードバックラッチ（８２）にロードされ、奇数指
数に対してはオペランドの半分の値に等しく又偶数指数
に対してはオペランドの狐に等しい。
本発明方法と協働して使われる平方根法の付加的な要求
は、前回に計算した根ディジット値を後の計算で使わな
ければならないことである。前回の根テイジット値は、
その計算後にシステムバス（４２）の最上位１７ビット
内に存在する。この根デイジット値ＶｉＤ−ラッチ（４
８）の任意の４半分にロードすることができなければな
らない。従って回路（４０）は、この選択的ローデイン
グを許容するマルチプレクサ（５０）、（５２）、（５
４）を備えている。さらに前記したようにＤ−ラッチ（
４８）の各４半分は、負のデイジットを示す負の剰余を
ステータスブロック（７８）内の符号ラッチが示すと否
定することができる。
は、前回に計算した根ディジット値を後の計算で使わな
ければならないことである。前回の根テイジット値は、
その計算後にシステムバス（４２）の最上位１７ビット
内に存在する。この根デイジット値ＶｉＤ−ラッチ（４
８）の任意の４半分にロードすることができなければな
らない。従って回路（４０）は、この選択的ローデイン
グを許容するマルチプレクサ（５０）、（５２）、（５
４）を備えている。さらに前記したようにＤ−ラッチ（
４８）の各４半分は、負のデイジットを示す負の剰余を
ステータスブロック（７８）内の符号ラッチが示すと否
定することができる。
平方根法の別の要求は、各機デイジット値を生ずる打切
システップに先だって乗算器コア（５８）によか出力さ
れる積にディジットバイアス調整係数を選択的に算入で
きることである。これ等の補正係数はＡ−ラッチ（５６
）を経て乗算器コア（５８）のＡＤＤＥ凡ＩＮＰＵＴに
入力され、これ等の係数の加算が平方根法に通常必要で
ある以上にもはやクロックサイクルを招かないようにす
る。
システップに先だって乗算器コア（５８）によか出力さ
れる積にディジットバイアス調整係数を選択的に算入で
きることである。これ等の補正係数はＡ−ラッチ（５６
）を経て乗算器コア（５８）のＡＤＤＥ凡ＩＮＰＵＴに
入力され、これ等の係数の加算が平方根法に通常必要で
ある以上にもはやクロックサイクルを招かないようにす
る。
システム（工０）の残Ｄの部分と協働する乗算回路（４
０）はこのようにして、区分多項式に基づく近似法を使
い数学関数評価法に必要な加算、除算及び平方根の演算
を行うことができる。
０）はこのようにして、区分多項式に基づく近似法を使
い数学関数評価法に必要な加算、除算及び平方根の演算
を行うことができる。
数学関数近似
第６図において回路（４ｏ）と協働して使う本発明の数
学関数近似法はフローチャートの形で例示してある。図
示の方法は、第２図及び第３図に示した回路（４０）の
ような加算ポートを持つ長方形縦横比乗算器を使い迅速
に加算、乗算、除算を行い又平方根演算を行うことので
きる、第１図について述べたシステム（１ｏ）のような
算術コプロセツサシステムで操作するのにとくに適して
いる。
学関数近似法はフローチャートの形で例示してある。図
示の方法は、第２図及び第３図に示した回路（４０）の
ような加算ポートを持つ長方形縦横比乗算器を使い迅速
に加算、乗算、除算を行い又平方根演算を行うことので
きる、第１図について述べたシステム（１ｏ）のような
算術コプロセツサシステムで操作するのにとくに適して
いる。
一般に第６図に示した方法は、若干の規定の最大相対誤
差Ｅ内１で正確な与えられた２ε（ａ，ｂ）Ｋ対する関
数ｆ ［ｚｌに対し近似を計算するのに使う。
差Ｅ内１で正確な与えられた２ε（ａ，ｂ）Ｋ対する関
数ｆ ［ｚｌに対し近似を計算するのに使う。
説明の便宜上、ｆ Ｉｚｌの近似は形ｆａ（ｚつ＝Ｆ
＊ｚ’ ＊Ｉｚ）を持つものとする。この式で２′は入
カ引き数２から得られる減小した引き数である。ｚＪｄ
固定小数点数として表わすことのできる、Ｘがら得られ
る減少した引き数である。Ｐ （ｚｌは２の関数である
。又Ｆは、固定小数点演算を使いＰ ［ｚｌを計算する
ことのできる基準化因数である。この形で近似ｆ，（χ
）を定める１万法では、基点間隔（ａ，ｂ）の部分集合
である間隔でｆ（χ’）／（Ｆ＊Ｘ’） −Ｐ （ｚ
）の最大値を最小にする性質を持つ多項式になるようＫ
Ｐ （７．１を選定する。このような近似はミニマッ
クス近似と呼ばれる。ミニマックス近似に対し、ｆ（χ
つ／（Ｆ＊ｚ’ ）及びＰ（ｚｌｏ間の差の最大値は、
Ｐ［Ｚｌ（７）次数（ｄｅｇｒｅｅ）を増加させるに伴
って減少する。近似の一層一般的な形は、近似の値の決
定が本発明方法と協働して使うどきにシステム（ １０
） Ｋよシ迅速正確に行われる加算、乗算、除算及び
平方根の計算だけを含む場合に、使うことができる。
＊ｚ’ ＊Ｉｚ）を持つものとする。この式で２′は入
カ引き数２から得られる減小した引き数である。ｚＪｄ
固定小数点数として表わすことのできる、Ｘがら得られ
る減少した引き数である。Ｐ （ｚｌは２の関数である
。又Ｆは、固定小数点演算を使いＰ ［ｚｌを計算する
ことのできる基準化因数である。この形で近似ｆ，（χ
）を定める１万法では、基点間隔（ａ，ｂ）の部分集合
である間隔でｆ（χ’）／（Ｆ＊Ｘ’） −Ｐ （ｚ
）の最大値を最小にする性質を持つ多項式になるようＫ
Ｐ （７．１を選定する。このような近似はミニマッ
クス近似と呼ばれる。ミニマックス近似に対し、ｆ（χ
つ／（Ｆ＊ｚ’ ）及びＰ（ｚｌｏ間の差の最大値は、
Ｐ［Ｚｌ（７）次数（ｄｅｇｒｅｅ）を増加させるに伴
って減少する。近似の一層一般的な形は、近似の値の決
定が本発明方法と協働して使うどきにシステム（ １０
） Ｋよシ迅速正確に行われる加算、乗算、除算及び
平方根の計算だけを含む場合に、使うことができる。
従来は、このような近似は、その評価が計算時間によっ
て費用がかかるので有効には使われていない。このよう
な近似を評価する費用は、定数表と近似ｆａ（χつの値
を計算するのに必要な加算、乗算、除算及び平方根とか
らロードを行うのにかかる時間の和である。たとえばＦ
（ｚ） ＝ ａｏ ＋ ａ１ ｚ−１−＊ ２ ａ２ ｚ が定数表に記憶された係数ａｏ， ａｌ，
ａ２？持つ次数２の２の多項式であれば、この場合ホ
ーナー（Ｈｏｒｎｅｒ） ｃ７）規則にょルＰ ［ｚ
１ （７）評価は、次のようにして進行し、 ｐ１ ＝ ｚ＊ａ２＋ ａｌ ｐ■ ＝ ｚ＊Ｐ１ ＋ ａｏ Ｐ（ｚ） ＝ ＰＱ そして定数記憶装置（２８）からの定数の２回のロード
と共Ｋ２回の乗算及び２回の加算を必要とする。本発明
方法と協働して使うシステム（ １０ ） Ｋよりこの
ような近似を使うことが有効になる。その理由は、ＰＩ
及びｐ■の評価中に生ずる形Ｃ＊Ｄ十八の式を迅速に計
算するようにしてあるからである。ホーナーの規則に類
似で数学関数の他の形の近似を迅速に評価するのに使う
ことのできる方式が存在する。
て費用がかかるので有効には使われていない。このよう
な近似を評価する費用は、定数表と近似ｆａ（χつの値
を計算するのに必要な加算、乗算、除算及び平方根とか
らロードを行うのにかかる時間の和である。たとえばＦ
（ｚ） ＝ ａｏ ＋ ａ１ ｚ−１−＊ ２ ａ２ ｚ が定数表に記憶された係数ａｏ， ａｌ，
ａ２？持つ次数２の２の多項式であれば、この場合ホ
ーナー（Ｈｏｒｎｅｒ） ｃ７）規則にょルＰ ［ｚ
１ （７）評価は、次のようにして進行し、 ｐ１ ＝ ｚ＊ａ２＋ ａｌ ｐ■ ＝ ｚ＊Ｐ１ ＋ ａｏ Ｐ（ｚ） ＝ ＰＱ そして定数記憶装置（２８）からの定数の２回のロード
と共Ｋ２回の乗算及び２回の加算を必要とする。本発明
方法と協働して使うシステム（ １０ ） Ｋよりこの
ような近似を使うことが有効になる。その理由は、ＰＩ
及びｐ■の評価中に生ずる形Ｃ＊Ｄ十八の式を迅速に計
算するようにしてあるからである。ホーナーの規則に類
似で数学関数の他の形の近似を迅速に評価するのに使う
ことのできる方式が存在する。
従来は前記したような近似を使うことは有効になってい
ない。本方法は、第１に乗算と共に加算を各反復で行い
、第２に加算、乗算、除算及び平方根を含む変換を行い
、第３Ｋ全×全乗算演算を使うことを必要とする。本方
法の技術を従来のサ一キットを使って実施する場合には
、加算シフト型乗算器の使用により評価が極めて遅く進
行し、又は高速乗算器の構成にかなりのサーキットを使
用しなければならない。配列乗算回路は、引き数の単独
の又は定数により全×全の乗３Ｉをつねに行う必要があ
るので一層複雑になる。
ない。本方法は、第１に乗算と共に加算を各反復で行い
、第２に加算、乗算、除算及び平方根を含む変換を行い
、第３Ｋ全×全乗算演算を使うことを必要とする。本方
法の技術を従来のサ一キットを使って実施する場合には
、加算シフト型乗算器の使用により評価が極めて遅く進
行し、又は高速乗算器の構成にかなりのサーキットを使
用しなければならない。配列乗算回路は、引き数の単独
の又は定数により全×全の乗３Ｉをつねに行う必要があ
るので一層複雑になる。
本発明システムでは従来の問題は、１回の反復で乗算及
び加算を迅速に行うことのできるＡＤＤＥＲＩＮＰＵＴ
を持つ乗算回路（４０）のような長方形配列乗算器の使
用によって解決している。さらに本発明方法と協働して
使う長方形配列乗算器は、高速の乗算、除算及び平方根
の計算を行うことができ、オペランドの適当な基準化の
使用によシ、全×全より少ない乗数を使い正確な乗算を
行うことにより時間を節約することができる。
び加算を迅速に行うことのできるＡＤＤＥＲＩＮＰＵＴ
を持つ乗算回路（４０）のような長方形配列乗算器の使
用によって解決している。さらに本発明方法と協働して
使う長方形配列乗算器は、高速の乗算、除算及び平方根
の計算を行うことができ、オペランドの適当な基準化の
使用によシ、全×全より少ない乗数を使い正確な乗算を
行うことにより時間を節約することができる。
多項式評価法を、１９ Ｘ ６９ビットの縦横比を持つ
乗算器コア（５８）のような乗算器コアを持つ回路（４
０）のような配列乗算回路について述べる。
乗算器コア（５８）のような乗算器コアを持つ回路（４
０）のような配列乗算回路について述べる。
しかし本発明方法が加算ポートを持つ広い範囲の結合＋
Ｘ回路に適用できるものはもちろんである。
Ｘ回路に適用できるものはもちろんである。
前記した加算ポートを持つ特定の乗算回路は、本発明の
説明のために選んだ実施例であって本発明の範囲を限定
するものではない。
説明のために選んだ実施例であって本発明の範囲を限定
するものではない。
第６図は、一般に本発明の数学関数近似法を示すフロー
チャートである。第６図において計算はステップ（１４
０）で開始する。ステップ（１４０）ではシステム（
１０ ） Ｋ近似しようとする関数ｆ（χ）と引き数２
とをロードする。この近似広はステップ（１４２）で継
続する。ステップ（１４２）では引き数χを引き数χ′
及び２にし、このようにして近似法を一層有効にする。
チャートである。第６図において計算はステップ（１４
０）で開始する。ステップ（１４０）ではシステム（
１０ ） Ｋ近似しようとする関数ｆ（χ）と引き数２
とをロードする。この近似広はステップ（１４２）で継
続する。ステップ（１４２）では引き数χを引き数χ′
及び２にし、このようにして近似法を一層有効にする。
変えた引き数χ′及び２を定めると、本近似法はステッ
プ（１４４）で継続する。ステップ（１４４）ではＰ
（ｚ）の値を定める。Ｐ （ｚ）の値を定めた後本近似
法はステップ（１４６）で継続する。ステップ（１４６
）では近似値ｆａ（ｚ’） ＝ Ｆ ｚ’ Ｐ（ｚ）を
定める。本近似法はステップ（１４８）で継続しｆａ（
χつの計算値からｆ Ｉｚｌの近似値を回収する。
プ（１４４）で継続する。ステップ（１４４）ではＰ
（ｚ）の値を定める。Ｐ （ｚ）の値を定めた後本近似
法はステップ（１４６）で継続する。ステップ（１４６
）では近似値ｆａ（ｚ’） ＝ Ｆ ｚ’ Ｐ（ｚ）を
定める。本近似法はステップ（１４８）で継続しｆａ（
χつの計算値からｆ Ｉｚｌの近似値を回収する。
２は一の＜ｚ＜十〇の範囲の２進小数点数であるとする
。２進浮動小数点Ｆｉ３つの各別の欄を使って表わす。
。２進浮動小数点Ｆｉ３つの各別の欄を使って表わす。
すなわち符号Ｓ、シグニフイカンド（ｓｉｇｎｉｆｉｃ
ａｎｄ） Ｍ及び指数Ｂである。これ等の欄は、（−１
）Ｓ＊（Ｍ）＊２ （ Ｅ − ＢＩＡＳ ） に等
しい数を表わすのに使う。ＢＩＡＳ は指数欄に加え
られる随意の定数であり、記憶された全部の数が負でな
い整数である指数Ｂを持つ性質を備える。非零の数のジ
グニフイカンドＭはつねｖｃｌより大きいか１に等しく
２より小さい数である。１対の例は、式ｆａ（χつ＝
Ｆ＊ｘ’ ＊Ｐ （Ｚ） の近似を評価するのに使ラ
たときにこの装置の価値を示す。
ａｎｄ） Ｍ及び指数Ｂである。これ等の欄は、（−１
）Ｓ＊（Ｍ）＊２ （ Ｅ − ＢＩＡＳ ） に等
しい数を表わすのに使う。ＢＩＡＳ は指数欄に加え
られる随意の定数であり、記憶された全部の数が負でな
い整数である指数Ｂを持つ性質を備える。非零の数のジ
グニフイカンドＭはつねｖｃｌより大きいか１に等しく
２より小さい数である。１対の例は、式ｆａ（χつ＝
Ｆ＊ｘ’ ＊Ｐ （Ｚ） の近似を評価するのに使ラ
たときにこの装置の価値を示す。
第ＩＫ入力引き数Ｉの正弦の計算を考える。随意の引き
数χの正弦の近似法は引き数χを次のようにすることに
よって開始する。先ず引き数を恒等式ｓｉｎ（ｚ） ＝
−ｓｉｎ（−ｚ）を使うことによシ非負にする。このこ
とはＸが負であれば、Ｘの代りに−Ｘを使い本近似法に
より定壕る応答は否定してＸの正弦値として戻さなけれ
ばならない。第２Ｋ引き数を、定数π／２の反復の減算
によシπ／４より小さい大きさを持つ値Ｘ′にする。こ
の反復減算演算はＸ割るπ／２の正確な除算Ｋ＠接Ｉ／
Ｃ関連する。この方法から得られる変えた引き数Ｘ′は
Ｘ割るπ／２の除算後の正確な剰余である。第７図に示
すようにこのようにして得られた商の最後の２つの有効
ピットは、ｆａ（ｘつの計算値からのｆ（Ｘｌｖｃ対す
る所要の近似を回収するのに適用しなければならない適
正な恒等式を定めるのに調べて使う。
数χの正弦の近似法は引き数χを次のようにすることに
よって開始する。先ず引き数を恒等式ｓｉｎ（ｚ） ＝
−ｓｉｎ（−ｚ）を使うことによシ非負にする。このこ
とはＸが負であれば、Ｘの代りに−Ｘを使い本近似法に
より定壕る応答は否定してＸの正弦値として戻さなけれ
ばならない。第２Ｋ引き数を、定数π／２の反復の減算
によシπ／４より小さい大きさを持つ値Ｘ′にする。こ
の反復減算演算はＸ割るπ／２の正確な除算Ｋ＠接Ｉ／
Ｃ関連する。この方法から得られる変えた引き数Ｘ′は
Ｘ割るπ／２の除算後の正確な剰余である。第７図に示
すようにこのようにして得られた商の最後の２つの有効
ピットは、ｆａ（ｘつの計算値からのｆ（Ｘｌｖｃ対す
る所要の近似を回収するのに適用しなければならない適
正な恒等式を定めるのに調べて使う。
π／４より小さい大きさを持つ引き数Ｘ′に対しＸ′の
正弦を近似するのに使う近似式は ｆａ（ｘつ ＝ｘ’Ｐ（ｚ） この式でｚ＝（ｘつ は変えた引き数Ｘ′の二乗である
。この場合Ｐ ｉＺｌは多項式 Ｐ（ｚ）＝ ａＱ ＋ ａ１ ｚ ＋ ａ２ ｚ
＋ ａ３ ｚ 十ａ４ ｚ ＋ａｓ ｚ
＋ ａ５ Ｚ ＋ ａ７ ｚ である。
正弦を近似するのに使う近似式は ｆａ（ｘつ ＝ｘ’Ｐ（ｚ） この式でｚ＝（ｘつ は変えた引き数Ｘ′の二乗である
。この場合Ｐ ｉＺｌは多項式 Ｐ（ｚ）＝ ａＱ ＋ ａ１ ｚ ＋ ａ２ ｚ
＋ ａ３ ｚ 十ａ４ ｚ ＋ａｓ ｚ
＋ ａ５ Ｚ ＋ ａ７ ｚ である。
この式の次数７はその１０進形の係数を第８図に示して
ある。π／４より小さい大きさを持つ引き数Ｘ′に対し
ては、近似ｓｉｎ（ｘつ割るＸ’Ｐ［ＺＩＫおける相対
誤差の大きさは１０←２０゜７）よシ小さい。Ｐ ［ｚ
ｌの各係数を定めると、これ等の係数は、定数記憶装置
（２８）からシステムバス（１６）、（４２）を介して
取出し必要に応じ第２図及び第３図に示した乗算回路（
４０ ） Ｋ入力する。
ある。π／４より小さい大きさを持つ引き数Ｘ′に対し
ては、近似ｓｉｎ（ｘつ割るＸ’Ｐ［ＺＩＫおける相対
誤差の大きさは１０←２０゜７）よシ小さい。Ｐ ［ｚ
ｌの各係数を定めると、これ等の係数は、定数記憶装置
（２８）からシステムバス（１６）、（４２）を介して
取出し必要に応じ第２図及び第３図に示した乗算回路（
４０ ） Ｋ入力する。
ホーナーの法則を使う近似Ｐ （ｚｌＯ値の決定は次の
ようＶＣ進行する。Ｐ （ｚｌの評価のホーナーの法貝
１１は次の７つの反復を必要とする。
ようＶＣ進行する。Ｐ （ｚｌの評価のホーナーの法貝
１１は次の７つの反復を必要とする。
Ｐ５ − ｚ ：ａ７ ＋ ａ６，Ｐ５ ＝ ｚ
＊Ｐ５ ＋ａ５， ｐ４ ｚＰ５＋ａ４＋ Ｐ３ − ｚ Ｐ４ ＋ ａ３， Ｐ２ ＝ ｚ Ｐ３ ＋ ａ２， Ｐ１＝ ｚ＊Ｐ２ ＋ ａｔ， ＰＱ − ｚ Ｐｌ＋ ａＱ， Ｐ（ｚｌ＝ ｐｏ これ等はそれぞれ積及び和を含む。評価法は定数記憶装
置（２８）からシステムノζス（１６）（４２）を介し
て定数ａ７で開始する。定数３７は、Ｃ−ラッチ（４４
）に保持されＭＵＸ （ ６２ ）を経て乗算器コア（
５３ ） （７） ＭＵＬＴＩＰＬＩＥＲ 入力に入
力する。引き数２は、システムバヌ（４２）からＤ−ラ
ッチ（ ４８ ） Ｋロードされ変換器（６４）及び■
ＪＸ（６６）を経て乗算器コア（５８）に入力されるへ
ｉｔＪＬＴＩＰＬＩｃＡＮＤ に入力する。次いで乗算
器コア（５８）は前記したようＫ積ａ７＊ｚ を生成
する。引き数２は６９ビットの情報を含むが、定数８７
は乗算器コア（５８）を通るパスごとに１８ピットの情
報だけしか含１ない。すなわち全精度積の７＊ｚを生成
するのに１、２、３又は４サイクルかかる。サイクル数
は係数の７内の先行非零ビットの数による。定数ａ６は
又システムバス（１６）、（４２）を介し定数記憶装置
（２８）から八一ラッチ（５６）ＶＣロートする。Ａ−
ラッチ（５６）からこの定数は乗算器コア（５８）のＡ
ＤＤＥＲ入力する。定数ａ６は次いで積ａ６＊ｚＫ加え
て和Ｐ６＝ ａｆｚ＋ ａ５ を生成する。
＊Ｐ５ ＋ａ５， ｐ４ ｚＰ５＋ａ４＋ Ｐ３ − ｚ Ｐ４ ＋ ａ３， Ｐ２ ＝ ｚ Ｐ３ ＋ ａ２， Ｐ１＝ ｚ＊Ｐ２ ＋ ａｔ， ＰＱ − ｚ Ｐｌ＋ ａＱ， Ｐ（ｚｌ＝ ｐｏ これ等はそれぞれ積及び和を含む。評価法は定数記憶装
置（２８）からシステムノζス（１６）（４２）を介し
て定数ａ７で開始する。定数３７は、Ｃ−ラッチ（４４
）に保持されＭＵＸ （ ６２ ）を経て乗算器コア（
５３ ） （７） ＭＵＬＴＩＰＬＩＥＲ 入力に入
力する。引き数２は、システムバヌ（４２）からＤ−ラ
ッチ（ ４８ ） Ｋロードされ変換器（６４）及び■
ＪＸ（６６）を経て乗算器コア（５８）に入力されるへ
ｉｔＪＬＴＩＰＬＩｃＡＮＤ に入力する。次いで乗算
器コア（５８）は前記したようＫ積ａ７＊ｚ を生成
する。引き数２は６９ビットの情報を含むが、定数８７
は乗算器コア（５８）を通るパスごとに１８ピットの情
報だけしか含１ない。すなわち全精度積の７＊ｚを生成
するのに１、２、３又は４サイクルかかる。サイクル数
は係数の７内の先行非零ビットの数による。定数ａ６は
又システムバス（１６）、（４２）を介し定数記憶装置
（２８）から八一ラッチ（５６）ＶＣロートする。Ａ−
ラッチ（５６）からこの定数は乗算器コア（５８）のＡ
ＤＤＥＲ入力する。定数ａ６は次いで積ａ６＊ｚＫ加え
て和Ｐ６＝ ａｆｚ＋ ａ５ を生成する。
項Ｐ６は次いで変換してＣ−ラッチ（ ４４ ） ｖｃ
システムバス（４２）を経てロードする。Ｃ−ラッチ（
４４）に保持した後、Ｐ６はＭＵＸ （ ６２ ）を経
て乗算器コア（ ５８ ） Ｋ ＭＵＬＴＩＰＬＩＥＲ
入力を経テ入力シテ、Ｐ６及び引き数２の積を生或す
る。係数３５は乗算器コア（ ５８ ） ｃ７） ＡＤ
ＤＢＩ｛，入力に同時に入力されａ５ヲＰ６＊ｚに加え
てＰ５＝Ｐ６ｚ十ａ５を生成するようにする。
システムバス（４２）を経てロードする。Ｃ−ラッチ（
４４）に保持した後、Ｐ６はＭＵＸ （ ６２ ）を経
て乗算器コア（ ５８ ） Ｋ ＭＵＬＴＩＰＬＩＥＲ
入力を経テ入力シテ、Ｐ６及び引き数２の積を生或す
る。係数３５は乗算器コア（ ５８ ） ｃ７） ＡＤ
ＤＢＩ｛，入力に同時に入力されａ５ヲＰ６＊ｚに加え
てＰ５＝Ｐ６ｚ十ａ５を生成するようにする。
この方法は、係数ａＯを前回の積Ｐ１＊ｚに加えＰＯ
一ｐｉ ｚ ＋ ａＱを生成する１で継続する。この点
て最？結果を変換しＰ （ｚｌの最終値をＥ−ラッチ（
７４）に入れる。Ｐ （ｚｌＯ値を定めると、Ｘ′の正
弦の近似値ｆａ（ｘ’） ＝ ｘ’ Ｐ（ｚ）は、浮動
小数点乗算を使イＸ’及びＰ（ｚ）の積を計算すること
によって定める。
一ｐｉ ｚ ＋ ａＱを生成する１で継続する。この点
て最？結果を変換しＰ （ｚｌの最終値をＥ−ラッチ（
７４）に入れる。Ｐ （ｚｌＯ値を定めると、Ｘ′の正
弦の近似値ｆａ（ｘ’） ＝ ｘ’ Ｐ（ｚ）は、浮動
小数点乗算を使イＸ’及びＰ（ｚ）の積を計算すること
によって定める。
計算する数学関数ｆ（ｘ）に従ってステップ（１４８）
に示すようｖｃｆｔ幻の所要の近似を回復するのにｆａ
（ｘつの計算値に変換を適用することが必要である。第
７図に示すように正弦関数に対しこれ等の最終変換は、
１ − ｓ＋ｎ（ｘつの正方根の可能な計算と共に結果
の可能な否定を含む。
に示すようｖｃｆｔ幻の所要の近似を回復するのにｆａ
（ｘつの計算値に変換を適用することが必要である。第
７図に示すように正弦関数に対しこれ等の最終変換は、
１ − ｓ＋ｎ（ｘつの正方根の可能な計算と共に結果
の可能な否定を含む。
本発明方法により、ホーナーの法則に生ずる乗算及びカ
ロｇ ｚ ａ７ ＋ ａ５， ｚ＊Ｐ６＋ａ５−ｚ＊Ｐ
１ ＋ａ■を迅速に計算することができる。本発明方法
により又、 Ｊ １ − ｓｉｎ２（ｘつ のように平方根の高速計算ができる。これは第７図に示
すように必要である。本発明方法は又全×全以下の乗算
を行うことにより時間を節約することができる。第９図
は、第８図に示した１０進形を持つＰ （ｚｌの１６進
形の係数を示す。ホーナーＩＰ：．ｖｃよるＰ （ｚｌ
によるＰ （ｚｌの評価に使う７個の反復は、全×全の
乗法だけしか使わなければ通常２８クロツクサイクルを
要する。第９図に示した１６進形の数の調査によシ、Ｐ
ｌｚｌを評価するのに必要なクロツクサイクルの数は
２８クロツクサイクルから２２クロツクサイクルに減ら
せることを示す。Ｘの正弦をＣＯＲＪ）ＩＣ法により評
価するときは、同様に正確な結果の決定には評価のため
Ｋ ９６クロツクサイクルを要し、定数表Ｋ ３２の定
数の記憶を必要とする。本発明方法と協働して乗算回路
（ ４０ ） ｔ持つシステム（１０）を使うときは、
結果の決定には評価のためＫ３２クロックサイクルを要
し定数表への７定数の記憶を必要とする。別の考慮点は
、本発明方法によるＰ （ｚ｝の計算が固定小数点演算
を使い積及び和の計算によクー層早くなることである。
ロｇ ｚ ａ７ ＋ ａ５， ｚ＊Ｐ６＋ａ５−ｚ＊Ｐ
１ ＋ａ■を迅速に計算することができる。本発明方法
により又、 Ｊ １ − ｓｉｎ２（ｘつ のように平方根の高速計算ができる。これは第７図に示
すように必要である。本発明方法は又全×全以下の乗算
を行うことにより時間を節約することができる。第９図
は、第８図に示した１０進形を持つＰ （ｚｌの１６進
形の係数を示す。ホーナーＩＰ：．ｖｃよるＰ （ｚｌ
によるＰ （ｚｌの評価に使う７個の反復は、全×全の
乗法だけしか使わなければ通常２８クロツクサイクルを
要する。第９図に示した１６進形の数の調査によシ、Ｐ
ｌｚｌを評価するのに必要なクロツクサイクルの数は
２８クロツクサイクルから２２クロツクサイクルに減ら
せることを示す。Ｘの正弦をＣＯＲＪ）ＩＣ法により評
価するときは、同様に正確な結果の決定には評価のため
Ｋ ９６クロツクサイクルを要し、定数表Ｋ ３２の定
数の記憶を必要とする。本発明方法と協働して乗算回路
（ ４０ ） ｔ持つシステム（１０）を使うときは、
結果の決定には評価のためＫ３２クロックサイクルを要
し定数表への７定数の記憶を必要とする。別の考慮点は
、本発明方法によるＰ （ｚ｝の計算が固定小数点演算
を使い積及び和の計算によクー層早くなることである。
この場合浮動小数点数の指数を得るサーキツ｝ ＩＪの
必要がないから計算を一層早くする。浮動小数点演算の
使用を必要とする唯一の乗算は最終積Ｘ′及びＰｔｚ＋
である。Ｘ′とＰ（ｚｌとのこのような浮動小数点積は
、広い動的範囲の可能な入力引き数Ｘを生ずるのに必要
である。
必要がないから計算を一層早くする。浮動小数点演算の
使用を必要とする唯一の乗算は最終積Ｘ′及びＰｔｚ＋
である。Ｘ′とＰ（ｚｌとのこのような浮動小数点積は
、広い動的範囲の可能な入力引き数Ｘを生ずるのに必要
である。
本発明に伴う重要な考慮点は、引き数Ｘの減小が減小引
き数Ｘ′及びＺＫ導入される誤差を最小にするのに極め
て正確に行わなければならないことである。このような
誤差は、近似の実際の計算が減小引き数を使って行われ
るので挽回できないからである。引き数Ｘの減小は通常
、引き数Ｘの広い動的範囲に適応するのに本システムに
より適応される最高に利用できる精度で通常行われる。
き数Ｘ′及びＺＫ導入される誤差を最小にするのに極め
て正確に行わなければならないことである。このような
誤差は、近似の実際の計算が減小引き数を使って行われ
るので挽回できないからである。引き数Ｘの減小は通常
、引き数Ｘの広い動的範囲に適応するのに本システムに
より適応される最高に利用できる精度で通常行われる。
入力引き数Ｘのこの正確な減小は又他の関数の計算にも
必要である。
必要である。
本システムの利用できる精度が最終結果に必要な精度よ
シ十分に高ければ、多項式に基づく近似のひんぱんに引
用される単調でない動作をなくすことができる。多項式
に基づく近似の単調でない動作をなくすことはできる。
シ十分に高ければ、多項式に基づく近似のひんぱんに引
用される単調でない動作をなくすことができる。多項式
に基づく近似の単調でない動作をなくすことはできる。
その理由は、加算、減算、乗算、除算及び平方根の演算
を最終結果に必要であるよりも高い精度で行うことが最
終結果の値を定めるときに捨てられるビットに単調でな
い動作を制限するからである。たとえばπＡよシ小さい
大きさを持つ引き数Ｘに対し正弦関数を近似するときは
、１０（−１９・７）よシ小さい大きさを相対誤差が持
つ近似はいずれもその先行６４有効ビットに切ったとき
に単調になる。
を最終結果に必要であるよりも高い精度で行うことが最
終結果の値を定めるときに捨てられるビットに単調でな
い動作を制限するからである。たとえばπＡよシ小さい
大きさを持つ引き数Ｘに対し正弦関数を近似するときは
、１０（−１９・７）よシ小さい大きさを相対誤差が持
つ近似はいずれもその先行６４有効ビットに切ったとき
に単調になる。
長方形縦横比乗算器を使う本方法の性能向上を示す第２
の例は、入力引き数Ｘの底２の対数すなわちｔａｇ （
ｘ）の計算の方法がある。引き数減小、２ 近似の計算及び正弦関数に使う結果変換の一般的解決法
は、又底２の対数関数に対しても使われる。
の例は、入力引き数Ｘの底２の対数すなわちｔａｇ （
ｘ）の計算の方法がある。引き数減小、２ 近似の計算及び正弦関数に使う結果変換の一般的解決法
は、又底２の対数関数に対しても使われる。
しかし本発明方法の価値を理解するＶｃＦｉ、引き数減
小と本方法の多項式評価位相との調査が必要である。
小と本方法の多項式評価位相との調査が必要である。
正でない引き数Ｘに対する底２の対数の値を計算するＫ
は通常誤差が考えられる。従って正数である引き数ＸＫ
対する底２０対数の近似を考える。
は通常誤差が考えられる。従って正数である引き数ＸＫ
対する底２０対数の近似を考える。
引き数Ｘの底２の対数の引き数減小の方法は、先ず引き
数Ｘの２進浮動小数点表示をそのシグニフイカンドＭ及
びその指数ＥＫ分離することにより開始する。その符号
Ｓは、Ｘがつねに正であるから必要がない。前記したよ
うに２進浮動小数点数のシグニフイカンドは１より大き
いか１に等しく２より小さい数である。入力引き数Ｘの
シグニフイカンドＭが２より大きいか又は２より小さい
か２Ｋ等しいかに従って、ｙの値は、第１０図に示すよ
うに計算され、ＪｚＡ−Ｌ より太き〈かつＪＴ−１
より小さく又はｆ丁−１に等しい数である。第１０図に
示すようにｙの決定は、１の減算に先だってＸのシグニ
フイカンドＭ割る２の可能な除算を含み、２で割る潜在
的除算は浮動小数点演算の使用を必要としない。引き数
減算は、ｘ’ ＝ｙ／（ ２＋ｙ ）を計算することに
よう継続する。Ｘ′のこの計算は、乗算回路（４０）が
ｙ割る２＋ｙの所要の除算を迅速正確に行うことが前記
したようにできることを必要とする。
数Ｘの２進浮動小数点表示をそのシグニフイカンドＭ及
びその指数ＥＫ分離することにより開始する。その符号
Ｓは、Ｘがつねに正であるから必要がない。前記したよ
うに２進浮動小数点数のシグニフイカンドは１より大き
いか１に等しく２より小さい数である。入力引き数Ｘの
シグニフイカンドＭが２より大きいか又は２より小さい
か２Ｋ等しいかに従って、ｙの値は、第１０図に示すよ
うに計算され、ＪｚＡ−Ｌ より太き〈かつＪＴ−１
より小さく又はｆ丁−１に等しい数である。第１０図に
示すようにｙの決定は、１の減算に先だってＸのシグニ
フイカンドＭ割る２の可能な除算を含み、２で割る潜在
的除算は浮動小数点演算の使用を必要としない。引き数
減算は、ｘ’ ＝ｙ／（ ２＋ｙ ）を計算することに
よう継続する。Ｘ′のこの計算は、乗算回路（４０）が
ｙ割る２＋ｙの所要の除算を迅速正確に行うことが前記
したようにできることを必要とする。
Ｘの底２の対数の近似は、ｗ＝（ｘつとＸ′の二乗とを
計算しＸ掛けるＸ’ ＊Ｑ（Ｗ）の底２の対数を近似す
ることによシ継続する。この式でＱｆｗ＋は次数９の多
項式であり、Ｑ （ｗｌ ＝ ｂＱ ＋ ｂｌ＊ｗ ＋
ｂ２＊ｗ２＋ ｂ３”Ｗ３＋ｂ４＊Ｗ４＋ｂ５＊Ｗ５
＋ｂ６＊Ｗ６＋ｂ７＊Ｗ７＋ｂ８＊Ｗ８＋ｂ９＊Ｗ９ ？の式の１０進形の係数は第１０図に示してある。
計算しＸ掛けるＸ’ ＊Ｑ（Ｗ）の底２の対数を近似す
ることによシ継続する。この式でＱｆｗ＋は次数９の多
項式であり、Ｑ （ｗｌ ＝ ｂＱ ＋ ｂｌ＊ｗ ＋
ｂ２＊ｗ２＋ ｂ３”Ｗ３＋ｂ４＊Ｗ４＋ｂ５＊Ｗ５
＋ｂ６＊Ｗ６＋ｂ７＊Ｗ７＋ｂ８＊Ｗ８＋ｂ９＊Ｗ９ ？の式の１０進形の係数は第１０図に示してある。
ｌｏｇ （ｘｌ掛けるＸ′＊Ｑ（Ｗ）を近似する際の相
対誤差は１０Ｃ２１゜７）より小さい。正弦関数の近似
の評価に関しては、ホーナーの方法を使い多項式Ｑｔｗ
ｌを評価しそれぞれ１回の乗算及び１回の加算を含む９
回の反復を使うことができる。固定小数点演算を使いＱ
■■■）を評価しようとする場合には、この多孔式の各
係数ｂＱ，ｂｌ，・・・ｂ９ は４で割ることにより
Ｑ（ｗｌの値を固定小数点演算を使い定めることができ
なければならない。１６進形のこれ等の係数を考慮する
と４で割ったときに第１１図に示すように、短×全の乗
算を使う本発明方法の能力は１６進形のこれ等の係数の
う゜ちいずれも十分に多〈の先行零を持たないから利用
することができないという早い結論になる。
対誤差は１０Ｃ２１゜７）より小さい。正弦関数の近似
の評価に関しては、ホーナーの方法を使い多項式Ｑｔｗ
ｌを評価しそれぞれ１回の乗算及び１回の加算を含む９
回の反復を使うことができる。固定小数点演算を使いＱ
■■■）を評価しようとする場合には、この多孔式の各
係数ｂＱ，ｂｌ，・・・ｂ９ は４で割ることにより
Ｑ（ｗｌの値を固定小数点演算を使い定めることができ
なければならない。１６進形のこれ等の係数を考慮する
と４で割ったときに第１１図に示すように、短×全の乗
算を使う本発明方法の能力は１６進形のこれ等の係数の
う゜ちいずれも十分に多〈の先行零を持たないから利用
することができないという早い結論になる。
短×全の乗算を使う本発明の能力をどのように利用でき
るかを例示するように、Ｘ′の大きさが決して０．１７
２より大きくないことに留意して開始する。従ってｚ
＝ ３２＊（Ｘつ２がＸ′の自乗の３２倍であれば、２
の大きさは０．９４７より決して大きくはない。
るかを例示するように、Ｘ′の大きさが決して０．１７
２より大きくないことに留意して開始する。従ってｚ
＝ ３２＊（Ｘつ２がＸ′の自乗の３２倍であれば、２
の大きさは０．９４７より決して大きくはない。
Ｘの底２の対数の近似は４ ｘ’＊ Ｐ（ｚ）と書くこ
とができる。この場合Ｐ （ｚｌは次のような多項式で
ある。
とができる。この場合Ｐ （ｚｌは次のような多項式で
ある。
Ｐ ｌｚｌ＝ ａＱ ＋ ａｌ＊ｚ ＋ ａ２”ｚ”＋
ａ３＊ｚ３＋ ａ４＊ｚ’＋ａ５＊ｚ５＋ ａ６＊ｚ
’＋ ａ７＊ｚ”＋ ａ８＊ｚ８＋ ａ９＊Ｚ９この式
の１６進形の係数は第１３図に示してある。短×長の乗
算を使えることはこの表から明らかである。第１３図を
考えると、Ｐ （ｚｌの評価が１回の％×全、３回のμ
×全、３回の３／４×全及び２回の全×全の乗算を行う
ことができることを示す。多項弐Ｐ ［ｚｌの評価は従
って、全×全の乗算だけしか使わない場合に必要な３６
回のクロツクサイクルの代りに短×全乗算を使えば２４
回のクロツクサイクルで完了することができる。このよ
うにして、Ｐ （ｚｌＯ値を定めるのに必要なクロツク
サイクルの数が３３嘩の減少になる。
ａ３＊ｚ３＋ ａ４＊ｚ’＋ａ５＊ｚ５＋ ａ６＊ｚ
’＋ ａ７＊ｚ”＋ ａ８＊ｚ８＋ ａ９＊Ｚ９この式
の１６進形の係数は第１３図に示してある。短×長の乗
算を使えることはこの表から明らかである。第１３図を
考えると、Ｐ （ｚｌの評価が１回の％×全、３回のμ
×全、３回の３／４×全及び２回の全×全の乗算を行う
ことができることを示す。多項弐Ｐ ［ｚｌの評価は従
って、全×全の乗算だけしか使わない場合に必要な３６
回のクロツクサイクルの代りに短×全乗算を使えば２４
回のクロツクサイクルで完了することができる。このよ
うにして、Ｐ （ｚｌＯ値を定めるのに必要なクロツク
サイクルの数が３３嘩の減少になる。
要するに本発明により数学関数の近似の計算を行う新規
な方法が得られる。本方法は３つの主要ステップ：｛１
｝多項式に基づく近似が一層有効である範囲に出発引き
数Ｘの大きさを減小し、（２）この減小した引き数と提
案された回路の特別の機能とを使い結果を計算し、（３
）この計算した結果を近似される数学関数の値を近似す
る値に変換することから戒っている。
な方法が得られる。本方法は３つの主要ステップ：｛１
｝多項式に基づく近似が一層有効である範囲に出発引き
数Ｘの大きさを減小し、（２）この減小した引き数と提
案された回路の特別の機能とを使い結果を計算し、（３
）この計算した結果を近似される数学関数の値を近似す
る値に変換することから戒っている。
本発明方法の重要な技術的利点は、迅速正確な乗算除算
及び平方根の演算を行うように協働する加算ポート及び
協働するサーキツ｝ ＩＪを持つ長方形縦横比乗算器を
使用することにある。付加的加算ポートにより本システ
ムは１回の反覆で乗算及び加算を行うことができる。こ
れ等の特長によう本システムは、Ｎ回の反復でホーナー
の法則を使い次数Ｎの多項式を評価し乗じようとする数
の１つに先行零を利用することによシ所要の乗算演算を
一層迅速に行うことができる。
及び平方根の演算を行うように協働する加算ポート及び
協働するサーキツ｝ ＩＪを持つ長方形縦横比乗算器を
使用することにある。付加的加算ポートにより本システ
ムは１回の反覆で乗算及び加算を行うことができる。こ
れ等の特長によう本システムは、Ｎ回の反復でホーナー
の法則を使い次数Ｎの多項式を評価し乗じようとする数
の１つに先行零を利用することによシ所要の乗算演算を
一層迅速に行うことができる。
本発明の他の有利な特長は、比較的少数の定数を使用し
て与えられたレベルの正確さの得られることである。こ
の特長により本システムは定数記憶装置に釦ける定数の
記憶に一層小さい空間を割当てればよい。
て与えられたレベルの正確さの得られることである。こ
の特長により本システムは定数記憶装置に釦ける定数の
記憶に一層小さい空間を割当てればよい。
本方法は又多項式に基づ〈関数近似法の使用に関しひん
ぱんに行われる単調でない動作の障害を除〈。多孔式に
基づく近似法の単調でない動作は、加算、乗算、除算及
び平方根の各演算を最終応答の精度に必要であるよりも
十分に高い精度で行うことによりなくすことができる。
ぱんに行われる単調でない動作の障害を除〈。多孔式に
基づく近似法の単調でない動作は、加算、乗算、除算及
び平方根の各演算を最終応答の精度に必要であるよりも
十分に高い精度で行うことによりなくすことができる。
さらに時間空間の節約の特長は、長方形縦横比乗算器を
使い迅速に行われる変換による定数及びオペランドの基
準化である。この基準化により、精度の低下を伴わない
で定数及びオペランドの乗算に一層複雑でない乗算器を
使うことができる。
使い迅速に行われる変換による定数及びオペランドの基
準化である。この基準化により、精度の低下を伴わない
で定数及びオペランドの乗算に一層複雑でない乗算器を
使うことができる。
この規準化は又、全×全の乗算の応答をクロツクサイク
ルが一層少なくて済む同等の短×全の乗算として行うこ
とができる。
ルが一層少なくて済む同等の短×全の乗算として行うこ
とができる。
本発明方法を特定の回路実施例に関して述べたが、本発
明の関数近似法は、広い範囲の縦横比と広い範囲に変る
個数の加算ボートとを持つ多数の乗算器に符号付きデイ
ジット又は非冗長フォーでマットを使い同様に適用でき
る。
明の関数近似法は、広い範囲の縦横比と広い範囲に変る
個数の加算ボートとを持つ多数の乗算器に符号付きデイ
ジット又は非冗長フォーでマットを使い同様に適用でき
る。
本発明はなおその精神を逸脱しないで種種の変化変型を
行うことができるのはもちろんである。
行うことができるのはもちろんである。
第１図は本発明方法を利用するように構成した数値処理
システムのブロック図である。 第２図は本発明方法に協働して使うのに適した乗算回路
のブロック図である。 第３図は本発明方法に協働して使うのに適した乗算器コ
ア回路の配線図である。 第４図は第２図の乗算回路に使う加算回路の演算を示す
真理値表である。 第５図はＭＵＸを表示した表である。 第６図は本発明方法を示すフローテヤートである。 第７図は本発明方法を使う正弦関数の評価用の所要の結
果変換を示す表である。 第８図及び第９図は本発明方法に協働して使う定数の表
である。 第１０図は本発明方法を使いｔＯｇ２関数の回復処理を
行うのに必要な式を示す。 第１１図、第１２図及び第１３図は本発明方法に協働し
て使う定数の表である。 １０・・・数値処理システム、１８・・・制御タイミン
グ回路、２０・・・マイクロプログラム記憶装置、２８
・・・定数記憶装置、３４・・・乗算回路、４０・・・
長方形縦横比乗算回路 第２ （２０ビット） ０ ０ ０ Ｏ ｃ［３５：３川 １，！ＳＢＬＳ日 ｃ［Ｉ７］ ｃ［＋６０１ ｃ［３５］ ｃ［５３］ Ｏ ｃ［３４］ ｃ［３４： １８］ ｃ［５２：３６１ ｃ［７０：５４］ ｃ［３３：１７］ ０ ｃ［Ｉ７］ ｃ［３５］ ｃ［５３］ Ｏ 定数ポート３０からの定数 Ｏ ０ Ｏ Ｏ １０拳２−１７ Ｏ ０ ００Ａ ＨＥＸ ２−−１ Ｏ ０ １００Ｈα ＦＩＣ；． ５ 手続補正書（斌） 特 許 庁 長 官 殿 １．事件の表示 平戒２年特許願第２６３２６７号 ３，補正をする者 事件との関係 判一千出臥 サイリクス、コーパレイシャン ７．補正の内容 別紙のとおり
システムのブロック図である。 第２図は本発明方法に協働して使うのに適した乗算回路
のブロック図である。 第３図は本発明方法に協働して使うのに適した乗算器コ
ア回路の配線図である。 第４図は第２図の乗算回路に使う加算回路の演算を示す
真理値表である。 第５図はＭＵＸを表示した表である。 第６図は本発明方法を示すフローテヤートである。 第７図は本発明方法を使う正弦関数の評価用の所要の結
果変換を示す表である。 第８図及び第９図は本発明方法に協働して使う定数の表
である。 第１０図は本発明方法を使いｔＯｇ２関数の回復処理を
行うのに必要な式を示す。 第１１図、第１２図及び第１３図は本発明方法に協働し
て使う定数の表である。 １０・・・数値処理システム、１８・・・制御タイミン
グ回路、２０・・・マイクロプログラム記憶装置、２８
・・・定数記憶装置、３４・・・乗算回路、４０・・・
長方形縦横比乗算回路 第２ （２０ビット） ０ ０ ０ Ｏ ｃ［３５：３川 １，！ＳＢＬＳ日 ｃ［Ｉ７］ ｃ［＋６０１ ｃ［３５］ ｃ［５３］ Ｏ ｃ［３４］ ｃ［３４： １８］ ｃ［５２：３６１ ｃ［７０：５４］ ｃ［３３：１７］ ０ ｃ［Ｉ７］ ｃ［３５］ ｃ［５３］ Ｏ 定数ポート３０からの定数 Ｏ ０ Ｏ Ｏ １０拳２−１７ Ｏ ０ ００Ａ ＨＥＸ ２−−１ Ｏ ０ １００Ｈα ＦＩＣ；． ５ 手続補正書（斌） 特 許 庁 長 官 殿 １．事件の表示 平戒２年特許願第２６３２６７号 ３，補正をする者 事件との関係 判一千出臥 サイリクス、コーパレイシャン ７．補正の内容 別紙のとおり
Claims (1)
- 【特許請求の範囲】 １、複数の数学関数の近似を計算する数値システムにお
いて、評価しようとする選定した関数と近似を計算しよ
うとする間隔と結果における最大許容相対誤差と初期引
き数とをシステム内部に入力するサーキツトリと、 前記初期引き数を第１及び第２の変換した引き数に変換
するサーキツトリと、 前記第２変換引き数の関数で前記の選定した数学関数に
協働する多項式近似を評価するサーキットリと、 前記の第１の変換引き数と前記多項式近似の評価によつ
て生ずる値とを使い近似関数の値を定めるサーキツトリ
と、 前記近似関数の前記値を変換し前記初期引き数に対する
数学関数の近似を構成する結果を回復するサーキツトリ
と を包含する数値システム。 ２、多項式近似を評価する前記サーキツトリを、第１の
定数と第２の定数及び前記第２変換引き数の積との第１
の和から成る第１の１次多項式を評価するサーキツトリ
と、第３の定数と第４の定数及び前記第１和の積との第
２の和から成る第２の１次多項式を評価するサーキツト
リと、各反復ごとに前記の第３及び第４の定数の代りに
前記の選定した数学関数に協働する所定の定数を使い又
前記第１和の代りに直前の反復の１次の多項式を評価す
ることから得られ前記多項式近似により生ずる前記値を
構成する、最終反復により生ずる値を使う前記の第２の
１次多項式の計算を反復するサーキツトリと により構成した請求項１記載のシステム。 ３、前記の評価する各サーキツトリと前記の反復するサ
ーキツトリとに、加算入力、乗数入力及び被乗数入力を
持ち各１次多項式の計算に必要な積及び和を同時に評価
することができるようにした乗算回路を設けた請求項２
記載のシステム。 ４、前記乗算回路の前記加算入力又は前記乗算回路の前
記被乗数入力に前記乗算回路により出力される結果を選
択的に送るように作用できるフィードパックデータ径路
を備えた請求項３記載のシステム。 ５、前記乗算回路として長方形縦横比を持つ乗算回路を
使つた請求項３記載のシステム。 ６、前記の決定するサーキツトリに、前記の多項式近似
の評価により生ずる前記値と前記第１変換引き数と倍率
との積で前記近似関数の前記価を構成する積を生成する
サーキツトリを設けた請求項１記載のシステム。 ７、積を生成する前記サーキツトリとして長方形縦横比
を持つ乗算回路を使つた請求項１記載のシステム。 ８、前記第２変換引き数を固定小数点数により構成し、
前記多項式近似を固定小数点計算を使つて評価するよう
にした請求項１記載のシステム。 ９、多項式近似と前記の第１及び第２の変換引き数を生
ずる引き数変換ルーチンと各数学関数に対する結果変換
ルーチンとを記憶するメモリ回路と、 このメモリ回路に結合され適当な多項式近似と適当な引
き数変換ルーチンと適当な結果変換ルーチンとを前記の
入力された選定した関数に応答して選択し実施する制御
サーキツトリとを備えた請求項１記載のシステム。 １０、前記結果変換ルーチンのうちの選定したルーチン
が加算、減算、乗算、除算及び平方根の各演算を必要と
し、前記近似関数の前記価を変換する前記サーキツトリ
を、 前記の加算及び減算の演算を行う算術論理演算装置と、 前記の乗算、除算及び平方根の演算を行うのに使う乗算
回路と により構成した請求項９記載のシステム。 １１、前記乗算回路として長方形縦横比を持つ乗算回路
を使つた請求項１０記載のシステム。 １２、前記決定するサーキツトリに、 前記第１変換引き数と前記多項式近似の評価によつて生
ずる値との積を浮動小数点乗算演算を使つて生ずるサー
キツトリを設けた請求項１記載のシステム。 １３、積を生ずる前記サーキツトリを、長方形縦横比を
持つ乗算回路によサ構成した請求項１２記載のシステム
。 １４、長方形縦横比乗算回路を備えた数値システムを使
い複数の数学関数の近似を計算する方法において、 評価しようとする選定した関数と近似を計算しようとす
る間隔と結果の最大許容相対誤差と初期引き数とを前記
数値システムに入力し、 前記初期引き数を第１及び第２の変換引き数に変換し、 前記の第２変換引き数の関数で前記の選定した数学関数
に協働する多項式近似を長方形縦横比乗算回路を使つて
評価し、 前記の第１変換引き数と前記多項式近似を評価する前記
ステップにより生ずる値とを使い近似関数の値を定め、 前記近似関数の値を変換し初期引き数に対する数学関数
の近似を構成する結果を回復するようにする ことから成る計算法。 １５、多項式近似を評価する前記ステップを、第１の定
数と第２の定数及び前記第２変換引き数の積との第１の
和から成る第１の１次多項式を長方形縦横比乗算回路で
評価し、 第３の定数と第４の定数及び前記第１和の積との第２の
和から成る第２の１次多項式を前記乗算回路を使い評価
し、 各反復ごとに前記の第３及び第４の定数の代りに前記の
選定した数学関数に協働する所定の定数を使い又前記第
１和の代りに直前の反復の１次多項式の評価から得られ
前記多項式近似により生ずる前記値を構成する、前記反
復ステップの最終反復により生ずる値を使い第２の１次
多項式を評価する前記ステップを反復して行う請求項１
４記載の計算法。 １６、近似関数の値を定める前記ステップを、多項式近
似により生ずる値と第１の変換引き数と倍数との積で近
似関数の値を構成する積を長方形縦横比乗算回路を使つ
て生成して行う請求項１４記載の計算法。 １７、第２の変換引き数を固定小数点数により構成し、
多項式近似を評価するステップを、 固定小数点計算を使い多項式近似を評価して行う請求項
１４記載の計算法。 １８、各数学関数に協働する各多項式近似に協働する１
組の係数を記憶する請求項１５記載の計算法。 １９、長方形配列乗算回路に協働するメモリ回路に、各
数学関数に対する多項式近似、引き数変換ルーチン及び
結果変換ルーチンを記憶し、 評価しようとする選定した関数を入力するステップに応
答して適当な多項式近似、適当な引き数変換算ルーチン
及び適当な結果変換ルーチンを選択する請求項１４記載
の計算法。２０、決定する前記ステップで、 長方形縦横比乗算回路を使い第１変換引き数と浮動小数
点乗算演算を使い多項式近似により生ずる値との積を生
成する請求項１４記載の計算法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/416,110 US5042001A (en) | 1989-10-02 | 1989-10-02 | Method and apparatus for performing mathematical functions using polynomial approximation and a rectangular aspect ratio multiplier |
| US416110 | 1989-10-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03208170A true JPH03208170A (ja) | 1991-09-11 |
Family
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|---|---|
| US (2) | US5042001A (ja) |
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| JP (1) | JPH03208170A (ja) |
| AT (1) | ATE175789T1 (ja) |
| DE (1) | DE69032891T2 (ja) |
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