JPH07182143A - コンピュータにおいて除算および平方根計算を実施するための方法および装置 - Google Patents
コンピュータにおいて除算および平方根計算を実施するための方法および装置Info
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- JPH07182143A JPH07182143A JP6268805A JP26880594A JPH07182143A JP H07182143 A JPH07182143 A JP H07182143A JP 6268805 A JP6268805 A JP 6268805A JP 26880594 A JP26880594 A JP 26880594A JP H07182143 A JPH07182143 A JP H07182143A
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Abstract
(57)【要約】
IEEE丸め規格の浮動小数点除算及び平方根計算装置で、
入力データ整列回路10、繰り返し回路12、剰余比較回路
14、と丸め及び選択回路16を含む。繰り返し回路は、桁
選択回路12-1、剰余レシ゛スタ12-2、商論理回路12-3、剰余
形成回路12-4、および商Q、増分商Q+1、減分商Q-1を格
納する商レシ゛スタを含む。剰余形成回路は、Pj+1項の和と
桁上げビットを生成し、順に剰余レシ゛スタに送り返し繰り
返される。商論理回路は商Qを作り、Q、Q+1、Q-1レシ゛スタを
保持する。レシ゛スタ出力は繰り返し用に商論理回路に送り
返される。剰余比較回路は、剰余コンハ゜レータ14-1と論理回
路14-2からなる。剰余コンハ゜レータはPj+1項の和と桁上げを
受信し、「符号」と「ゼロ」ビットを出力し、選択丸めモー
ド信号と共に論理回路に受信される。論理回路は、最終
丸め商として、レシ゛スタQ、Q+1、Q-1の１つの出力を選択する
商選択信号を選択する丸め選択信号を出力する。丸め及
び選択回路は、正剰余丸め部と負剰余丸め部を含む。
入力データ整列回路10、繰り返し回路12、剰余比較回路
14、と丸め及び選択回路16を含む。繰り返し回路は、桁
選択回路12-1、剰余レシ゛スタ12-2、商論理回路12-3、剰余
形成回路12-4、および商Q、増分商Q+1、減分商Q-1を格
納する商レシ゛スタを含む。剰余形成回路は、Pj+1項の和と
桁上げビットを生成し、順に剰余レシ゛スタに送り返し繰り
返される。商論理回路は商Qを作り、Q、Q+1、Q-1レシ゛スタを
保持する。レシ゛スタ出力は繰り返し用に商論理回路に送り
返される。剰余比較回路は、剰余コンハ゜レータ14-1と論理回
路14-2からなる。剰余コンハ゜レータはPj+1項の和と桁上げを
受信し、「符号」と「ゼロ」ビットを出力し、選択丸めモー
ド信号と共に論理回路に受信される。論理回路は、最終
丸め商として、レシ゛スタQ、Q+1、Q-1の１つの出力を選択する
商選択信号を選択する丸め選択信号を出力する。丸め及
び選択回路は、正剰余丸め部と負剰余丸め部を含む。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に浮動小数点演
算の分野に関し、特に、ディジタルコンピュータにおい
て除算と平方根計算を実行するための改善された方法と
装置に関する。本発明の典型的な実施例の１つは、ＩＥ
ＥＥ規格７５４−１９８５によって指定の丸め規格に基
づいてＳＲＴ除算及び平方根計算を実施するための方法
及び装置を目的としている。
算の分野に関し、特に、ディジタルコンピュータにおい
て除算と平方根計算を実行するための改善された方法と
装置に関する。本発明の典型的な実施例の１つは、ＩＥ
ＥＥ規格７５４−１９８５によって指定の丸め規格に基
づいてＳＲＴ除算及び平方根計算を実施するための方法
及び装置を目的としている。
【０００２】
【従来の技術】いわゆる桁毎（digit-by-digit）の除算
（あるいはオン・ライン除算）は、下記の公式に従った
繰り返し処理である。
（あるいはオン・ライン除算）は、下記の公式に従った
繰り返し処理である。
【０００３】
【表１】
【０００４】例えば、以下の手動計算は除算に関する上
記公式に従っている。
記公式に従っている。
【０００５】
【数１】
【０００６】上例で、商を一つずつ形成するのに商の桁
に何を選択するかが直ちにわかるであろう。すなわち、
最初の商の桁として「３」を選択し、次に２番目の剰余
を３４．５７−３×９＝７．５７というように計算し、
そして次の商の桁として「８」を選択するといったよう
にして、所望の精度に最終の商（３．８４）を形成す
る。しかし、コンピュータはある種のテーブル内で参照
してそれぞれの商の桁を決定するか、またはそれぞれの
桁を決定するのに「ハード配線された」論理回路を用い
る。コンピュータは、さらに、例えば、２進小数点の左
に１つの桁を持つ２進数といった、指定のフォーマット
での数字を表す。コンピュータは、桁毎の技法を用いて
ｎビットの商を計算するのに、約ｎ／ｌｏｇ2（ｎ）の
繰り返しを必要とする。
に何を選択するかが直ちにわかるであろう。すなわち、
最初の商の桁として「３」を選択し、次に２番目の剰余
を３４．５７−３×９＝７．５７というように計算し、
そして次の商の桁として「８」を選択するといったよう
にして、所望の精度に最終の商（３．８４）を形成す
る。しかし、コンピュータはある種のテーブル内で参照
してそれぞれの商の桁を決定するか、またはそれぞれの
桁を決定するのに「ハード配線された」論理回路を用い
る。コンピュータは、さらに、例えば、２進小数点の左
に１つの桁を持つ２進数といった、指定のフォーマット
での数字を表す。コンピュータは、桁毎の技法を用いて
ｎビットの商を計算するのに、約ｎ／ｌｏｇ2（ｎ）の
繰り返しを必要とする。
【０００７】桁毎の除算の２つの主要分類は、剰余が常
に正の回復型除算と、剰余が正あるいは負の非回復型除
算である。ほとんどの人間にとって、負の剰余という概
念はなじめないため、手動除算は、たいてい常に回復型
除算によって実施される。しかし、コンピュータは、一
般に、非回復型桁毎の除算を実施する。Sweeney、Rober
tson、及び、Tocher（ＳＲＴ）アルゴリズムは、コンピ
ュータにおいて非回復型桁毎の除算を実施するための既
知の方法の一例である。
に正の回復型除算と、剰余が正あるいは負の非回復型除
算である。ほとんどの人間にとって、負の剰余という概
念はなじめないため、手動除算は、たいてい常に回復型
除算によって実施される。しかし、コンピュータは、一
般に、非回復型桁毎の除算を実施する。Sweeney、Rober
tson、及び、Tocher（ＳＲＴ）アルゴリズムは、コンピ
ュータにおいて非回復型桁毎の除算を実施するための既
知の方法の一例である。
【０００８】例えば、基数４の演算の場合、桁集合｛−
３、−２、−１、０、１、２、３｝は、可能性のある全
ての商を表すのに利用可能である。しかし、負の剰余が
用いられる場合、可能性のある全ての商を表すには、桁
集合｛−２、−１、０、１、２｝で十分であることがわ
かる。例えば、基数２の数「１００１１１００」は、基
数４の数「２１３０」に等しいが、符号付き桁の基数４
の数「２２−１０」にも等しい。すなわち、「２２−１
０」の第２の桁位置から借りた（すなわち、第２の２か
ら借りた）４を第３の桁位置に加算する（−１に加算す
る）ことによって、「２１３０」が得られる。従って、
集合｛−２、−１、０、１、２｝は、基数４の演算にと
って「最小限に冗長な」桁集合と呼ばれる。一般に、基
数ｒの演算にとって最小限に冗長な桁集合は、｛−ｒ／
２、．．．０、．．．ｒ／２｝である。
３、−２、−１、０、１、２、３｝は、可能性のある全
ての商を表すのに利用可能である。しかし、負の剰余が
用いられる場合、可能性のある全ての商を表すには、桁
集合｛−２、−１、０、１、２｝で十分であることがわ
かる。例えば、基数２の数「１００１１１００」は、基
数４の数「２１３０」に等しいが、符号付き桁の基数４
の数「２２−１０」にも等しい。すなわち、「２２−１
０」の第２の桁位置から借りた（すなわち、第２の２か
ら借りた）４を第３の桁位置に加算する（−１に加算す
る）ことによって、「２１３０」が得られる。従って、
集合｛−２、−１、０、１、２｝は、基数４の演算にと
って「最小限に冗長な」桁集合と呼ばれる。一般に、基
数ｒの演算にとって最小限に冗長な桁集合は、｛−ｒ／
２、．．．０、．．．ｒ／２｝である。
【０００９】図１は、基数４のＳＲＴ除算を実施するた
めの従来回路のブロック図である。図示のように、除算
ループは、繰り返しｒＰj及びｑj+1項を発生し、一方、
商ビルダは、除算ループと並列に演算して商を組み立て
る。除算ループは一連の基数４の商の桁（２、−１、
０、１、−１、２）を発生し、商ビルダによって符号付
き桁の基数４の商「２．−１０１−１２」に組み立てら
れる。次に、商ビルダ（または別の回路要素）は、基数
４の商を従来の２進数（正の桁）に変換する。
めの従来回路のブロック図である。図示のように、除算
ループは、繰り返しｒＰj及びｑj+1項を発生し、一方、
商ビルダは、除算ループと並列に演算して商を組み立て
る。除算ループは一連の基数４の商の桁（２、−１、
０、１、−１、２）を発生し、商ビルダによって符号付
き桁の基数４の商「２．−１０１−１２」に組み立てら
れる。次に、商ビルダ（または別の回路要素）は、基数
４の商を従来の２進数（正の桁）に変換する。
【００１０】周知のように、デジタル・コンピュータ
は、同様の公式に基づいて除算及び平方根計算を実施す
る。例えば、桁毎の除算に関する上記公式は、下記の桁
毎の平方根公式に極めてよく似ている： Ｐj+1＝ｒＰj−ｑj+1（２Ｑj）−ｑj+1 2（ｒ-(j+1)） 従って、ここでは、２進浮動小数点除算を実施する方法
及び装置に関連して説明するが、本発明は、平方根計算
を実施するための方法及び装置にも適用可能である。
（後述のように、本発明は、商と平方根の両方を同じ回
路で計算する装置を提供する。） デジタル・コンピュータで除算及び平方根計算を実施す
る場合、丸め操作を実施して、最終結果をコンピュータ
で表現できるようにする必要がある。ＩＥＥＥ規格７５
４−１９８５は、２進浮動小数点演算を実施するための
規格を指定している。ＩＥＥＥ規格によれば、２進浮動
小数点の数は、下記のようにフォーマットされる。
は、同様の公式に基づいて除算及び平方根計算を実施す
る。例えば、桁毎の除算に関する上記公式は、下記の桁
毎の平方根公式に極めてよく似ている： Ｐj+1＝ｒＰj−ｑj+1（２Ｑj）−ｑj+1 2（ｒ-(j+1)） 従って、ここでは、２進浮動小数点除算を実施する方法
及び装置に関連して説明するが、本発明は、平方根計算
を実施するための方法及び装置にも適用可能である。
（後述のように、本発明は、商と平方根の両方を同じ回
路で計算する装置を提供する。） デジタル・コンピュータで除算及び平方根計算を実施す
る場合、丸め操作を実施して、最終結果をコンピュータ
で表現できるようにする必要がある。ＩＥＥＥ規格７５
４−１９８５は、２進浮動小数点演算を実施するための
規格を指定している。ＩＥＥＥ規格によれば、２進浮動
小数点の数は、下記のようにフォーマットされる。
【００１１】 １．ｘ2ｘ3ｘ4−−−ｘnｙ1ｙ2ｙ3ｙ4．．． ２進小数点の左の先行「１」に２進数（ビット）
「ｘ2」〜「ｘn」をプラスすることによって、コンピュ
ータで表現される最終のｎ桁の数が構成される。
「ｘn」は最下位ビット（ＬＳＢ）であり、「ｙ1」は
「ガード」ビットであり、ガード・ビットの右の残りの
ビットは共にＯＲ演算されて、「スティッキ」ビットが
形成される。
「ｘ2」〜「ｘn」をプラスすることによって、コンピュ
ータで表現される最終のｎ桁の数が構成される。
「ｘn」は最下位ビット（ＬＳＢ）であり、「ｙ1」は
「ガード」ビットであり、ガード・ビットの右の残りの
ビットは共にＯＲ演算されて、「スティッキ」ビットが
形成される。
【００１２】ＩＥＥＥ規格には、（１）ゼロに丸める
（ｎビットまで切り捨てる）、（２）正の無限大に丸め
る、（３）負の無限大に丸める、（４）最寄りの偶数に
丸めるといった、４つの代替丸めモードが含まれる。最
も一般的に用いられる最寄り値への丸めモードについて
は、下記のコードによって説明される。
（ｎビットまで切り捨てる）、（２）正の無限大に丸め
る、（３）負の無限大に丸める、（４）最寄りの偶数に
丸めるといった、４つの代替丸めモードが含まれる。最
も一般的に用いられる最寄り値への丸めモードについて
は、下記のコードによって説明される。
【００１３】
【表２】
【００１４】上記コードは、ガード・ビットが「０」な
らばｎビットまでを切り捨て、ガード・ビットが「１」
で、スティッキ・ビットが「１」ならば切り上げ、ステ
ィッキ・ビットが「０」で、最下位ビットが「１」なら
ば切り上げ、最下位ビットが「０」ならば切り捨てると
いう最寄り値への丸めモードを示している。
らばｎビットまでを切り捨て、ガード・ビットが「１」
で、スティッキ・ビットが「１」ならば切り上げ、ステ
ィッキ・ビットが「０」で、最下位ビットが「１」なら
ば切り上げ、最下位ビットが「０」ならば切り捨てると
いう最寄り値への丸めモードを示している。
【００１５】図２には、非回復型除算に関する従来のＩ
ＥＥＥ丸め処理の概略が示されている。この処理には、
２つの追加ビット、ガード・ビット（Ｇ）、及び、エキ
ストラ・ビット（Ｒ）を加えたｎビットの商を形成する
ステップと、剰余がゼロ未満の場合には、商をデクリメ
ントするステップと、最上位ビット（ＭＳＢ）がゼロの
場合には、全てのビットを１つ左の位置へシフトして、
商を正規化し、結果として、ガード・ビットを備える正
規化商が生じるようにするステップと、選択された丸め
モードに従って、条件付きで商をインクリメントする丸
め論理ブロックにエキストラ・ビットＲ及びガード・ビ
ットＧを入力するステップと、インクリメントによって
オーバフローが生じる場合には、全てのビットを右にシ
フトすることによって、商を再正規化するステップと、
商の最終仮数を記憶するステップとが含まれている。こ
れらの場合、ビットＧはビットＲになる。ビットＲは、
商を左にシフトすべき場合に用いられるということに留
意すべきである。別様であれば、ＲにはＯＲ演算が施さ
れて、スティッキ・ビットが生じる。
ＥＥＥ丸め処理の概略が示されている。この処理には、
２つの追加ビット、ガード・ビット（Ｇ）、及び、エキ
ストラ・ビット（Ｒ）を加えたｎビットの商を形成する
ステップと、剰余がゼロ未満の場合には、商をデクリメ
ントするステップと、最上位ビット（ＭＳＢ）がゼロの
場合には、全てのビットを１つ左の位置へシフトして、
商を正規化し、結果として、ガード・ビットを備える正
規化商が生じるようにするステップと、選択された丸め
モードに従って、条件付きで商をインクリメントする丸
め論理ブロックにエキストラ・ビットＲ及びガード・ビ
ットＧを入力するステップと、インクリメントによって
オーバフローが生じる場合には、全てのビットを右にシ
フトすることによって、商を再正規化するステップと、
商の最終仮数を記憶するステップとが含まれている。こ
れらの場合、ビットＧはビットＲになる。ビットＲは、
商を左にシフトすべき場合に用いられるということに留
意すべきである。別様であれば、ＲにはＯＲ演算が施さ
れて、スティッキ・ビットが生じる。
【００１６】上に要約した従来の丸め処理には、いくつ
かの問題がある。例えば、剰余は、桁上げ保存形式のた
め（桁上げ保存加算の説明に関しては、以下で十分に言
及する M.Ercegovak 及び T.Lang による 「On-the-fly
Rounding for Division andSquare Root」 を参照された
い）、剰余がゼロか、または、ゼロ未満であるかを判定
するには、ｌｏｇ2ｎのゲート遅延が必要になる。それ
に加えて、ディクリメントおよびインクリメントはそれ
ぞれｌｏｇ2ｎの遅延を必要とする。さらに、丸め論理
回路が、クリティカル経路にある場合、さらに遅延する
ことになる。
かの問題がある。例えば、剰余は、桁上げ保存形式のた
め（桁上げ保存加算の説明に関しては、以下で十分に言
及する M.Ercegovak 及び T.Lang による 「On-the-fly
Rounding for Division andSquare Root」 を参照された
い）、剰余がゼロか、または、ゼロ未満であるかを判定
するには、ｌｏｇ2ｎのゲート遅延が必要になる。それ
に加えて、ディクリメントおよびインクリメントはそれ
ぞれｌｏｇ2ｎの遅延を必要とする。さらに、丸め論理
回路が、クリティカル経路にある場合、さらに遅延する
ことになる。
【００１７】参考までに本明細書に組み込まれている、
IEEE Transactions on Computer,Vol.C-36,No.7,pp.895
-897(1987.7)における 「On-the-fly Rounding for Divi
sionand Square Root」 において、M.Ercegovak 及び T.
Langは、商の符号付き桁を従来の（符号無し）桁に変換
して、結果が丸められるようにする方法を開示してい
る。変換／丸め処理は、「オン・ザ・フライ式」に実施
されると言われ、桁上げ伝搬加算を用いないので、その
称するところでは従来の動作よりも高速ということであ
る。
IEEE Transactions on Computer,Vol.C-36,No.7,pp.895
-897(1987.7)における 「On-the-fly Rounding for Divi
sionand Square Root」 において、M.Ercegovak 及び T.
Langは、商の符号付き桁を従来の（符号無し）桁に変換
して、結果が丸められるようにする方法を開示してい
る。変換／丸め処理は、「オン・ザ・フライ式」に実施
されると言われ、桁上げ伝搬加算を用いないので、その
称するところでは従来の動作よりも高速ということであ
る。
【００１８】図３を参照すると、Ercegovak-Lang法（今
後は、「Ercegovak法」と称することにする）には、そ
れぞれ、商Ｑ＋１、Ｑ、及び、Ｑ−１を納めた３つの商
レジスタＱ＋１、Ｑ、Ｑ−１を維持することと、マルチ
プレクサを介して適正な商を選択することが本質的に必
要とされる。「剰余符号」ビット（部分剰余が負の場合
には「１」で、そうでなければ「０」になる）、「剰余
＝０」ビット（部分剰余がゼロの場合には「１」で、そ
うでなければ「０」になる）、及び、最終商ディジット
（ｑn+1）を入力として用いる丸めブロックによって、
選択制御信号が発生する。各商レジスタの内容は、下記
のアルゴリズムに従って設定される。
後は、「Ercegovak法」と称することにする）には、そ
れぞれ、商Ｑ＋１、Ｑ、及び、Ｑ−１を納めた３つの商
レジスタＱ＋１、Ｑ、Ｑ−１を維持することと、マルチ
プレクサを介して適正な商を選択することが本質的に必
要とされる。「剰余符号」ビット（部分剰余が負の場合
には「１」で、そうでなければ「０」になる）、「剰余
＝０」ビット（部分剰余がゼロの場合には「１」で、そ
うでなければ「０」になる）、及び、最終商ディジット
（ｑn+1）を入力として用いる丸めブロックによって、
選択制御信号が発生する。各商レジスタの内容は、下記
のアルゴリズムに従って設定される。
【００１９】
【表３】
【００２０】
【表４】
【００２１】上記丸めアルゴリズムは、冗長が最小限の
基数４の桁集合、及び、正と負の剰余に関して選択され
た商を示す下記の丸めテーブルに要約されている。この
テーブルは、上述の論文に記載されている唯一の丸めモ
ードである、最寄り値への丸めモードに関するものであ
る。
基数４の桁集合、及び、正と負の剰余に関して選択され
た商を示す下記の丸めテーブルに要約されている。この
テーブルは、上述の論文に記載されている唯一の丸めモ
ードである、最寄り値への丸めモードに関するものであ
る。
【００２２】
【表５】
【００２３】要するに、ＩＥＥＥ除算及び平方根計算に
関する丸め処理は、適正にスティッキ・ビット及びガー
ド・ビットを発生するには、部分剰余の符号を検出し
て、部分剰余をゼロと比較する必要があるので、一般
に、極めてコストのかかるものである。従って、この操
作は、引き続き、商にポスト・インクリメントまたはポ
スト・デクリメントを施して、適正な最終結果を求める
ことになる。Ercegovak によって、可能性のある商値を
あらかじめ計算することと、インクリメント／デクリメ
ントステップを選択ステップに置き換えることを伴う方
法が開示されている。しかし、このErcegovak の丸め法
の利用には欠点がある。例えば、引用した論文には、ア
ルゴリズムを修正して、最寄り値への丸めモード以外の
丸めモードを扱うことができるようにする方法の開示が
ない。さらに、開示の方法は、非正規化仮数を備えたフ
ォーマット（すなわち、Ｑが１／２≦Ｑ＜２の範囲外の
場合）を取り扱えないし、また、ＩＥＥＥ単精度（２３
ビット）対ＩＥＥＥ倍精度（５２ビット）といった、異
なる数のフォーマットを用いることにより引き起こされ
る複雑性をも扱えないように思われる。さらに、該方法
は、スティッキ・ビットがセットされているものと仮定
するが、これは、全ての場合に当てはまるわけではな
い。
関する丸め処理は、適正にスティッキ・ビット及びガー
ド・ビットを発生するには、部分剰余の符号を検出し
て、部分剰余をゼロと比較する必要があるので、一般
に、極めてコストのかかるものである。従って、この操
作は、引き続き、商にポスト・インクリメントまたはポ
スト・デクリメントを施して、適正な最終結果を求める
ことになる。Ercegovak によって、可能性のある商値を
あらかじめ計算することと、インクリメント／デクリメ
ントステップを選択ステップに置き換えることを伴う方
法が開示されている。しかし、このErcegovak の丸め法
の利用には欠点がある。例えば、引用した論文には、ア
ルゴリズムを修正して、最寄り値への丸めモード以外の
丸めモードを扱うことができるようにする方法の開示が
ない。さらに、開示の方法は、非正規化仮数を備えたフ
ォーマット（すなわち、Ｑが１／２≦Ｑ＜２の範囲外の
場合）を取り扱えないし、また、ＩＥＥＥ単精度（２３
ビット）対ＩＥＥＥ倍精度（５２ビット）といった、異
なる数のフォーマットを用いることにより引き起こされ
る複雑性をも扱えないように思われる。さらに、該方法
は、スティッキ・ビットがセットされているものと仮定
するが、これは、全ての場合に当てはまるわけではな
い。
【００２４】
【発明が解決しようとする課題】従って、本発明の主た
る目的は、除算及び平方根計算を実施するための改善さ
れた装置を提供することにある。特に、本発明の目的
は、クリティカルな経路の複雑さを軽減し、丸め処理に
よってもたらされる総遅延が、剰余の比較によってもた
らされる遅延にわずかな追加ゲート遅延を加えたものと
ほぼ同じになるようにすることによって、Ercegovak の
丸め処理を改善することにある。換言すれば、本発明の
目的は、約３ｌｏｇ2ｎ＋Ｋ1からｌｏｇ2ｎ＋Ｋ2に遅延
数を減少させることにあるが、ここで、Ｋ1及びＫ2は定
数である。さらに、本発明の目的は、全ての３つのＩＥ
ＥＥ丸めモードに利用することが可能な除算装置を提供
することにある。さらに、本発明の目的は、商が１／４
≦Ｑ＜１／２の範囲内にある場合を取り扱うことが可能
な除算装置を提供することにある。
る目的は、除算及び平方根計算を実施するための改善さ
れた装置を提供することにある。特に、本発明の目的
は、クリティカルな経路の複雑さを軽減し、丸め処理に
よってもたらされる総遅延が、剰余の比較によってもた
らされる遅延にわずかな追加ゲート遅延を加えたものと
ほぼ同じになるようにすることによって、Ercegovak の
丸め処理を改善することにある。換言すれば、本発明の
目的は、約３ｌｏｇ2ｎ＋Ｋ1からｌｏｇ2ｎ＋Ｋ2に遅延
数を減少させることにあるが、ここで、Ｋ1及びＫ2は定
数である。さらに、本発明の目的は、全ての３つのＩＥ
ＥＥ丸めモードに利用することが可能な除算装置を提供
することにある。さらに、本発明の目的は、商が１／４
≦Ｑ＜１／２の範囲内にある場合を取り扱うことが可能
な除算装置を提供することにある。
【００２５】
【課題を解決するための手段】本発明によれば、コンピ
ュータで浮動小数点桁毎の除算を実施するための装置を
提供することによって、上述の目的が達成される。本発
明によると、こうした装置は、被除数オペランド及び除
数オペランドを整列させ、前記オペランドを規定のフォ
ーマット内に配置するための入力データ整列手段と、繰
り返し商Ｑを構成する際に用いられる商の桁ｑj+1を選
択するための桁選択論理回路と、公式Ｐj+1＝ｒＰj−ｑ
j+1Ｄに基づいて、除算の部分剰余Ｐj+1を発生するため
の剰余形成論理回路と、公式Ｑj+1＝Ｑj＋ｒ-(j+1)ｑ
j+1に基づいて、商Ｑを繰り返し構成し、商Ｑのデクリ
メント及びインクリメントを行って、デクリメントした
商Ｑ−１及びインクリメントした商Ｑ＋１を求めるため
の商論理回路と、商Ｑを記憶するためのＱレジスタ、デ
クリメントした商Ｑ−１を記憶するためのＱＭレジス
タ、及び、インクリメントした商Ｑ＋１を記憶するため
のＱＰレジスタと、複数の規定の丸めモードのうちから
選択された１つを示す丸めモード信号を受信し、部分剰
余Ｐj+1がゼロであるか否か、及び、部分剰余がゼロ未
満であるか否かを判定し、丸め選択信号を出力するため
の剰余比較論理回路と、最終丸め商として、最後の商の
桁ｑj+1及び丸め選択信号に基づいて、Ｑ、Ｑ−１、及
び、Ｑ＋１のうちの１つを選択するための丸め及び選択
論理回路から構成される。
ュータで浮動小数点桁毎の除算を実施するための装置を
提供することによって、上述の目的が達成される。本発
明によると、こうした装置は、被除数オペランド及び除
数オペランドを整列させ、前記オペランドを規定のフォ
ーマット内に配置するための入力データ整列手段と、繰
り返し商Ｑを構成する際に用いられる商の桁ｑj+1を選
択するための桁選択論理回路と、公式Ｐj+1＝ｒＰj−ｑ
j+1Ｄに基づいて、除算の部分剰余Ｐj+1を発生するため
の剰余形成論理回路と、公式Ｑj+1＝Ｑj＋ｒ-(j+1)ｑ
j+1に基づいて、商Ｑを繰り返し構成し、商Ｑのデクリ
メント及びインクリメントを行って、デクリメントした
商Ｑ−１及びインクリメントした商Ｑ＋１を求めるため
の商論理回路と、商Ｑを記憶するためのＱレジスタ、デ
クリメントした商Ｑ−１を記憶するためのＱＭレジス
タ、及び、インクリメントした商Ｑ＋１を記憶するため
のＱＰレジスタと、複数の規定の丸めモードのうちから
選択された１つを示す丸めモード信号を受信し、部分剰
余Ｐj+1がゼロであるか否か、及び、部分剰余がゼロ未
満であるか否かを判定し、丸め選択信号を出力するため
の剰余比較論理回路と、最終丸め商として、最後の商の
桁ｑj+1及び丸め選択信号に基づいて、Ｑ、Ｑ−１、及
び、Ｑ＋１のうちの１つを選択するための丸め及び選択
論理回路から構成される。
【００２６】本発明の好適な実施例の場合、前記丸め及
び選択論理回路は、正の剰余に関する丸めブロックと、
負の剰余に関する丸めブロックから構成される。前記丸
めブロックは、それぞれ、商選択信号を作り出し、前記
丸め選択信号は、前記Ｑ、ＱＭ、及び、ＱＰレジスタか
らの最終丸め商の選択に利用するため、前記商選択信号
のうちの１つを選択する。
び選択論理回路は、正の剰余に関する丸めブロックと、
負の剰余に関する丸めブロックから構成される。前記丸
めブロックは、それぞれ、商選択信号を作り出し、前記
丸め選択信号は、前記Ｑ、ＱＭ、及び、ＱＰレジスタか
らの最終丸め商の選択に利用するため、前記商選択信号
のうちの１つを選択する。
【００２７】さらに、好適な実施例の場合、剰余形成論
理回路は、また、平方根計算に関する公式Ｐ’j+1＝ｒ
Ｐ’j−ｑj+1（２Ｑj）−ｑj+1 2（ｒ-(j+1)）に基づい
て、平方根部分剰余Ｐ’j+1を発生する。剰余形成論理
回路は、除算部分剰余及び平方根部分剰余のうちどちら
を発生するかを選択するための手段から構成される。さ
らに、本書に開示の本発明の特定の実施例の場合、剰余
形成論理回路は、現在の除算部分剰余Ｐjまたは現在の
平方根部分剰余Ｐ’jを記憶するための部分剰余レジス
タと、選択的にｑ2 j+1ｒ-(j+1)項を出力する第１の１移
動シフト・レジスタと、第１の１移動シフト・レジスタ
及び部分剰余レジスタに結合され、部分剰余レジスタか
ら数量ｒＰjを受信し、第１の１移動シフト・レジスタ
が出力するｑ2 j+1ｒ-(j+1)の１つまたはゼロを受信し
て、ｒＰjまたはｒＰ’j−ｑ2 j+1ｒ-(j +1)を出力する働
きをする桁上げ保存減算回路と、ｑj+1Ｄまたはｑ
j+1（２Ｑj）を選択的に出力する第２の１移動シフト・
レジスタと、桁上げ保存減算回路の出力を受信し、第２
の１移動シフト・レジスタの出力を受信して、部分剰余
レジスタに記憶される次の除算部分剰余ｒＰj+1または
次の平方根部分剰余ｒＰ’j+1を出力する桁上げ保存加
算／減算回路から構成される。
理回路は、また、平方根計算に関する公式Ｐ’j+1＝ｒ
Ｐ’j−ｑj+1（２Ｑj）−ｑj+1 2（ｒ-(j+1)）に基づい
て、平方根部分剰余Ｐ’j+1を発生する。剰余形成論理
回路は、除算部分剰余及び平方根部分剰余のうちどちら
を発生するかを選択するための手段から構成される。さ
らに、本書に開示の本発明の特定の実施例の場合、剰余
形成論理回路は、現在の除算部分剰余Ｐjまたは現在の
平方根部分剰余Ｐ’jを記憶するための部分剰余レジス
タと、選択的にｑ2 j+1ｒ-(j+1)項を出力する第１の１移
動シフト・レジスタと、第１の１移動シフト・レジスタ
及び部分剰余レジスタに結合され、部分剰余レジスタか
ら数量ｒＰjを受信し、第１の１移動シフト・レジスタ
が出力するｑ2 j+1ｒ-(j+1)の１つまたはゼロを受信し
て、ｒＰjまたはｒＰ’j−ｑ2 j+1ｒ-(j +1)を出力する働
きをする桁上げ保存減算回路と、ｑj+1Ｄまたはｑ
j+1（２Ｑj）を選択的に出力する第２の１移動シフト・
レジスタと、桁上げ保存減算回路の出力を受信し、第２
の１移動シフト・レジスタの出力を受信して、部分剰余
レジスタに記憶される次の除算部分剰余ｒＰj+1または
次の平方根部分剰余ｒＰ’j+1を出力する桁上げ保存加
算／減算回路から構成される。
【００２８】さらに、好適な実施例の場合、入力データ
整列手段が、計算結果が下記フォーマットの１つをなす
ように、入力オペランドを整列させる。
整列手段が、計算結果が下記フォーマットの１つをなす
ように、入力オペランドを整列させる。
【００２９】ＩＥＥＥ単精度（２３ビット＋先行１）
【００３０】
【数２】
【００３１】ＩＥＥＥ倍精度（５２ビット＋先行１）
【００３２】
【数３】
【００３３】規定の丸めモードには、ＩＥＥＥ最寄り値
への丸めモード、ＩＥＥＥゼロへの丸めモード、及び、
ＩＥＥＥ無限大への丸めモードを含めることが好まし
い。
への丸めモード、ＩＥＥＥゼロへの丸めモード、及び、
ＩＥＥＥ無限大への丸めモードを含めることが好まし
い。
【００３４】本発明では、先行技術に比べて、いくつか
の重要な利点が得られる。例えば、本発明は、同じ回路
で除算及び平方根計算を実施するための手段を提供す
る。さらに、本発明は、単精度及び倍精度の両方の計算
を実施することが可能な回路を提供する。さらに、本発
明の回路は、剰余比較だけに必要な遅延からくるほとん
どわずかな遅延しか示さない。さらに、本発明の場合、
結果を左へ１桁だけシフトしても、やはり、適正な結果
であることが可能になる。
の重要な利点が得られる。例えば、本発明は、同じ回路
で除算及び平方根計算を実施するための手段を提供す
る。さらに、本発明は、単精度及び倍精度の両方の計算
を実施することが可能な回路を提供する。さらに、本発
明の回路は、剰余比較だけに必要な遅延からくるほとん
どわずかな遅延しか示さない。さらに、本発明の場合、
結果を左へ１桁だけシフトしても、やはり、適正な結果
であることが可能になる。
【００３５】
【実施例】詳細に後述するように、本発明の好適な実施
例は、次のように進展させることができる。最初に、そ
の適正位置に先行１を配置する（すなわち、１／４≦Ｑ
＜１になるようにする）のに、商をあらかじめシフトし
ておく必要がある場合を取り扱えるように、Ercegovak
のオン・ザ・フライ式丸め法が拡張される。次に、全て
のＩＥＥＥ丸めモード、すなわち、ゼロへの丸め、無限
大への丸め、及び、最寄り値への丸めモードを含むよう
に、Ercegovak の商選択テーブルが拡張される。次に、
除算及び平方根にとって不可能な場合を除去することに
よって、該商選択テーブルが削減される。次に、全ての
場合を２つの並列選択単位にマッピングすることによっ
て、該商選択テーブルがさらに削減される。これによっ
て、一層の削減が施された選択テーブルを用いる簡略化
丸め法が得られる。
例は、次のように進展させることができる。最初に、そ
の適正位置に先行１を配置する（すなわち、１／４≦Ｑ
＜１になるようにする）のに、商をあらかじめシフトし
ておく必要がある場合を取り扱えるように、Ercegovak
のオン・ザ・フライ式丸め法が拡張される。次に、全て
のＩＥＥＥ丸めモード、すなわち、ゼロへの丸め、無限
大への丸め、及び、最寄り値への丸めモードを含むよう
に、Ercegovak の商選択テーブルが拡張される。次に、
除算及び平方根にとって不可能な場合を除去することに
よって、該商選択テーブルが削減される。次に、全ての
場合を２つの並列選択単位にマッピングすることによっ
て、該商選択テーブルがさらに削減される。これによっ
て、一層の削減が施された選択テーブルを用いる簡略化
丸め法が得られる。
【００３６】このようにして、本発明の好適な実施例
は、追加丸めモード（ゼロへの丸め及び無限大への丸
め）、及び、各モード毎に、追加シフト丸めモードを含
む、下記の「拡張丸めテーブル」から生じたものであ
る。さらに、新しいテーブルは、剰余が正、ゼロ、及
び、負の領域に分割されている。
は、追加丸めモード（ゼロへの丸め及び無限大への丸
め）、及び、各モード毎に、追加シフト丸めモードを含
む、下記の「拡張丸めテーブル」から生じたものであ
る。さらに、新しいテーブルは、剰余が正、ゼロ、及
び、負の領域に分割されている。
【００３７】
【表６】
【００３８】上記テーブルにおいて、「ＱＭ」及び「Ｑ
Ｐ」は、それぞれ、「Ｑ−１」及び「Ｑ＋１」を表して
いる。Ｑ,１、ＱＭ,１、または、ＱＰ,１の表記は、そ
れぞれ、商Ｑ、ＱＭ、または、ＱＰのシフト・バージョ
ンを表している。
Ｐ」は、それぞれ、「Ｑ−１」及び「Ｑ＋１」を表して
いる。Ｑ,１、ＱＭ,１、または、ＱＰ,１の表記は、そ
れぞれ、商Ｑ、ＱＭ、または、ＱＰのシフト・バージョ
ンを表している。
【００３９】本発明は、いわゆる「クリティカルな経
路」を減少させる、換言すれば、最終入力の到着から商
選択及びＬＳＢ信号の発生までの総遅延を減少させるこ
とと、剰余比較出力をクリティカルな経路の終盤に移行
させることと、桁及び商情報の早期到着を利用すること
を意図したものである。上記テーブルに関連して、本発
明では、不可能な場合を除去することによって複雑さを
軽減している。本発明では、論理から符号及びゼロ剰余
も除去し、選択機能に置き換えている。本発明者は、除
算及び平方根計算の下記特性を利用した、後述の「簡略
化丸めテーブル」を開発した： （１）正確な除算では、ガード、剰余、及び、符号ビッ
トがゼロになるように、最後の桁として必ずゼロを選択
することになる。これは、その結果が正確に除算したも
のであれば（すなわち、ｎ＋１の繰り返し時に、部分剰
余ｐn+1＝０の場合）、選択すべき唯一の適正な商の桁
（ｑn+1）がゼロになるという立証可能な事実に基づく
ものである。
路」を減少させる、換言すれば、最終入力の到着から商
選択及びＬＳＢ信号の発生までの総遅延を減少させるこ
とと、剰余比較出力をクリティカルな経路の終盤に移行
させることと、桁及び商情報の早期到着を利用すること
を意図したものである。上記テーブルに関連して、本発
明では、不可能な場合を除去することによって複雑さを
軽減している。本発明では、論理から符号及びゼロ剰余
も除去し、選択機能に置き換えている。本発明者は、除
算及び平方根計算の下記特性を利用した、後述の「簡略
化丸めテーブル」を開発した： （１）正確な除算では、ガード、剰余、及び、符号ビッ
トがゼロになるように、最後の桁として必ずゼロを選択
することになる。これは、その結果が正確に除算したも
のであれば（すなわち、ｎ＋１の繰り返し時に、部分剰
余ｐn+1＝０の場合）、選択すべき唯一の適正な商の桁
（ｑn+1）がゼロになるという立証可能な事実に基づく
ものである。
【００４０】（２）剰余がゼロに等しい場合をテーブル
中の他の場合にマッピングすることによって、２つの丸
め単位、すなわち、剰余が正の場合に関する単位と、剰
余が負の場合に関する単位をもたらすことが可能であ
る。
中の他の場合にマッピングすることによって、２つの丸
め単位、すなわち、剰余が正の場合に関する単位と、剰
余が負の場合に関する単位をもたらすことが可能であ
る。
【００４１】下記の簡略化丸めテーブルを用いるために
は、該丸め法において、ｐj＝ｋＤの場合、桁ｋが選択
されることを保証しなければならない。
は、該丸め法において、ｐj＝ｋＤの場合、桁ｋが選択
されることを保証しなければならない。
【００４２】
【表７】
【００４３】テーブル中央の最後の桁＝０、符号＝０、
ゼロ＝１の場合は、正の剰余（「符号＝０」）及び負の
剰余（「符号＝１」）の場合にマッピングすることが可
能である。従って、テーブルのこの中央部分は、下記の
「更なる簡略化丸めテーブル」に示すように、除去する
ことが可能である。
ゼロ＝１の場合は、正の剰余（「符号＝０」）及び負の
剰余（「符号＝１」）の場合にマッピングすることが可
能である。従って、テーブルのこの中央部分は、下記の
「更なる簡略化丸めテーブル」に示すように、除去する
ことが可能である。
【００４４】
【表８】
【００４５】従って、Ercegovak の方法で用いられた複
雑な丸めブロック（図３）は、２つのより単純な丸めブ
ロック、すなわち、正の剰余に関するブロックと負の剰
余に関するブロックに置き換えることができる。
雑な丸めブロック（図３）は、２つのより単純な丸めブ
ロック、すなわち、正の剰余に関するブロックと負の剰
余に関するブロックに置き換えることができる。
【００４６】最終商及び桁のフォーマットは、下記のよ
うになるはずである：
うになるはずである：
【００４７】
【数４】
【００４８】最終商のフォーマットは、下記の特性を備
えているべきである： １．ＩＥＥＥの適正な答は、Ｑ、Ｑ−１、または、Ｑ＋
１レジスタの値の１つになるか、あるいは、単一操作で
１ビット分左にシフトし、ＬＳＢを追加することによっ
て、これらの値の一つから得られるべきである。
えているべきである： １．ＩＥＥＥの適正な答は、Ｑ、Ｑ−１、または、Ｑ＋
１レジスタの値の１つになるか、あるいは、単一操作で
１ビット分左にシフトし、ＬＳＢを追加することによっ
て、これらの値の一つから得られるべきである。
【００４９】２．左へのシフトが必要な場合、繰り返し
数が変動してはならない。
数が変動してはならない。
【００５０】３．基数の小数点は、桁境界上に位置すべ
きである。
きである。
【００５１】この結果、下記の商整列がとれる。
【００５２】ＩＥＥＥ単精度（２３ビット＋先行１）
【００５３】
【数５】
【００５４】ＩＥＥＥ倍精度（５２ビット＋先行１）
【００５５】
【数６】
【００５６】本発明の丸め法を用いるためには、入力デ
ータの整列をあらかじめとっておいて、上記フォーマッ
トの１つによる結果が得られるようにしなければならな
い。
ータの整列をあらかじめとっておいて、上記フォーマッ
トの１つによる結果が得られるようにしなければならな
い。
【００５７】図４は、本発明の一つの好適な実施例のブ
ロック図である。好適実施例には、入力データ整列回路
１０、コア繰り返し回路１２、剰余比較回路１４、及
び、丸め及び選択回路１６が含まれている。
ロック図である。好適実施例には、入力データ整列回路
１０、コア繰り返し回路１２、剰余比較回路１４、及
び、丸め及び選択回路１６が含まれている。
【００５８】入力データ整列回路１０は、上述のよう
に、入力オペランド（「Ａ」及び「Ｂ」で表示）を整列
させる。コア繰り返し回路１２には、桁選択回路１２−
１、剰余レジスタ１２−２、商論理回路１２−３、剰余
形成回路１２−４、及び、商Ｑ、インクリメントした商
Ｑ＋１、デクリメントした商Ｑ−１を記憶するための商
レジスタ（これらのレジスタは、本書では、それぞれ、
「Ｑ」、「ＱＰ」、及び、「ＱＭ」とも呼ばれる）が含
まれている。
に、入力オペランド（「Ａ」及び「Ｂ」で表示）を整列
させる。コア繰り返し回路１２には、桁選択回路１２−
１、剰余レジスタ１２−２、商論理回路１２−３、剰余
形成回路１２−４、及び、商Ｑ、インクリメントした商
Ｑ＋１、デクリメントした商Ｑ−１を記憶するための商
レジスタ（これらのレジスタは、本書では、それぞれ、
「Ｑ」、「ＱＰ」、及び、「ＱＭ」とも呼ばれる）が含
まれている。
【００５９】桁選択回路は、先行技術による既知の方法
で、すなわち、部分剰余（ｒＰj）、及び、除算におけ
る除数（Ｄ）または平方根計算における部分根（２
Ｑj）に基づいて、特定の商の桁を選択することによっ
て、次の商の桁ｑj+1を選択する。商の桁は、固定論理
回路を用いて、あるいは、記憶されたテーブル（例え
ば、除数または部分根に対応する列と、部分剰余に対応
する行を備える）から選択することが可能である。
で、すなわち、部分剰余（ｒＰj）、及び、除算におけ
る除数（Ｄ）または平方根計算における部分根（２
Ｑj）に基づいて、特定の商の桁を選択することによっ
て、次の商の桁ｑj+1を選択する。商の桁は、固定論理
回路を用いて、あるいは、記憶されたテーブル（例え
ば、除数または部分根に対応する列と、部分剰余に対応
する行を備える）から選択することが可能である。
【００６０】剰余形成回路１２−４は、Ｐj+1項の和及
び桁上げビットを発生し、これが、順に、部分剰余レジ
スタ１２−２に送り返されて、後続の繰り返しに用いら
れる。剰余形成回路１２−４については、以下に図５を
参照して、さらに詳細に記述する。
び桁上げビットを発生し、これが、順に、部分剰余レジ
スタ１２−２に送り返されて、後続の繰り返しに用いら
れる。剰余形成回路１２−４については、以下に図５を
参照して、さらに詳細に記述する。
【００６１】商論理回路１２−３は、商Ｑを作り上げ、
それぞれの商Ｑ、Ｑ＋１、及び、Ｑ−１レジスタを保持
する。これらのレジスタの出力は、商論理回路に送り返
され、後続の繰り返しに用いられる。商論理回路１２−
３については、以下に図６を参照して記述する。
それぞれの商Ｑ、Ｑ＋１、及び、Ｑ−１レジスタを保持
する。これらのレジスタの出力は、商論理回路に送り返
され、後続の繰り返しに用いられる。商論理回路１２−
３については、以下に図６を参照して記述する。
【００６２】剰余比較回路１４は、剰余コンパレータ１
４−１及び論理回路１４−２から構成される。剰余コン
パレータ１４−１は、Ｐj+1項の和及び桁上げビットを
受信して、上記簡略化丸めテーブルにおいて言及した
「符号」及び「ゼロ」ビット（すなわち、剰余＝０、剰
余＜０）を出力する。これらのビットは、選択された丸
めモード、例えば、シフトまたは正規化された最寄り値
への丸め、ゼロへの丸め、または、無限大への丸めを表
した、丸めモード信号と共に、論理回路１４−２によっ
て受信される。論理回路１４−２は、最終丸め商とし
て、商レジスタＱ、Ｑ＋１、Ｑ−１のうちの１つの出力
を選択するための商選択信号を選択する、丸め選択信号
を出力する。
４−１及び論理回路１４−２から構成される。剰余コン
パレータ１４−１は、Ｐj+1項の和及び桁上げビットを
受信して、上記簡略化丸めテーブルにおいて言及した
「符号」及び「ゼロ」ビット（すなわち、剰余＝０、剰
余＜０）を出力する。これらのビットは、選択された丸
めモード、例えば、シフトまたは正規化された最寄り値
への丸め、ゼロへの丸め、または、無限大への丸めを表
した、丸めモード信号と共に、論理回路１４−２によっ
て受信される。論理回路１４−２は、最終丸め商とし
て、商レジスタＱ、Ｑ＋１、Ｑ−１のうちの１つの出力
を選択するための商選択信号を選択する、丸め選択信号
を出力する。
【００６３】丸め選択ブロック１４−２の論理は、下記
のコードによって表される。
のコードによって表される。
【００６４】
【表９】
【００６５】丸め及び選択回路１６には、正の剰余に関
する丸めブロック１６−１、負の剰余に関する丸めブロ
ック１６−２、第１のマルチプレクサ１６−３、及び、
第２のマルチプレクサ１６−４が含まれている。丸めブ
ロック１６−１及び１６−２は、桁選択回路１２−１か
ら選択された商の桁ｑj+1を受信し、それぞれ、正及び
負の部分剰余値に関する商選択信号を発生する。商選択
信号は、第１のマルチプレクサ１６−３に入力され、該
マルチプレクサは、剰余比較論理回路１４−２によって
供給される丸め選択信号に基づいて、これらの商選択信
号から選択された信号を出力する。マルチプレクサ１６
−３によって出力される商選択信号は、第２のマルチプ
レクサ１６−４によって、最終丸め商として、Ｑ、Ｑ＋
１、Ｑ−１のうちの１つを選択するために利用される。
する丸めブロック１６−１、負の剰余に関する丸めブロ
ック１６−２、第１のマルチプレクサ１６−３、及び、
第２のマルチプレクサ１６−４が含まれている。丸めブ
ロック１６−１及び１６−２は、桁選択回路１２−１か
ら選択された商の桁ｑj+1を受信し、それぞれ、正及び
負の部分剰余値に関する商選択信号を発生する。商選択
信号は、第１のマルチプレクサ１６−３に入力され、該
マルチプレクサは、剰余比較論理回路１４−２によって
供給される丸め選択信号に基づいて、これらの商選択信
号から選択された信号を出力する。マルチプレクサ１６
−３によって出力される商選択信号は、第２のマルチプ
レクサ１６−４によって、最終丸め商として、Ｑ、Ｑ＋
１、Ｑ−１のうちの１つを選択するために利用される。
【００６６】丸めブロック１６−１及び１６−２の詳細
については、その機能性を表した擬似コードによって最
も良く説明することができる。
については、その機能性を表した擬似コードによって最
も良く説明することができる。
【００６７】
【表１０】
【００６８】
【表１１】
【００６９】
【表１２】
【００７０】
【表１３】
【００７１】
【表１４】
【００７２】
【表１５】
【００７３】図５は、図４の装置の剰余形成ブロック１
２−４に用いられる剰余形成回路の好適実施例の１つに
関する概略図である。この回路は、基数４の演算に関す
るものであるが、他の記数法にも適応可能である。該回
路には、部分剰余レジスタ２０、桁上げ保存減算回路２
２、第１の３対１「１移動」シフト・レジスタ２４、Ａ
ＮＤゲート２６、桁上げ保存加算／減算回路２８、第２
の３対１「１移動」シフト・レジスタ３０、及び、１対
の２対１「１移動」シフト・レジスタ３２、３４が含ま
れている。剰余形成回路の動作については、当業者には
明らかである。しかし、完全を期して、下記説明を行う
ものとする。
２−４に用いられる剰余形成回路の好適実施例の１つに
関する概略図である。この回路は、基数４の演算に関す
るものであるが、他の記数法にも適応可能である。該回
路には、部分剰余レジスタ２０、桁上げ保存減算回路２
２、第１の３対１「１移動」シフト・レジスタ２４、Ａ
ＮＤゲート２６、桁上げ保存加算／減算回路２８、第２
の３対１「１移動」シフト・レジスタ３０、及び、１対
の２対１「１移動」シフト・レジスタ３２、３４が含ま
れている。剰余形成回路の動作については、当業者には
明らかである。しかし、完全を期して、下記説明を行う
ものとする。
【００７４】例えば、ｊ＋１番目の繰り返しといった、
繰り返しの開始時に、部分剰余レジスタ２０には、除算
部分剰余ｒＰjまたは平方根部分剰余ｒＰ’jが納められ
ている。ＡＮＤゲート２６の出力は、ゼロ、または、平
方根計算のための二乗項である数量ｑ2 j+1（ｒ-(j+1)）
になる。平方根出力は、ＡＮＤゲートの第２の入力端子
に対する「平方根」信号入力が、高（「１」）の場合に
供給され、別様の場合、ＡＮＤゲートの出力はゼロにな
る。ｑ2 j+1（ｒ-(j+1)）は、桁選択論理回路１２−３
（図４）から商の桁ｑ2 j+1（例えば、０、１、または、
２）を受信し、入力０、１2*４-j、または、２2*４-jに
基づいて、この桁をシフトする第１の１移動シフト・レ
ジスタ２４によって発生する。従って、桁上げ保存減算
回路２２は、平方根信号が高か低かによって、ｒＰjま
たはｒＰ’j−ｑ2 j+1ｒ-(j+1)を出力する。第２の１移
動シフト・レジスタ３０は、第１の１移動シフト・レジ
スタ２４から商の桁ｑ2 j+1（例えば、０、１、または、
２）を受信し、ｑj+1Ｄまたはｑj+1（２Ｑj）（前者は
除算に関するものであり、後者は平方根計算に関するも
のである）を出力するが、ここで、Ｄは除数を表し、Ｑ
jは部分根を表している。従って、桁上げ保存加算／減
算回路２８は、一方の入力で数量ｒＰjまたはｒＰ’j−
ｑ2 j+1ｒ-(j+1)を受信し、もう一方の入力で数量ｑj+1
Ｄまたはｑj+1（２Ｑj）を受信する。従って、部分剰余
レジスタ２０に送り返される桁上げ保存加算／減算回路
２８の出力は、除算部分剰余Ｐj+1＝ｒＰj−ｑj+1Ｄ、
または、平方根部分剰余Ｐ’j+1＝ｒＰ’j−ｑj+1（２
Ｑj）−ｑj+1 2（ｒ-(j+1)）になる。
繰り返しの開始時に、部分剰余レジスタ２０には、除算
部分剰余ｒＰjまたは平方根部分剰余ｒＰ’jが納められ
ている。ＡＮＤゲート２６の出力は、ゼロ、または、平
方根計算のための二乗項である数量ｑ2 j+1（ｒ-(j+1)）
になる。平方根出力は、ＡＮＤゲートの第２の入力端子
に対する「平方根」信号入力が、高（「１」）の場合に
供給され、別様の場合、ＡＮＤゲートの出力はゼロにな
る。ｑ2 j+1（ｒ-(j+1)）は、桁選択論理回路１２−３
（図４）から商の桁ｑ2 j+1（例えば、０、１、または、
２）を受信し、入力０、１2*４-j、または、２2*４-jに
基づいて、この桁をシフトする第１の１移動シフト・レ
ジスタ２４によって発生する。従って、桁上げ保存減算
回路２２は、平方根信号が高か低かによって、ｒＰjま
たはｒＰ’j−ｑ2 j+1ｒ-(j+1)を出力する。第２の１移
動シフト・レジスタ３０は、第１の１移動シフト・レジ
スタ２４から商の桁ｑ2 j+1（例えば、０、１、または、
２）を受信し、ｑj+1Ｄまたはｑj+1（２Ｑj）（前者は
除算に関するものであり、後者は平方根計算に関するも
のである）を出力するが、ここで、Ｄは除数を表し、Ｑ
jは部分根を表している。従って、桁上げ保存加算／減
算回路２８は、一方の入力で数量ｒＰjまたはｒＰ’j−
ｑ2 j+1ｒ-(j+1)を受信し、もう一方の入力で数量ｑj+1
Ｄまたはｑj+1（２Ｑj）を受信する。従って、部分剰余
レジスタ２０に送り返される桁上げ保存加算／減算回路
２８の出力は、除算部分剰余Ｐj+1＝ｒＰj−ｑj+1Ｄ、
または、平方根部分剰余Ｐ’j+1＝ｒＰ’j−ｑj+1（２
Ｑj）−ｑj+1 2（ｒ-(j+1)）になる。
【００７５】図６には、図４にブロック１２−３によっ
て表された、商発生回路の概略が示されている。図示の
ように、該回路には、２対１マルチプレクサ４０、書き
込みシフタ４２、ＯＲゲート４４、Ｑ＋１レジスタ４
６、別の２対１マルチプレクサ４８、別の書き込みシフ
タ５０、別のＯＲゲート５２、Ｑレジスタ５４、別の２
対１マルチプレクサ５６、別の書き込みシフタ５８、別
のＯＲゲート５９、Ｑ−１レジスタ６０、Ｑ＋１追加／
選択論理ブロック６２、Ｑ追加／選択論理ブロック６
４、及び、Ｑ−１追加／選択論理ブロック６６が含まれ
ている。この回路の働きについては、特に、商発生動作
に関する以上の説明を考慮することにより、当業者には
明らかになるであろう。従って、この回路については、
これ以上の説明は行わない。
て表された、商発生回路の概略が示されている。図示の
ように、該回路には、２対１マルチプレクサ４０、書き
込みシフタ４２、ＯＲゲート４４、Ｑ＋１レジスタ４
６、別の２対１マルチプレクサ４８、別の書き込みシフ
タ５０、別のＯＲゲート５２、Ｑレジスタ５４、別の２
対１マルチプレクサ５６、別の書き込みシフタ５８、別
のＯＲゲート５９、Ｑ−１レジスタ６０、Ｑ＋１追加／
選択論理ブロック６２、Ｑ追加／選択論理ブロック６
４、及び、Ｑ−１追加／選択論理ブロック６６が含まれ
ている。この回路の働きについては、特に、商発生動作
に関する以上の説明を考慮することにより、当業者には
明らかになるであろう。従って、この回路については、
これ以上の説明は行わない。
【００７６】好適な実施例に関する以上の解説は、特許
請求の範囲の請求項の保護範囲を暗に制限することを意
図したものではない。従って、特に限定されていない限
り、特許請求の範囲の請求項は、例えば、基数４の演算
を実施するための装置、または、上述の特定のＩＥＥＥ
丸めモードに制限されるものではない。
請求の範囲の請求項の保護範囲を暗に制限することを意
図したものではない。従って、特に限定されていない限
り、特許請求の範囲の請求項は、例えば、基数４の演算
を実施するための装置、または、上述の特定のＩＥＥＥ
丸めモードに制限されるものではない。
【００７７】以下に、本発明の実施態様を列記する。
【００７８】１．（ａ）被除数オペランド及び除数オペ
ランドを整列させ、前記オペランドを規定のフォーマッ
ト内に配置するための入力データ整列手段と、 （ｂ）繰り返し商Ｑを構成する際に用いられる商の桁ｑ
j+1を選択するための桁選択論理回路と、 （ｃ）除算に関する公式 Ｐj+1＝ｒＰj−ｑj+1Ｄ （ここで、「ｊ」は、前記商の構成に用いられる、繰り
返しを表すインデックスであり、「Ｐj」は、ｊ番目の
繰り返しにおける剰余を表し、「ｒ」は、コンピュータ
において数を表すために用いられる記数法の基数を表
し、「Ｄ」は、除数を表している）に基づいて、除算の
部分剰余Ｐj+1を発生するための剰余形成論理回路と、 （ｄ）公式 Ｑj+1＝Ｑj＋ｒ-(j+1)ｑj+1 （ここで、「Ｑj」は、ｊ番目の繰り返しにおける商Ｑ
を表す）に基づいて、前記商Ｑを繰り返し構成し、前記
商Ｑのデクリメント及びインクリメントを行って、デク
リメントした商Ｑ−１及びインクリメントした商Ｑ＋１
を求めるための商論理回路と、 （ｅ）商Ｑを記憶するためのＱレジスタ、デクリメント
した商Ｑ−１を記憶するためのＱＭレジスタ、及び、イ
ンクリメントした商Ｑ＋１を記憶するためのＱＰレジス
タと、 （ｆ）複数の規定の丸めモードのうちから選択された１
つを示す丸めモード信号を受信し、前記部分剰余Ｐj+1
がゼロであるか否か、及び、前記部分剰余がゼロ未満で
あるか否かを判定し、丸め選択信号を出力するための剰
余比較論理回路と、 （ｇ）最終丸め商として、最後の商の桁ｑj+1及び前記
丸め選択信号に基づいて、Ｑ、Ｑ−１、及び、Ｑ＋１の
うちの１つを選択するための丸め及び選択論理回路とか
ら構成される、コンピュータにおいて浮動小数点桁毎の
除算を実施するための装置。
ランドを整列させ、前記オペランドを規定のフォーマッ
ト内に配置するための入力データ整列手段と、 （ｂ）繰り返し商Ｑを構成する際に用いられる商の桁ｑ
j+1を選択するための桁選択論理回路と、 （ｃ）除算に関する公式 Ｐj+1＝ｒＰj−ｑj+1Ｄ （ここで、「ｊ」は、前記商の構成に用いられる、繰り
返しを表すインデックスであり、「Ｐj」は、ｊ番目の
繰り返しにおける剰余を表し、「ｒ」は、コンピュータ
において数を表すために用いられる記数法の基数を表
し、「Ｄ」は、除数を表している）に基づいて、除算の
部分剰余Ｐj+1を発生するための剰余形成論理回路と、 （ｄ）公式 Ｑj+1＝Ｑj＋ｒ-(j+1)ｑj+1 （ここで、「Ｑj」は、ｊ番目の繰り返しにおける商Ｑ
を表す）に基づいて、前記商Ｑを繰り返し構成し、前記
商Ｑのデクリメント及びインクリメントを行って、デク
リメントした商Ｑ−１及びインクリメントした商Ｑ＋１
を求めるための商論理回路と、 （ｅ）商Ｑを記憶するためのＱレジスタ、デクリメント
した商Ｑ−１を記憶するためのＱＭレジスタ、及び、イ
ンクリメントした商Ｑ＋１を記憶するためのＱＰレジス
タと、 （ｆ）複数の規定の丸めモードのうちから選択された１
つを示す丸めモード信号を受信し、前記部分剰余Ｐj+1
がゼロであるか否か、及び、前記部分剰余がゼロ未満で
あるか否かを判定し、丸め選択信号を出力するための剰
余比較論理回路と、 （ｇ）最終丸め商として、最後の商の桁ｑj+1及び前記
丸め選択信号に基づいて、Ｑ、Ｑ−１、及び、Ｑ＋１の
うちの１つを選択するための丸め及び選択論理回路とか
ら構成される、コンピュータにおいて浮動小数点桁毎の
除算を実施するための装置。
【００７９】２．前記丸め及び選択論理回路が、正の剰
余に関する丸めブロックと、負の剰余に関する丸めブロ
ックから構成されることと、前記丸めブロックが、それ
ぞれ、商選択信号を送り出すことと、前記丸め選択信号
が、前記Ｑ、ＱＭ、及び、ＱＰレジスタからの最終丸め
商の選択に利用するため、前記商選択信号のうちの１つ
を選択することを特徴とする前項１に記載の装置。
余に関する丸めブロックと、負の剰余に関する丸めブロ
ックから構成されることと、前記丸めブロックが、それ
ぞれ、商選択信号を送り出すことと、前記丸め選択信号
が、前記Ｑ、ＱＭ、及び、ＱＰレジスタからの最終丸め
商の選択に利用するため、前記商選択信号のうちの１つ
を選択することを特徴とする前項１に記載の装置。
【００８０】３．前記剰余形成論理回路が、さらに、平
方根計算に関する以下の公式 Ｐ’j+1＝ｒＰ’j−ｑj+1（２Ｑj）−ｑ
j+1 2（ｒ-(j+1)） に基づいて、平方根部分剰余Ｐ’j+1を発生すること
と、剰余形成論理回路が、前記除算部分剰余及び平方根
部分剰余のうちどちらを発生するかを選択するための手
段から構成されることを特徴とする前項１または２に記
載の装置。
方根計算に関する以下の公式 Ｐ’j+1＝ｒＰ’j−ｑj+1（２Ｑj）−ｑ
j+1 2（ｒ-(j+1)） に基づいて、平方根部分剰余Ｐ’j+1を発生すること
と、剰余形成論理回路が、前記除算部分剰余及び平方根
部分剰余のうちどちらを発生するかを選択するための手
段から構成されることを特徴とする前項１または２に記
載の装置。
【００８１】４．前記剰余形成論理回路は、さらに、現
在の除算部分剰余Ｐjまたは現在の平方根部分剰余Ｐ’j
を記憶するための部分剰余レジスタと、選択的にｑ2 j+1
ｒ-(j+1)項を出力する第１の１移動シフト・レジスタ
と、前記第１の１移動シフト・レジスタ及び前記部分剰
余レジスタに結合され、前記部分剰余レジスタから数量
ｒＰjを受信し、前記第１の１移動シフト・レジスタが
出力するｑ2 j+1ｒ-(j+1)の１つまたはゼロを受信して、
ｒＰjまたはｒＰ’j−ｑ2 j+1ｒ-(j+1)を出力する働きを
する桁上げ保存減算回路と、ｑj+1Ｄまたはｑj+1（２Ｑ
j）を選択的に出力する（第２の）マルチプレクサ回路
と、前記桁上げ保存減算回路の出力を受信し、前記第２
のマルチプレクサ回路の出力を受信して、前記部分剰余
レジスタに記憶するために次の除算部分剰余ｒＰj +1ま
たは次の平方根部分剰余ｒＰ’j+1を出力する桁上げ保
存加算／減算回路とから構成されることを特徴とする前
項３に記載の装置。
在の除算部分剰余Ｐjまたは現在の平方根部分剰余Ｐ’j
を記憶するための部分剰余レジスタと、選択的にｑ2 j+1
ｒ-(j+1)項を出力する第１の１移動シフト・レジスタ
と、前記第１の１移動シフト・レジスタ及び前記部分剰
余レジスタに結合され、前記部分剰余レジスタから数量
ｒＰjを受信し、前記第１の１移動シフト・レジスタが
出力するｑ2 j+1ｒ-(j+1)の１つまたはゼロを受信して、
ｒＰjまたはｒＰ’j−ｑ2 j+1ｒ-(j+1)を出力する働きを
する桁上げ保存減算回路と、ｑj+1Ｄまたはｑj+1（２Ｑ
j）を選択的に出力する（第２の）マルチプレクサ回路
と、前記桁上げ保存減算回路の出力を受信し、前記第２
のマルチプレクサ回路の出力を受信して、前記部分剰余
レジスタに記憶するために次の除算部分剰余ｒＰj +1ま
たは次の平方根部分剰余ｒＰ’j+1を出力する桁上げ保
存加算／減算回路とから構成されることを特徴とする前
項３に記載の装置。
【００８２】５．前記規定のフォーマットが、 単精度 ００．１ｘｘｘ−−−−−−−ｘＬ Ｇｘ 「正規化」 ００．０１ｘｘｘ−−−−−−−ｘ ＬＧ 「シフト」 倍精度 ０１．ｘｘｘ−−−−−−−−−−−−−−−ｘＬ Ｇ
ｘ 「正規化」 ００．１ｘｘｘ−−−−−−−−−−−−−−−ｘ Ｌ
Ｇ 「シフト」 の一方から構成され、ここで、「ｘ」が、０または１を
表し、「Ｌ」が、最下位ビット（ＬＳＢ）を表し、
「Ｇ」が、ガード・ビットを表すことを特徴とする、前
項１〜４の任意の１つに記載の装置。
ｘ 「正規化」 ００．１ｘｘｘ−−−−−−−−−−−−−−−ｘ Ｌ
Ｇ 「シフト」 の一方から構成され、ここで、「ｘ」が、０または１を
表し、「Ｌ」が、最下位ビット（ＬＳＢ）を表し、
「Ｇ」が、ガード・ビットを表すことを特徴とする、前
項１〜４の任意の１つに記載の装置。
【００８３】６．前記規定の丸めモードに、ＩＥＥＥ最
寄り値への丸めモード、ＩＥＥＥゼロへの丸めモード、
及び、ＩＥＥＥ無限大への丸めモードが含まれることを
特徴とする前項１〜５任意の１つに記載の装置。
寄り値への丸めモード、ＩＥＥＥゼロへの丸めモード、
及び、ＩＥＥＥ無限大への丸めモードが含まれることを
特徴とする前項１〜５任意の１つに記載の装置。
【００８４】
【発明の効果】本発明は上述のように構成したので、従
来法による複雑な丸めブロックを単純な２つのブロッ
ク、つまり正の剰余に関する丸めブロックと負の剰余に
関する丸めブロックで構成し、簡略化丸めテーブルを使
用して丸め処理を行い、又剰余比較をクリティカルな経
路であるコア繰り返し回路の後で実施することにより、
丸め処理によってもたらされる総遅延を、剰余比較によ
る遅延にわずかなゲート遅延を加えた程度まで削減する
ことにより、高速な演算処理が可能となる。更に、同じ
剰余形成回路を使用して、除算と平方根計算の両方の演
算が可能となる。更には、ＩＥＥＥ標準である単精度お
よび倍精度フォーマット、あるいは非正規化仮数を備え
た異なるフォーマットにも対応可能であるといった効果
がある。
来法による複雑な丸めブロックを単純な２つのブロッ
ク、つまり正の剰余に関する丸めブロックと負の剰余に
関する丸めブロックで構成し、簡略化丸めテーブルを使
用して丸め処理を行い、又剰余比較をクリティカルな経
路であるコア繰り返し回路の後で実施することにより、
丸め処理によってもたらされる総遅延を、剰余比較によ
る遅延にわずかなゲート遅延を加えた程度まで削減する
ことにより、高速な演算処理が可能となる。更に、同じ
剰余形成回路を使用して、除算と平方根計算の両方の演
算が可能となる。更には、ＩＥＥＥ標準である単精度お
よび倍精度フォーマット、あるいは非正規化仮数を備え
た異なるフォーマットにも対応可能であるといった効果
がある。
【図１】基数４のＳＲＴ除算を実施するための従来の回
路に関するブロック図である。
路に関するブロック図である。
【図２】先行技術によるＩＥＥＥ丸め処理の概略図であ
る。
る。
【図３】Ercegovak の丸め法を表したブロック図であ
る。
る。
【図４】ＩＥＥＥ丸め規格に基づいて、浮動小数点除算
及び平方根計算を実施するための、本発明による装置の
一つの好適な実施例に関するブロック図である。
及び平方根計算を実施するための、本発明による装置の
一つの好適な実施例に関するブロック図である。
【図５】図４の装置に関する剰余形成ブロック１２−４
に用いられる剰余形成回路の概略図である。
に用いられる剰余形成回路の概略図である。
【図６】商発生ブロックに用いられる商論理回路の概略
図である。
図である。
１０ 入力データ整列回路 １２ コア繰り返し回路 １２−１ 桁選択回路 １２−２ 剰余レジスタ １２−３ 商論理回路 １２−４ 剰余形成回路 １４ 剰余比較回路 １４−１ 剰余コンパレータ １４−２ 論理回路 １６ 丸め及び選択回路 １６−１ 正剰余に関する丸めブロック １６−２ 負剰余に関する丸めブロック １６−３ 第１のマルチプレクサ １６−４ 第２のマルチプレクサ ２０ 部分剰余レジスタ ２２ 桁上げ保存減算回路 ２４ 第１の３対１「１移動」シフト・レジスタ ２６ ＡＮＤゲート ２８ 桁上げ保存加算／減算回路 ３０ 第２の３対１「１移動」シフト・レジスタ ３２ ２対１「１移動」シフト・レジスタ ３４ ２対１「１移動」シフト・レジスタ ４０ ２対１マルチプレクサ ４２ 書き込みシフタ ４４ ＯＲゲート ４６ Ｑ＋１レジスタ ４８ 別の２対１マルチプレクサ ５０ 別の書き込みシフタ ５２ 別のＯＲゲート ５４ Ｑレジスタ ５６ 別の２対１マルチプレクサ ５８ 別の書き込みシフタ ５９ 別のＯＲゲート ６０ Ｑ−１レジスタ ６２ Ｑ＋１追加／選択論理ブロック ６４ Ｑ追加／選択論理ブロック ６６ Ｑ−１追加／選択論理ブロック
Claims (1)
- 【請求項１】（ａ）被除数オペランド及び除数オペラン
ドを整列させ、前記オペランドを規定のフォーマット内
に配置するための入力データ整列手段と、 （ｂ）繰り返し商Ｑを構成する際に用いられる商の桁ｑ
j+1を選択するための桁選択論理回路と、 （ｃ）除算に関する公式 Ｐj+1＝ｒＰj−ｑj+1Ｄ （ここで、「ｊ」は、前記商の構成に用いられる、繰り
返しを表すインデックスであり、「Ｐj」は、ｊ番目の
繰り返しにおける剰余を表し、「ｒ」は、コンピュータ
において数を表すために用いられる記数法の基数を表
し、「Ｄ」は、除数を表している）に基づいて、除算の
部分剰余Ｐj+1を発生するための剰余形成論理回路と、 （ｄ）公式 Ｑj+1＝Ｑj＋ｒ-(j+1)ｑj+1 （ここで、「Ｑj」は、ｊ番目の繰り返しにおける商Ｑ
を表す）に基づいて、前記商Ｑを繰り返し構成し、前記
商Ｑのデクリメント及びインクリメントを行って、デク
リメントした商Ｑ−１及びインクリメントした商Ｑ＋１
を求めるための商論理回路と、 （ｅ）商Ｑを記憶するためのＱレジスタ、デクリメント
した商Ｑ−１を記憶するためのＱＭレジスタ、及び、イ
ンクリメントした商Ｑ＋１を記憶するためのＱＰレジス
タと、 （ｆ）複数の規定の丸めモードのうちから選択された１
つを示す丸めモード信号を受信し、前記部分剰余Ｐj+1
がゼロであるか否か、及び、前記部分剰余がゼロ未満で
あるか否かを判定し、丸め選択信号を出力するための剰
余比較論理回路と、 （ｇ）最終丸め商として、最後の商の桁ｑj+1及び前記
丸め選択信号に基づいて、Ｑ、Ｑ−１、及び、Ｑ＋１の
うちの１つを選択するための丸め及び選択論理回路とか
ら構成される、 コンピュータにおいて浮動小数点桁毎の除算を実施する
ための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/146,895 US5404324A (en) | 1993-11-01 | 1993-11-01 | Methods and apparatus for performing division and square root computations in a computer |
| US146895 | 1993-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182143A true JPH07182143A (ja) | 1995-07-21 |
| JP3541066B2 JP3541066B2 (ja) | 2004-07-07 |
Family
ID=22519461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26880594A Expired - Fee Related JP3541066B2 (ja) | 1993-11-01 | 1994-11-01 | コンピュータにおいて除算および平方根計算を実施するための方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404324A (ja) |
| JP (1) | JP3541066B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2007063601A1 (ja) | 2005-12-02 | 2007-06-07 | Fujitsu Limited | 浮動小数点数の除算または平方根演算を行う演算装置及び演算方法 |
| JP2015219730A (ja) * | 2014-05-19 | 2015-12-07 | 瑞起 久保 | 計算機およびプログラム |
| JP2018139134A (ja) * | 2006-09-22 | 2018-09-06 | インテル コーポレイション | 命令に応じた丸め処理の実行 |
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| US5511016A (en) * | 1994-11-30 | 1996-04-23 | International Business Machines Corporation | Method for store rounding and circuit therefor |
| JP3609512B2 (ja) * | 1994-12-15 | 2005-01-12 | 株式会社東芝 | 演算器 |
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