JP3233432B2

JP3233432B2 - 乗算器

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Publication number: JP3233432B2
Application number: JP06059592A
Authority: JP
Inventors: 秀仁武和; 弘道山田; 多加志堀田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 2001-11-26
Anticipated expiration: 2016-11-26
Also published as: JPH05265714A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に集積回路に関し、
特に、乗算器における部分積加算器の出力を加算し、丸
め、正規化する高速回路に関する。

【０００２】

【従来の技術】従来の浮動小数点数の乗算方法を、図３
０のＩＥＥＥ倍精度標準フォーマットを例に示す。浮動
小数点数は、図３０（ａ）の様に符号、指数及び仮数か
らなる。ＩＥＥＥ倍精度標準フォーマットでは、語長６
４ビットのうち、符号部として１ビット、指数部として
１１ビット、仮数部として５２ビットが割り当てられ
る。各ビットは１または０の値で表され、数全体は２進
数として取り扱われる。仮数は１以上２未満の範囲にあ
り常に最上位桁は１であるので、仮数部の表記には最上
位桁の１を除いた小数点以下の部分だけが用いられる。
指数部の指数は、正の数として取り扱えるように実際の
指数の値にバイアス値が予め加算された値である。

【０００３】被乗数、乗数は、図３０（ｂ）の様に符号
１ａ１、符号２ｂ１、指数１ａ２、指数２ｂ２、仮数１
ａ３、仮数２ｂ３からなる。

【０００４】浮動小数点数の乗算は仮数部と指数部の演
算に分かれる。仮数部の演算に関してまず述べる。図３
０（ｃ）に示すように、表記されない１を付け加えたビ
ット長５３の仮数２の各ビットに対応して、仮数１ａ
３、仮数２ｂ３から部分積１ｃ１〜部分積５３ｃ５３が
生成される。全加算器をアレイ状に組み合わせた桁上げ
保存加算器である部分積加算器によって、これら部分積
１ｃ１〜部分積５３ｃ５３を加算し、中間積１ｄ１及び
中間積２ｄ２を得る。

【０００５】次に、中間積１ｄ１と中間積２ｄ２を加算
することで、小数点の位置が最上位桁から１または２桁
目（乗数と被乗数の大きさで小数点の位置が決まる。た
だし、ハードウェアは１０６ビットで作られている。）
で、１０５ビットまたは１０６ビット長の積を得る。

【０００６】次に、得られた積の小数点位置と整数部分
の値とビット長をＩＥＥＥ倍精度標準フォーマットの仮
数のフォーマットに合わせる。まず、小数点以上が１桁
で、整数部が「１」になる様に小数点の位置をずらして
取り扱う（正規化）。正規化により、丸めの位置が決ま
るので、次に、丸め処理を行う。仮数は小数点以下５２
ビットが必要なので、小数点以下５２桁目を最下位桁と
し丸め処理を行う。丸め処理の加算により桁上げが生じ
小数点以上が２桁になった場合には再び正規化する。

【０００７】次に、指数部の演算について述べる。ま
ず、指数部１と指数部２を加算する。指数部にはバイア
ス値が加算されているので、最初の指数部同志の加算結
果には２倍のバイアス値が含まれる。正しい指数を得る
ためには、加算結果から余分なバイアス値を引いて補正
する必要がある。仮数の小数点を１桁ずらして取り扱う
ために、指数の演算で指数に「１」を加算する。符号の
処理は、符号部１と符号部２が等しければ符号部を０、
符号部１と符号部２が等しくなければ符号部を１とす
る。

【０００８】

【発明が解決しようとする課題】従来例では、長い桁上
げ伝播を要する中間積加算をまず行い、その結果、丸め
の位置が決まるので、その後丸め処理を行わざるをえな
い。従って、中間積加算と丸め処理を並列して実行する
ことができないため、高速な乗算は望めない。そこで、
この一連の処理を並列化して高速化し、高速乗算装置を
実現することを考える。なお、丸め処理として切り捨て
のみを行う乗算器の場合は、桁上げだけを考慮すれば良
いので、丸め処理としては、実質的には何もしない乗算
器でよい場合もある。本発明はこの様な回路にも適用で
きるものである。

【０００９】本発明の一つの目的は、中間積加算の際の
加算と丸め処理とを並列に実行することで、高速な乗算
装置を提供することである。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、乗数と被乗数の部分積を求め、得られた
部分積を加算して積を求める乗算器であって、上記部分
積から２つの中間積を求める部分積加算器と、２つの上
記中間積の予め定めた桁から上位桁について、下位桁か
らの桁上げの可能な値を複数仮定して、上記中間積を加
算し、仮定した値に対応して、複数の加算値を求める中
間積加算器と、上記中間積の加算と並行して、２つの上
記中間積から、上記中間積の予め定めた桁より下位桁か
らの桁上げ情報を生成する桁上げ先見回路と、上記桁上
げ先見回路の出力に基づいて、上記中間積加算器の加算
値を選択する選択回路とを有することとしたものであ
る。

【００１１】

【作用】乗数と被乗数の部分積を求め、得られた部分積
を加算して積を求める乗算器において、部分積加算器
は、上記部分積から２つの中間積を求める。中間積加算
器は、２つの上記中間積の予め定めた桁から上位桁につ
いて、下位桁からの桁上げの可能な値を複数仮定して、
上記中間積を加算し、仮定した値に対応して、複数の加
算値を求める。桁上げ先見回路は、上記中間積の加算と
並行して、２つの上記中間積から、上記中間積の予め定
めた桁より下位桁からの桁上げ情報を生成する。選択回
路は、上記桁上げ先見回路の出力に基づいて、上記中間
積加算器の加算値を選択する。

【００１２】

【実施例】図１に、本発明の実施例を示す。本実施例で
は、中間積加算と正規化と丸め処理を並列化するため
に、以下のような処理を行う。

【００１３】中間積加算器には、１０６ビットの２数が
入力されるが、仮数部として使うのは、上位からある桁
までであることに着目して、中間積加算器では、中間積
のうち上位からある桁までを入力されて（信号１４０、
１４１）計算を行うこととする。その時に、計算に取り
込まなかった下位の桁から本来は、桁上がりがあるが、
この桁上がりの計算が終了するのを待っていると遅くな
るため、桁上がりは、１または０であることに注目し
て、信号１４０＋信号１４１の計算と、信号１４０＋信
号１４１＋１の計算とを同時に計算し、桁上がりの情報
（桁上げ先見回路１０２が求める）が確定したときに、
上記の２つの値のいずれかを選択することとした。

【００１４】ところで、最終的な計算結果の仮数部を５
２ビットにするために、丸めが通常行われる。このた
め、予め決められた丸め位置（丸め位置は、図３０のｅ
（中間積１ｄ１，２ｄ２の和）が整数部として１桁であ
るか２桁であるかにより異なる）において、０または１
が加算されることになる。上記の桁上がりによる０また
は１とあわせると、０、１または２のいずれかが、信号
１４０＋信号１４１の計算に加わることになる。そこ
で、本実施例では、信号１４０＋信号１４１の計算（信
号１１９）と、信号１４０＋信号１４１＋１の計算（信
号１１８）と、信号１４０＋信号１４１＋２の計算（信
号１１７）とを同時に実行しておいて、さらに、桁上が
り（桁上げ先見回路１０２が求める）、丸め（丸め値計
算回路１０３が必要な情報を求める）を求めることも同
時に実行する。

【００１５】そして、桁上がり、丸め、正規化による小
数点位置情報（中間積加算器１０５が求めた結果により
わかる）が確定したときにこれらにより、いずれかを選
択して（選択回路である条件決定回路１０４、セレクタ
１０６が行う）、並列化を実現している。

【００１６】本実施例では、中間積加算器１０５は、中
間積１ｄ１，２ｄ２の下位から、５５桁目から１０６桁
目について和を求める。

【００１７】桁上げ先見回路１０２は、中間積１ｄ１，
２ｄ２の下位から、１桁目から５１桁目に基づいて、５
２桁目の桁上げを計算する。

【００１８】丸め値計算回路１０３は、中間積１ｄ１，
２ｄ２の下位から、５２桁目から５４桁目について、以
下の４パターンがありうるとして、４パターンについて
もとめる。まず、５１桁目からの桁上げを１または０の
２通り考える。さらに、正規化をするかどうかによる丸
め位置の移動があるかないかの２通りある。これらを組
合せて４パターンがある。

【００１９】条件決定回路１０４は、４個の丸め値の候
補から、桁上げ先見回路１０２からの５２桁目の桁上げ
情報と、中間積加算器１０５からの最上位桁に関する情
報（丸め位置情報）とより、１個を選択する。さらに、
決定された丸め値と、桁上げ先見回路１０２が出力する
５４桁目から５５桁目への桁上げとから、１１７，１１
８，１１９のうちいずれを選択するかの信号１２７を作
り出力する。また、同時に、５４桁目と５３桁目の数字
も作成する。以下、詳細に説明する。

【００２０】部分積加算器１０１は、被乗数と乗数の仮
数部である仮数１ａ３と仮数２ｂ３を入力とし、仮数１
ａ３と仮数２ｂ３から生成された部分積を桁上げ保存加
算し、中間積１１３と中間積１１４を出力する。中間積
１１３と中間積１１４は、最終の積を正規化し丸める回
路１００に接続される。部分積加算器１０１の出力は、
各ビット位置において、「０」、「１」で表される。

【００２１】ＩＥＥＥ倍精度標準フォーマットの乗算で
は、仮数部が５３ビット（暗黙の１ビットを含む）であ
るため乗算器の部分積加算器１０１の出力である中間積
１１３及び中間積１１４は１０６ビットとなる。信号１
１５及び信号１１６は中間積１１３及び中間積１１４の
最下位桁から５４桁目迄で、信号１４０と信号１４１は
中間積１１３及び中間積１１４の下位より５５桁目から
最上位桁迄である。信号１１５と信号１１６は桁上げ先
見回路１０２と丸め値計算回路１０３に接続される。

【００２２】桁上げ先見回路１０２は、信号１１５と信
号１１６を入力とし信号１１５と信号１１６を加算した
場合の下位から５１桁目からの桁上げ１２３と５４桁目
からの桁上げ１２４を出力する。

【００２３】丸め値計算回路１０３は、信号１１５と信
号１１６から丸めに必要なビット１２０と１２２を作
り、丸めの種類を示すモード信号１４６に基づき丸め値
１２１を計算する。桁上げ先見回路１０２の出力１２３
及び１２４と丸め値計算回路１０３の出力１２０、１２
１及び１２２は、条件決定回路１０４に接続される。中
間積加算器１０５は、入力信号１４０と信号１４１の和
１１９、和１１９を「１」だけ増分した結果１１８及び
「２」だけ増分した結果１１７を出力する。中間積加算
器１０５の出力１１７、１１８及び１１９はセレクタ１
０６のデータ線に接続される。

【００２４】また、信号線１１８と１１９の最上位桁１
２５及び１２６は、条件決定回路１０４に接続される。

【００２５】条件決定回路１０４は、入力１２５、１２
６より丸めの位置情報を得、これと桁上げ情報１２３か
ら丸め値を決定する。さらに、丸め値の加算による新し
い下位２ビット１２８を計算する。また、丸めによる桁
上げと下位からの桁上げ１２４から３出力中間積加算器
１０５の出力１１７、１１８、１１９を選択する信号１
２７を出力する。１２７はセレクタ１０６の制御線に接
続される。また、１２８は、セレクタ１０６の出力１２
９と信号線１３０を構成し、正規化器１０７に接続され
る。

【００２６】また、セレクタ１０６の出力１３２は、正
規化器１０７と指数部のセレクタ１１０に接続される。
正規化器１０７は、正規化情報１３２に基づき、正規化
され暗黙の１ビットを捨てた状態の仮数部１３１を出力
する。以上が仮数部の演算動作である。

【００２７】一方指数部の演算動作は、減算器１０８で
乗数の指数部１３４とバイアス１３３を減算し１３５を
出力する。加算器１０９で被乗数の指数部１３６と１３
５の和１３７とその和を「１」だけ増分した１３８を出
力する。

【００２８】出力１３７、１３８が正規化の結果得られ
る指数部で、セレクタ１１０で正規化情報１３２に基づ
き選択される。符号部は、２数の符号部１４２と１４３
を入力とする排他的論理和１４４の出力１４５で得られ
る。最終の積は１４５と１３９と１３１から得られる。

【００２９】次に、乗算器を構成する各回路について説
明する。

【００３０】中間積加算器１０５は、図２に示す構成を
とる。加算器２００と２０１は初期桁上げ２０４と２０
３をそれぞれ「０」と「１」に固定して、入力の和１１
９と和１１９を「１」だけ増分した結果１１８を出力す
る。その加算と並列に加算器の入力信号１４０と信号１
４１から、オール１予測器２０２を用いて加算結果１１
８の下位からの「１」の連続の予測信号２０６をつく
る。

【００３１】予測信号２０６の生成方法について説明す
る。図３に示されている様にｎ桁の２数の加算結果のオ
ール１の予測信号は、(ｎ−１)桁までの予測信号とｎ桁
目だけの予測信号の論理積になる。オール１予測器２０
２は、各桁の予測信号を組み合わせて使うことで、１桁
目までの予測信号から５１桁目までの予測信号全てを作
り出す。

【００３２】その方法について詳しく説明する。図４の
ように４桁を１つのブロックとして、各桁の予測論理４
００から４０３を用いて各予測信号４０４から４０７を
作る。論理ゲート４０８から４１０によりそれら予測信
号の論理積をとることで、ブロック内の１桁目から４桁
目までの予測信号４０４、４１１、４１２、４１３を作
る。このブロック内の１桁目から４桁目までの予測信号
を用いて、複数ブロックにわたる予測信号を次の様に作
る。

【００３３】この図５に示すように、５００から５０３
の４ブロックのうち、下位にあるブロック（ブロック５
０２に対しては、５００、５０１）の４桁目までの予測
信号５０４、５０５、５０６と上位のブロックの１桁目
から４桁目までの予測信号との論理積をとり、ブロック
群５００、５０１、５０２、５０３の内の最下位ブロッ
ク５００の１桁目から考えた場合のオール１の予測信号
５０７を得る。

【００３４】さらに、これらの信号と下位のブロック群
迄の予測信号５０８との論理積より、１桁目から考えた
予測信号５０９を得る。さらに上位のブロック群では、
当該ブロック群以下迄のオール１予測信号５１０とその
上位ブロック内での予測信号との論理積から、１桁目か
ら考えた予測信号を得る。

【００３５】以上の方法により、１桁目までの予測信号
から５１桁目までの予測信号２０６を得る。排他的論理
和２０５は、予測信号２０６と加算結果１１８の各桁の
排他的論理和１１７を出力する。予測信号２０６は、加
算結果１１８を「１」だけ増分したときに生じる各桁か
らの桁上がりの信号に相当する。そのため、１１８と２
０６の排他的論理和１１７は、１１８を「１」だけ増分
したものになる。

【００３６】桁上げ先見回路１０２は、図６に示すよう
に５１ビットの桁上げ先見回路６００と３ビットの桁上
げ先見回路６０１から成る。５１ビットの桁上げ先見回
路６００は、部分積加算器１０１の出力である中間積１
１３と中間積１１４の最下位桁から５１桁に相当する６
０５と６０６を加算した場合の５２桁目に繰り上がる桁
上げ信号１２３を作り出す。３ビット桁上げ先見回路６
０１は、中間積１１３と中間積１１４の５２桁目から５
４桁目に相当する６０３と６０４を入力とし、桁上げ伝
播関数６０８と桁上げ生成関数６０７をつくる。論理積
と論理和の複合ゲート６０２は、６０７、６０８、１２
３を入力とし信号１２４を出力する。

【００３７】信号６０８は５２桁目に桁上がりがあった
ときの５５桁目への桁上がり信号で、信号６０７は５２
桁５４桁間からの５５桁目への桁上げ信号である。その
ため、信号１２４は中間積１１３と中間積１１４の１桁
目から５４桁目に相当する信号１１５と信号１１６を加
算した場合に５５桁目に繰り上がる桁上がり信号にな
る。

【００３８】信号１２３は、丸め処理で作り出されたビ
ット情報の確定に使う。信号１２４は、中間積加算器１
０５の出力の選択論理の生成に使う。

【００３９】図７に示す丸め値計算回路１０３は、部分
積加算器１０１の出力の下位から５４桁目から５２桁目
までに相当する７１１と７１２を、５１桁目以下からの
桁上げ信号１２３を仮定して加算する加算器７００と７
０１と、５１桁目以下を加算した際のスティッキービッ
トを予測するスティッキービット予測器７０２と、丸め
回路７０３から７０６で構成される。

【００４０】丸め回路７０３〜７０６は、丸めに必要な
桁と丸めの位置の両者を仮定した場合の個々についての
丸め処理を並列に行う。丸め回路７０３〜７０６は図８
に示す構成をとり、その機能表を図９に示す。丸め処理
に必要なビットは、最下位ビット、ガードビット、ステ
ィッキービット及び符号ビットである。

【００４１】符号ビットを除いた各ビットは、図１０に
示すように丸めの位置を基準にして決定される。丸めの
位置にあたるのがＬＳＢ(最下位ビット)で、その一桁下
位がガードビットになる。スティッキービットは、ガー
ドビットより下位の桁が全て「０」の時以外は値が
「１」となるビットをいう。スティッキービット予測器
７０２は、２数の加算結果のオール０の予測論理をもち
いて、最下位桁から５１桁までのスティキービットを予
測する。

【００４２】その構成を図１１に示す。１桁分の予測論
理１１０１から１１５１までは、各桁の予測信号を出力
する。５１入力論理積１１５２は、ｎ桁の２数の加算結
果のオール０の予測論理に基づき、５１桁分の各桁の予
測信号の論理積をとる。インバータ１１５３は１１５２
の出力を反転することで、スティッキービット７０９を
出力する。

【００４３】通常、中間積加算器の結果が確定してから
丸めの位置が定まる。高速処理のため中間積加算器の結
果を待たずして丸め位置を仮定する。その場合の丸めに
必要なビットの求め方を述べる。

【００４４】図３０に示すように中間積加算器の出力の
小数点の位置は最上位桁から２桁目になる。丸め処理
で、小数点以下５２桁目を丸めの位置とするが、小数点
以上は１桁であることが必要なので、最上位桁の値によ
り小数点と丸めの位置が移動する。最上位桁と丸めの位
置の関係は図１０に示すようになる。最上位桁が「０」
の時丸めの位置が最下位桁から５３桁目、最上位桁が
「１」の時丸めの位置が最下位桁から５４桁目となる。
そして、各ビットの定義よりそれぞれの場合のガードビ
ットとスティッキービットの位置が定まる。図７に示す
加算器７００、７０１によりそれぞれの場合の最下位ビ
ットとガードビット、スティッキービット予測器７０２
から最上位桁が「０」のときのスティッキービット７０
９、信号７０９と出力１２０の最下位桁７１４との論理
和、信号７０９と出力１２２の最下位桁７２０との論理
和から、それぞれ、最上位桁が「１」のときのスティッ
キービット７２２、７２６を求める。

【００４５】加算器７００と７０１は下位からの桁上げ
７１０と７２７をそれぞれ「１」と「０」に固定し、下
位からの桁上げを仮定して２通りの加算結果１２０、１
２２を出力する。さらに、１２０、１２２では異なる丸
めの位置を仮定して丸めに必要なビットを作る。上記の
方法で得られたビットは、正規化の有無（丸め位置の違
い）と下位からの桁上げの違い（丸めに必要なビットの
値の違い）による４グループである。

【００４６】それらに各グループを入力とする丸め回路
７０３〜７０６のうち、７０３で正規化も桁上げもある
場合、７０４で正規化がなく桁上げがある場合、７０５
で正規化があり桁上げがない場合、７０６で正規化も桁
上げもない場合の丸め値を計算する。

【００４７】条件決定回路１０４は、図１２に示すよう
に桁上げ先見回路１０２の出力１２３を仮定して求め
た、丸め値１２１５（７２４）と１２１６（７２１）、
１２１７（７２５）と１２１８（７２３）、加算結果１
２０と１２２を、確定した下位からの桁上げ１２３に従
い選択するセレクタ１２０１、１２０２、１２０３を有
する。

【００４８】また、出力１２４を仮定して求めた中間積
加算器１０５の出力の最上位桁１２６と１２５を、確定
した桁上げ１２４に従い選択することにより丸めの位置
を示す信号１２１９を作り出すセレクタ１２００を有す
る。

【００４９】さらに、セレクタ１２０１〜１２０３の出
力から生成された丸め処理による５５桁目への桁上げと
新しい５４桁目と５３ビット目の値をセレクタ１２００
により確定した正規化の有無に従い選択するセレクタ１
２０４と１２０５を有する。

【００５０】そして、確定した丸めによる桁上げ信号１
２２９と下位からの桁上げ信号１２４から中間積加算の
結果１１９、１１８、１１７を選択する信号１２７を生
成する。

【００５１】各セレクタにより選択される信号および選
択されるビット数を図３１、図３２に示す。

【００５２】正規化器の機能を図１３に示す。正規化器
１０７は、選択された中間積加算器の出力１２９と条件
判定回路の出力１２８とを入力１３０とし、その小数点
以上の桁を１桁にする。さらに、小数点以上の１桁分
（暗黙の１ビットになる）を落し小数点以下だけを出力
１３１とする。最上位桁１３２（１０６ビット）が
「１」のとき１３２を捨てて残りを仮数部１３１として
出力する。最上位桁１３２（１０６ビット）が「０」の
とき、１桁下位のビットを捨てて、その残りを仮数部１
３１として出力する。セレクタ１１０は、最上位桁１３
２を用い正規化後の指数部を選択する。

【００５３】以上の動作について、具体的な数値の１例
を図３３に示して説明する。本図において、指数はあま
り意味が無いので仮数のみを示す。信号１１１，１１２
が図３３のような場合、信号１１３〜１２０，１２２は
図３３に示すようになる。信号１２１については、丸め
回路７０３〜７０６の出力線の束線であり、丸め回路
は、信号１４６、すなわち８１０〜８１３のモードに従
う。この場合、図９のＲＯＵＮＤＴＯＮＥＡＲＥＳ
Ｔ（四捨五入）を仮定する。この時に丸め回路７０３〜
７０６に入力されるＬ，Ｇ，Ｓ及びえられた信号７２
１，７２２，７２３，７２４を図３４に示す。こうして
得られた信号１２１，１２３，１２４，１２５，１２６
を図３５に示す。

【００５４】図１２で信号１２３＝０なのでセレクタ１
２０３により信号１２２が選ばれ、信号１２４＝１なの
でセレクタ１２００で信号１２５が選ばれる。信号１２
３＝０、信号１２５＝１より、セレクタ１２０１、１２
０２、１２０４、１２０５により信号７０６が選ばれ
る。この結果、図３６のようになる。信号１２７は、信
号１２３０、信号１２３１、信号１２３２の束線で、信
号１２８は、信号１２３３、１２２８の束線なので信号
１２７、１２８は、図３７（ａ）のようになる。

【００５５】図１において、信号１２７＝０１０なので
セレクタ１０６では、信号１１８が選ばれる。図３７
（ｂ）のようになる。信号１３０には、信号１２８が下
位に付加されて、図３７（ｃ）のようになる。信号１３
２は、信号１３０の最上位であり、信号１３２＝１であ
る。信号１３２＝１のときは、１ビット左にシフトする
ので、図３７（ｄ）のようになる。

【００５６】図１４は本発明の第２の実施例を示す。図
１に示す実施例と同じ部品には同じ記号を付けている。
本実施例では、図１に示す実施例に対して、桁位置調整
手段として、乗算器全体の入力と出力の桁合わせ器１４
００、１４０１、１４１０、正規化器の制御論理１４０
９、中間積加算器１０５と指数部の２番目の加算器１０
９の入力のセレクタ１４０５〜１４０８を追加する。

【００５７】また、丸め値計算回路１０３、桁上げ先見
回路１０２、条件決定回路１０４の一部を変更し、それ
ぞれ、１４０３、１４０２、１４０４とする。

【００５８】これらの論理の追加及び変更により倍精度
の浮動小数点数の乗算に加え、単精度及び整数の乗算機
能が追加される。各追加及び変更論理について説明す
る。桁合わせ器１４００と１４０１は異なるフォーマッ
トの数を倍精度と同様に取扱えるようにフォーマットを
変換する。単精度は倍精度と丸めの位置が同じになる様
に変換する。単精度、倍精度とも浮動小数点数は暗黙の
１ビットを付加するが、整数の場合には付加しない。

【００５９】本実施例では整数乗算の場合、指数部の加
算器１０９を中間積加算器１０５と共に中間積加算の段
階で用いる。部分積加算器の出力である中間積１１３と
中間積１１４を分配し、セレクタ１４０５〜１４０８に
入力し実行する乗算の種類を示す信号１４１６で選択す
る。本実施例では、整数乗算のとき出力である中間積１
１３と中間積１１４の上位１２桁１４１１と１４１２の
加算を加算器１０９で実施する。図１の実施例では、加
算器１０９は正規化による指数への「１」の加算を仮定
している。同様に、上位１２桁の加算は中間積加算器１
０５からの桁上げ１４２５を仮定した加算であることか
ら、加算器１０９をそのまま共用する。

【００６０】浮動小数点数の場合と整数の場合とでは、
中間積加算器の入力１４１９と１４２０の最下位の桁が
ずれているので桁上げ先見回路を図１５のように変更す
る。

【００６１】図１５の桁上げ先見回路１４０２では、浮
動小数点数用に作られる信号１２３と１２４に加えて、
整数用に中間積１１３と中間積１１４の最下位から４０
桁目の桁上げ先見信号１４２２を作る。丸め値計算回路
１４０３を図１６に示す。

【００６２】丸め値計算回路１０３は、異なる精度の浮
動小数点数で共用できる。整数乗算に対しては、丸め値
計算回路１０３を構成している丸め回路７０３から７０
６の一部を変更する。変更した丸め回路１６０３から１
６０７とその機能表を図１７図１８に示す。図８でのイ
ンバータ８０２からＮＯＲゲート１７０２への変更によ
り、整数の乗算のときには丸め値を強制的に「０」とす
る。

【００６３】条件判定回路を図１９に示す。異なる精度
の浮動小数点数では最上位桁にあたる桁が中間積加算器
１０５の出力において異なる。そのため、条件判定回路
１４０４は、条件判定回路１０４に最上位桁選択回路１
９００を追加し精度の違いに対応する。

【００６４】また、整数と浮動小数点数では、下位から
の桁上げがそれぞれ信号１４２２と１２４と異なるた
め、セレクタ１９３４を設けて桁上げを選択し、桁上げ
信号１９３５を作る。この２点の追加により、整数と浮
動小数点数用の条件判定回路１４０４となる。

【００６５】図１９の最上桁選択回路１９００の構成と
機能表を図２０、図２１に示す。最上位桁選択回路の出
力１９１９は、各精度及び桁上げ１９３５に対応した最
上位桁である。浮動小数点数の処理では中間積加算器の
出力１４２４、１４２３を選択し、整数の処理では定数
を出力する。制御回路１４０９は、仮数部の正規化器を
制御する論理と、指数部の加算器１０９の出力を選択す
る論理から成る。浮動小数点数の精度別の処理は、最上
位桁を精度に対応して選択することで対応する。また、
整数の処理に対しては、仮数部は最上位桁を固定し常に
同じ正規化処理を行い、後段の桁合わせ器で補正処理を
することで対応する。指数部は中間積加算器からの桁上
げを選択信号に用いる。

【００６６】図１４の制御論理１４０９の構成を図２２
に示す。セレクタ２２００、２２０１、２２０２は、中
間積加算の３種類の仮定条件に対応している。各セレク
タは、精度に対応した最上位桁を選択する。中間積加算
器からの桁上げ１４２５は、中間積加算器への初期桁上
げの条件を仮定して求めた値である。セレクタ２２０３
は、中間積加算器１０５からの桁上げ１４２５を先見回
路１４０２で求めた桁上げ１４２２で選択する。

【００６７】整数乗算を追加するために、この桁上げ信
号２２０４と各条件の最上位桁によって仮数部と指数部
の制御する。その機能表を図２３に示す。仮数部の制御
信号１４２７は、浮動小数点数の処理のときは最上位桁
の値とし、整数処理のときは常に「１」に固定する。指
数部の制御信号１４２８は、浮動小数点数の処理のとき
は仮数部と同じ最上位桁の値とし、整数処理のときは桁
上げの値１４２５とする。

【００６８】図１４の桁合わせ器１４１０は、浮動小数
点数の処理に対しては、対応する精度のフォーマットに
出力１４２９を合わせる。

【００６９】整数の処理では正規化器での処理を補正す
る。この補正処理について説明する。図１４の正規化器
の出力１３１と指数部のセレクタの出力１３９は、出力
の桁合わせ器１４１０に入力される。仮数部１３１は、
暗黙の１ビットを捨てられる状態になって入力される。
浮動小数点の処理では、暗黙の１ビットを捨て各フォー
マットに合わせて出力される。整数の処理では、暗黙の
１ビットに相当するビットを活かすように補正され、各
フォーマットに合わせて出力される。

【００７０】図２４は、本発明の第３の実施例を示す。
検出手段であるチェッカー２４０１は、乗数と被乗数が
特殊数であるかないかをチェックする。特殊数である場
合には、特殊数の乗算結果に従い出力１３１、１３９を
マスクする本実施例において、特殊数生成器２４０２、
２４０３は、チェッカーからの出力２４０４、２４０５
をもとに、図２５に示す特殊数の乗算結果のマトリック
スに従って出力２４０６、２４０７をマスクする。

【００７１】本発明の第４の実施例として、丸め値計算
回路と条件判定回路の並列度を落した乗算装置を提供す
る。その構成を図２６に示す。この構成は図１に示す実
施例を基にしているが、図１４、図２４の実施例にも適
用できる。

【００７２】本実施例の丸め値計算回路２６０３を図２
７に示す。他の実施例に比べ加算器１個と丸め回路２個
を減らし、丸め位置だけを仮定して丸めに必要なビット
が確定してから丸めを行う。加算器２７０１は、桁上げ
先見回路１０２の出力１２３を初期桁上げとして、丸め
に必要なビット１２０を計算する。丸め回路２７０３と
２７０４は、この丸めに必要なビット１２０とステッキ
ービット予測器の出力２７０９を用いて、丸め位置を仮
定した丸め値１２１を出力する。

【００７３】本実施例における条件判定回路２６０４を
図２８に示す。仮定した２種類の丸め位置に対して、論
理ゲート２８０１〜２８０６によりそれぞれ丸めによる
中間積への桁上げと新しい最下位桁を求め、それらをセ
レクタ２８０７と２８０８で丸め位置の情報２８０９に
基づき確定させる。セレクタ２８００は中間積加算器か
らの最上位桁１２５と１２６を下位からの桁上げ１２４
で選択し、丸め位置の情報２８０９を出力する。論理ゲ
ート２８１１〜２８１３は、丸めによる桁上げ２８１０
と下位からの桁上げ１２４から、中間積加算器１０５の
出力１１７〜１１９を選択するための信号１２７を生成
する。

【００７４】図２９に本発明による乗算器の乗算方法の
フローチャートを示す。本乗算方法では、中間積加算と
丸め処理と桁上げ予測が並列に実行される。中間積加算
は、将来必要な最終積のビット幅に対し適当な入力幅を
持つ加算器で行われる。その際、入力されない不必要な
下位からの桁上げと丸めによる桁上げを仮定して複数の
加算結果を求める。下位からの桁上げを仮定した加算結
果から２つの丸め位置を示す情報が得られる。

【００７５】これと並列に丸め処理では、下位からの桁
上げと丸め位置を仮定して処理に必要なビットを求め
る。求めた各組のビットに対して、丸め値の計算と丸め
処理を実行する。次に、下位からの桁上げ予測の結果に
基づき丸め位置の情報から丸め位置を決定する。確定し
た桁上げと丸め位置から、丸め処理の結果を選ぶ。次
に、丸めによる桁上げと下位からの桁上げより中間積加
算器の結果を選択する。

【００７６】本発明の一実施例によれば、乗算器に中間
積加算器と丸め処理器を並列に持っているため、丸めを
並列に実行できるため高速な浮動小数点乗算ができる。

【００７７】本発明の他の実施例によれば、乗算器に入
力用桁合わせ器と出力用桁合わせ器と中間積加算に兼用
できる指数部加算器を持っているので、乗算器を異なる
精度の浮動小数点数の乗算と整数の乗算に使える。

【００７８】本発明の更に他の実施例によれば、乗算器
に特殊数検出器と特殊数生成器を備えているので、乗算
器本体を変更せずに特殊数を含む乗算に使用できる。

【００７９】

【発明の効果】本発明によれば、中間積加算の際の加算
と丸め処理とを並列に実行することで、高速な乗算装置
を提供できる。

【図面の簡単な説明】

【図１】本発明による乗算器の一実施例のブロック図。

【図２】本発明の乗算器を構成する中間積加算器。

【図３】中間積加算器の機能の説明図。

【図４】中間積加算器の機能の説明図。

【図５】中間積加算器の機能の説明図。

【図６】本発明の乗算器を構成する５４ビットと５１ビ
ットの桁上げ先見回路。

【図７】本発明の乗算器を構成する丸め値計算回路。

【図８】丸め値計算回路の機能の説明図。

【図９】丸め値計算回路の機能の説明図。

【図１０】丸め値計算回路の機能の説明図。

【図１１】丸め値計算回路の機能の説明図。

【図１２】本発明の乗算器を構成する条件判定回路。

【図１３】本発明の乗算器を構成する正規化器の機能の
説明図。

【図１４】本発明によるの乗算器の他の実施例のブロッ
ク図。

【図１５】本発明の整数乗算機能付き乗算器を構成する
５４ビットと５１ビットと４０ビットの桁上げ先見回
路。

【図１６】整数乗算機能付き乗算器を構成する丸め値計
算回路の説明図。

【図１７】整数乗算機能付き乗算器を構成する丸め値計
算回路の説明図。

【図１８】整数乗算機能付き乗算器を構成する丸め値計
算回路の説明図。

【図１９】整数機能付き乗算器を構成する条件判定回路
の説明図。

【図２０】整数機能付き乗算器を構成する条件判定回路
の説明図。

【図２１】整数機能付き乗算器を構成する条件判定回路
の説明図。

【図２２】整数機能付き乗算器の正規化器の機能の説明
図。

【図２３】整数機能付き乗算器の正規化器の機能の説明
図。

【図２４】本発明による乗算器の他の一実施例のブロッ
ク図。

【図２５】本発明の特殊数処理機能付きの乗算器の説明
図。

【図２６】本発明による乗算器の他の実施例のブロック
図。

【図２７】並列度を下げた丸め値計算回路。

【図２８】並列度を下げた条件判定回路。

【図２９】本乗算器の乗算方法の説明図。

【図３０】一般的な乗算方法の説明図。

【図３１】本発明による信号の具体例の説明図。

【図３２】本発明による信号の具体例の説明図。

【図３３】本発明による信号の具体例の説明図。

【図３４】本発明による信号の具体例の説明図。

【図３５】本発明による信号の具体例の説明図。

【図３６】本発明による信号の具体例の説明図。

【図３７】本発明による信号の具体例の説明図。

【符号の説明】

１００：正規化及び丸め回路１０１：部分積加算器１０２：桁上げ先見回路１０３：丸め値計算回路１０４：条件判定回路１０５：中間積加算器１０６：セレクタ１０７：正規化器１０８：指数部用加算器１０９：指数部用減算器１１０：セレクタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−40521（ＪＰ，Ａ) 特開平４−68435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310 G06F 7/38 G06F 7/50

Claims

(57)【特許請求の範囲】

【請求項１】乗数と被乗数の部分積を求め、得られた部
分積を加算して積を求める乗算器であって、上記部分積から２つの中間積を求める部分積加算器と、２つの上記中間積の予め定めた桁から上位桁について、
下位桁からの桁上げおよび丸め値の可能な値を複数仮定
して、上記中間積を加算し、仮定した値に対応して、複
数の加算値を求める中間積加算器と、上記中間積の加算と並行して、２つの上記中間積に基づ
いて、丸め情報を計算する丸め値計算回路と、上記中間積の加算と並行して、２つの上記中間積に基づ
いて、上記中間積の予め定めた桁より下位桁から前記丸
め値計算回路に入力された上記中間積の最下位桁への桁
上げ情報を生成する桁上げ先見回路と、上記丸め値計算回路及び上記桁上げ先見回路の出力に基
づいて、上記中間積加算器の加算値を選択する選択回路
とを有し、上記丸め値計算回路は、正規化による丸め位置の移動の有無及び下位からの桁上
げの有無をそれぞれ仮定して、仮定したそれぞれの場合
に対応して、４通りの丸め情報を計算し、上記選択回路は、確定した丸め位置の移動の有無及び桁上げの有無に従っ
て、上記４通りの丸め情報からひとつを選択し、当該選
択された丸め情報及び上記桁上げ情報に基づいて、中間
積加算器の加算値を選択することを特徴とする乗算器。
【請求項２】乗数と被乗数の部分積を求め、得られた部
分積を加算して積を求める乗算方法であって、上記部分積から２つの中間積を求めること、２つの上記中間積の予め定めた桁から上位桁について、
下位桁からの桁上げおよび丸め値の可能な値を複数仮定
して、上記中間積を加算し、仮定した値に対応して、複
数の加算値を求めること、上記中間積の加算と並行して、正規化による丸め位置の
移動の有無及び下位からの桁上げの有無をそれぞれ仮定
して、仮定したそれぞれの場合に対応して、２つの上記
中間積に基づいて、４通りの丸め情報を計算すること、上記中間積の加算と並行して、２つの上記中間積に基づ
いて、上記中間積の予め定めた桁より下位桁前記丸め値
計算回路に入力された上記中間積の最下位桁への桁上げ
情報を生成すること、確定した丸め位置の移動の有無及び桁上げの有無に従っ
て、上記４通りの丸め情報からひとつを選択すること、当該選択された丸め情報及び上記桁上げ情報に基づい
て、上記複数の加算値からひとつを選択することよりな
ることを特徴とする乗算方法。
【請求項３】請求項１記載の乗算器において、浮動小数点数の種別情報を受付けて、丸めの位置が同じ
になるように、異なる種別の浮動小数点数の桁位置の処
理を種別ごとに行う桁位置調整手段を有することを特徴
とする乗算器。
【請求項４】請求項１または３記載の乗算器において、浮動小数点数の乗算を行う場合に指数部の加算を行う指
数部加算器を更に備え、整数の乗算を行う場合には、上記部分積加算器は、整数の中間積を求め、上記指数部加算器は、上記整数の中間積の上位の加算を
行い、上記中間積加算器は、上記整数の中間積の下位の加算を
行うことを特徴とする乗算器。