JPH04283831A - 除算器 - Google Patents
除算器Info
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- JPH04283831A JPH04283831A JP3048452A JP4845291A JPH04283831A JP H04283831 A JPH04283831 A JP H04283831A JP 3048452 A JP3048452 A JP 3048452A JP 4845291 A JP4845291 A JP 4845291A JP H04283831 A JPH04283831 A JP H04283831A
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- divisor
- dividend
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- divider
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- 238000010586 diagram Methods 0.000 description 13
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- 102100038738 Mitochondrial carnitine/acylcarnitine carrier protein Human genes 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
- G06F7/537—Reduction of the number of iteration steps or stages, e.g. using the Sweeny-Robertson-Tocher [SRT] algorithm
- G06F7/5375—Non restoring calculation, where each digit is either negative, zero or positive, e.g. SRT
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4873—Dividing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＩＥＥＥ浮動小数点規格
等の所定の規格に準じた除算器に係り、特に低消費電力
で除算を行う除算器に関する。従来より、除算をハード
ウェアで実現する（即ち除算器の）場合、例えば加算器
或いは乗算器といった他の演算器とは異なり演算サイク
ル数が余分にかかっていた。この除算の方式については
、回復型除算、非回復型除算、それらを応用した高基数
回復型除算、高基数非回復型除算、或いは乗算器を利用
する繰り返し近似除算など様々な方式が知られている。
等の所定の規格に準じた除算器に係り、特に低消費電力
で除算を行う除算器に関する。従来より、除算をハード
ウェアで実現する（即ち除算器の）場合、例えば加算器
或いは乗算器といった他の演算器とは異なり演算サイク
ル数が余分にかかっていた。この除算の方式については
、回復型除算、非回復型除算、それらを応用した高基数
回復型除算、高基数非回復型除算、或いは乗算器を利用
する繰り返し近似除算など様々な方式が知られている。
【０００２】一般的に、多くの除算器では、除算命令を
次の（１）式の再帰的な手順の繰り返しにより実行する
。 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑｊ＋１×Ｄ
…（１）ここで、ｊ＝０、１、…、ｎ−１は
漸化式の指数、Ｄは除数、ｑｊ＋１は小数点から数えて
ｊ＋１番目の商デジット（但しｑ０は符号）、ｎは商の
デジット長、ｒは基数、ｒ×Ｒ（ｊ）はｊ＋１番目の商
デジットを決定する以前の部分被除数、Ｒ（ｊ＋１）は
ｊ＋１番目の商デジットを決定した後の部分剰余、Ｒ（
０）は被除数（部分剰余の初期値）、Ｒ（ｎ）は最終剰
余であり、商Ｑは次の（２）式で表される。
次の（１）式の再帰的な手順の繰り返しにより実行する
。 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑｊ＋１×Ｄ
…（１）ここで、ｊ＝０、１、…、ｎ−１は
漸化式の指数、Ｄは除数、ｑｊ＋１は小数点から数えて
ｊ＋１番目の商デジット（但しｑ０は符号）、ｎは商の
デジット長、ｒは基数、ｒ×Ｒ（ｊ）はｊ＋１番目の商
デジットを決定する以前の部分被除数、Ｒ（ｊ＋１）は
ｊ＋１番目の商デジットを決定した後の部分剰余、Ｒ（
０）は被除数（部分剰余の初期値）、Ｒ（ｎ）は最終剰
余であり、商Ｑは次の（２）式で表される。
【０００３】
Ｑ＝ｑ０ｑ１ｑ２…ｑｎ−１ｑｎ …（２）
従って、除算命令に必要な実行時間の大部分は、この再
帰的手順の繰り返しに費やされている。
従って、除算命令に必要な実行時間の大部分は、この再
帰的手順の繰り返しに費やされている。
【０００４】
【従来の技術】高速演算が求められる中、除算もまた高
速且つ正確に行われることが望ましい。しかしながら、
除算を小面積で正確にそして高速に実現することは非常
に難しい。非回復型除算方式を例として説明する。この
方式においては、商の各桁を作成するときに使用される
商の集合として、零を含まない符号付き商集合があるこ
とに着目して、該商集合から商の各桁を選ぶよう制御さ
れる。ここで上記符号付き商集合はｒを基数とすると、
一般に以下のように表される。
速且つ正確に行われることが望ましい。しかしながら、
除算を小面積で正確にそして高速に実現することは非常
に難しい。非回復型除算方式を例として説明する。この
方式においては、商の各桁を作成するときに使用される
商の集合として、零を含まない符号付き商集合があるこ
とに着目して、該商集合から商の各桁を選ぶよう制御さ
れる。ここで上記符号付き商集合はｒを基数とすると、
一般に以下のように表される。
【０００５】［−（ｒ−１）、−（ｒ−２）、…、−１
、＋１、…、ｒ−２、ｒ−１］ 非回復型除算方式の特徴は、演算結果の各桁を決定する
際に生じる被除数の正負逆転をそのままとして演算結果
の桁に負数を許し、被除数の符号によりこれに除数或い
は除数の倍数を加算或いは減算する、所謂引き離し法で
あるところにある。
、＋１、…、ｒ−２、ｒ−１］ 非回復型除算方式の特徴は、演算結果の各桁を決定する
際に生じる被除数の正負逆転をそのままとして演算結果
の桁に負数を許し、被除数の符号によりこれに除数或い
は除数の倍数を加算或いは減算する、所謂引き離し法で
あるところにある。
【０００６】具体例を上げると、例えば除数のｋ倍［即
ち、−（ｒ−１）、−（ｒ−２）、…、−１、＋１、…
、ｒ−２、ｒ−１倍］を減数レジスタに置数して置き、
部分商予測器から出力される予測信号によって、上記減
数レジスタを選択して、除数のｋ倍を加減算することを
繰り返すことにより、商を求めていくものである。 この除算方式において、高速に且つ正確に演算しようと
するならば、基数ｒを大きくして演算単位となるビット
数を大きくして除算のループ数を減らす高基数非回復型
除算方式が考えられるが、それに伴う倍数発生回路の増
大、商予測回路の複雑化且つ増大化は避けられない。ま
してその除算器がプロセッサ内の１つの演算器であった
なら除算器が占めることができるチップ上のスペースに
は限りがある。
ち、−（ｒ−１）、−（ｒ−２）、…、−１、＋１、…
、ｒ−２、ｒ−１倍］を減数レジスタに置数して置き、
部分商予測器から出力される予測信号によって、上記減
数レジスタを選択して、除数のｋ倍を加減算することを
繰り返すことにより、商を求めていくものである。 この除算方式において、高速に且つ正確に演算しようと
するならば、基数ｒを大きくして演算単位となるビット
数を大きくして除算のループ数を減らす高基数非回復型
除算方式が考えられるが、それに伴う倍数発生回路の増
大、商予測回路の複雑化且つ増大化は避けられない。ま
してその除算器がプロセッサ内の１つの演算器であった
なら除算器が占めることができるチップ上のスペースに
は限りがある。
【０００７】また、ＬＳＩの大規模化、クロック周波数
の高速化に伴い、そのＬＳＩが発生する消費電力も必然
的に増大する。よって、除算を高速且つ正確そして低消
費電力で演算プロセッサ上に実現することは、上述の問
題点を考慮したそれぞれの兼ね合い（トレードオフ）が
必要である。
の高速化に伴い、そのＬＳＩが発生する消費電力も必然
的に増大する。よって、除算を高速且つ正確そして低消
費電力で演算プロセッサ上に実現することは、上述の問
題点を考慮したそれぞれの兼ね合い（トレードオフ）が
必要である。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
除算器では、ＬＳＩの大規模化、クロック周波数の高速
化に伴い、そのＬＳＩが発生する消費電力も必然的に増
大するという問題があった。本発明は、ＩＥＥＥ等の浮
動小数点規格に基づいた非演算パターンを検出した時に
は商生成部の繰り返しを停止させて規定パターンを出力
させ、また除算命令が実行されていない時には商生成部
の繰り返しを停止させて、除算をできるだけ低消費電力
で行う除算器を提供することを目的とする。
除算器では、ＬＳＩの大規模化、クロック周波数の高速
化に伴い、そのＬＳＩが発生する消費電力も必然的に増
大するという問題があった。本発明は、ＩＥＥＥ等の浮
動小数点規格に基づいた非演算パターンを検出した時に
は商生成部の繰り返しを停止させて規定パターンを出力
させ、また除算命令が実行されていない時には商生成部
の繰り返しを停止させて、除算をできるだけ低消費電力
で行う除算器を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示す如く、除数Ｄ及び被除数Ｎを
入力して除算を行う浮動小数点除算器であって、前記除
数Ｄ及び被除数Ｎのデータから非数、ゼロ、無限大、デ
ノーマル等の所定の非演算パターンを検出して停止信号
ＤＳＴＯＰ＃Ｘを出力する例外及び非演算検出部３と、
除算命令が実行されている時にはクロック信号により計
数を行って該計数値に基づく制御信号ＤＣＮＴ０−１５
＃Ｘを出力し、除算命令が実行されていない時には計数
を停止して固定値とし前記制御信号ＤＣＮＴ０−１５＃
Ｘを無効とすると共に非実行信号ＤＲＵＮ＃Ｘを出力す
る制御部６と、前記除数Ｄ及び被除数Ｎの仮数部データ
を入力して所定のアルゴリズムに基づく手順を繰り返し
行って商の仮数部データを生成する仮数除算部４とを有
して構成する。
に、本発明は、図１に示す如く、除数Ｄ及び被除数Ｎを
入力して除算を行う浮動小数点除算器であって、前記除
数Ｄ及び被除数Ｎのデータから非数、ゼロ、無限大、デ
ノーマル等の所定の非演算パターンを検出して停止信号
ＤＳＴＯＰ＃Ｘを出力する例外及び非演算検出部３と、
除算命令が実行されている時にはクロック信号により計
数を行って該計数値に基づく制御信号ＤＣＮＴ０−１５
＃Ｘを出力し、除算命令が実行されていない時には計数
を停止して固定値とし前記制御信号ＤＣＮＴ０−１５＃
Ｘを無効とすると共に非実行信号ＤＲＵＮ＃Ｘを出力す
る制御部６と、前記除数Ｄ及び被除数Ｎの仮数部データ
を入力して所定のアルゴリズムに基づく手順を繰り返し
行って商の仮数部データを生成する仮数除算部４とを有
して構成する。
【００１０】尚、前記停止信号ＤＳＴＯＰ＃Ｘは、前記
仮数除算部４内のレジスタのラッチ信号を制御して、非
演算パターンを検出した時には前記仮数除算部４の繰り
返しを停止させ、規定パターンを出力させる。また、前
記仮数除算部４内の各レジスタのラッチ信号は、前記非
実行信号ＤＲＵＮ＃Ｘ及び制御信号ＤＣＮＴ０−１５＃
Ｘにより制御され、除算命令が実行されていない時には
前記仮数除算部４の繰り返しを停止する。
仮数除算部４内のレジスタのラッチ信号を制御して、非
演算パターンを検出した時には前記仮数除算部４の繰り
返しを停止させ、規定パターンを出力させる。また、前
記仮数除算部４内の各レジスタのラッチ信号は、前記非
実行信号ＤＲＵＮ＃Ｘ及び制御信号ＤＣＮＴ０−１５＃
Ｘにより制御され、除算命令が実行されていない時には
前記仮数除算部４の繰り返しを停止する。
【００１１】
【作用】本発明では、図１の如く、除数Ｄ及び被除数Ｎ
のデータから非数、ゼロ、無限大、デノーマル等の（Ｉ
ＥＥＥ等の浮動小数点規格に基づいた）非演算パターン
を検出した時には、仮数除算部４の繰り返しを停止させ
て規定パターンを出力させ、また除算命令が実行されて
いない時には前記仮数除算部４の繰り返しを停止させる
ようにしている。
のデータから非数、ゼロ、無限大、デノーマル等の（Ｉ
ＥＥＥ等の浮動小数点規格に基づいた）非演算パターン
を検出した時には、仮数除算部４の繰り返しを停止させ
て規定パターンを出力させ、また除算命令が実行されて
いない時には前記仮数除算部４の繰り返しを停止させる
ようにしている。
【００１２】従って、除算をできるだけ低消費電力で行
うことができる。
うことができる。
【００１３】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１は本発明の実施例に係る除算器の全体構
成図を示したものである。同図における除算器は、ＩＥ
ＥＥ規格に基づく浮動小数点除算器であり、除算前処理
及び型判定部１、指数演算部２、例外及び非演算検出部
３、仮数除算部４、丸め出力判定部５、及び制御部６か
ら構成されている。
説明する。図１は本発明の実施例に係る除算器の全体構
成図を示したものである。同図における除算器は、ＩＥ
ＥＥ規格に基づく浮動小数点除算器であり、除算前処理
及び型判定部１、指数演算部２、例外及び非演算検出部
３、仮数除算部４、丸め出力判定部５、及び制御部６か
ら構成されている。
【００１４】以下、ＩＥＥＥ規格に基づく浮動小数点倍
精度除算を例に、各部を詳細に説明する。先ず、除算前
処理及び型判定部１の内、型判定部は入力レジスタＯＰ
Ｄ及びＯＰＮにそれぞれセットされた除数Ｄ及び被除数
Ｎの型、即ち非数、ゼロ、無限大、デノーマル等を判定
して型判定フラグレジスタＥＸＣにセットする。また前
処理部では、除数Ｄ及び被除数Ｎの浮動小数点データに
ついて符号Ｓ（１ビット）、指数部ＥＸＰ（１１ビット
）、及び仮数部Ｍ（５２ビット）を切り出し、仮数部Ｍ
の隠れビット（ＩＥＥＥ規格に基づき、正規化数は仮数
部Ｍの最上位ビットの更に上位１ビットに隠れビット１
を持つように正規化されている）を復元し、更に、被除
数Ｎの仮数部の絶対値が除数Ｄの仮数部の絶対値よりも
小さくなるように設定する。この前処理部の処理を図２
に示す概念図を用いて説明する。先ず、入力レジスタＯ
ＰＤ及びＯＰＮにセットされた除数Ｄ及び被除数Ｎのそ
れぞれの仮数部ＭＤ及びＭＮを切り出し、隠れビットを
復元する。次に、これら２つのデータを５３ビット比較
器１１で比較し、被除数Ｎの仮数部ＭＮの絶対値が除数
Ｄの仮数部ＭＤの絶対値よりも小さい時そのままとし、
また被除数Ｎの仮数部ＭＮの絶対値が除数Ｄの仮数部Ｍ
Ｄの絶対値より大きい時には、被除数Ｎの仮数部ＭＮを
シフタ１２で右に１ビットシフトする（１桁下げる）と
共に被除数Ｎの指数部ＥＸＰＮを＋１加算器１３でイン
クリメントする。尚、上記前処理後の被除数Ｎの指数部
ＥＸＰＮはレジスタＥＰＮに、仮数部ＭＮは部分剰余レ
ジスタＰＲに、また除数Ｄの指数部ＥＸＰＤはレジスタ
ＥＰＤに、仮数部ＭＤは除数レジスタＤＳＲに、それぞ
れセットされる。
精度除算を例に、各部を詳細に説明する。先ず、除算前
処理及び型判定部１の内、型判定部は入力レジスタＯＰ
Ｄ及びＯＰＮにそれぞれセットされた除数Ｄ及び被除数
Ｎの型、即ち非数、ゼロ、無限大、デノーマル等を判定
して型判定フラグレジスタＥＸＣにセットする。また前
処理部では、除数Ｄ及び被除数Ｎの浮動小数点データに
ついて符号Ｓ（１ビット）、指数部ＥＸＰ（１１ビット
）、及び仮数部Ｍ（５２ビット）を切り出し、仮数部Ｍ
の隠れビット（ＩＥＥＥ規格に基づき、正規化数は仮数
部Ｍの最上位ビットの更に上位１ビットに隠れビット１
を持つように正規化されている）を復元し、更に、被除
数Ｎの仮数部の絶対値が除数Ｄの仮数部の絶対値よりも
小さくなるように設定する。この前処理部の処理を図２
に示す概念図を用いて説明する。先ず、入力レジスタＯ
ＰＤ及びＯＰＮにセットされた除数Ｄ及び被除数Ｎのそ
れぞれの仮数部ＭＤ及びＭＮを切り出し、隠れビットを
復元する。次に、これら２つのデータを５３ビット比較
器１１で比較し、被除数Ｎの仮数部ＭＮの絶対値が除数
Ｄの仮数部ＭＤの絶対値よりも小さい時そのままとし、
また被除数Ｎの仮数部ＭＮの絶対値が除数Ｄの仮数部Ｍ
Ｄの絶対値より大きい時には、被除数Ｎの仮数部ＭＮを
シフタ１２で右に１ビットシフトする（１桁下げる）と
共に被除数Ｎの指数部ＥＸＰＮを＋１加算器１３でイン
クリメントする。尚、上記前処理後の被除数Ｎの指数部
ＥＸＰＮはレジスタＥＰＮに、仮数部ＭＮは部分剰余レ
ジスタＰＲに、また除数Ｄの指数部ＥＸＰＤはレジスタ
ＥＰＤに、仮数部ＭＤは除数レジスタＤＳＲに、それぞ
れセットされる。
【００１５】次に、指数演算部２では指数値の減算とバ
イアス値の加算を行う。つまり、図３の指数演算部２の
構成図に示すように、除数Ｄの指数部ＥＸＰＤの補数値
と被除数Ｎの指数部ＥＸＰＮの値とＩＥＥＥ規格による
バイアス値の３つの値を３入力高速加算器２２で加算し
て、結果をレジスタＥＸＰにセットする。また、例外及
び非演算検出部３では、例外判定と非演算の検出を行う
。例外判定としてはゼロ除算例外やインバリッドオペレ
ーション例外等があり、除数Ｄ及び被除数Ｎのデータか
ら判定される。また非演算パターンとしては、ＩＥＥＥ
規格に基づき下記の組み合わせがあり、除数Ｄ及び被除
数Ｎのデータから下記のパターンを判定し、下記組み合
わせの論理和により停止信号ＤＳＴＯＰ＃Ｘを出力して
規格パターンを出力するように制御する。
イアス値の加算を行う。つまり、図３の指数演算部２の
構成図に示すように、除数Ｄの指数部ＥＸＰＤの補数値
と被除数Ｎの指数部ＥＸＰＮの値とＩＥＥＥ規格による
バイアス値の３つの値を３入力高速加算器２２で加算し
て、結果をレジスタＥＸＰにセットする。また、例外及
び非演算検出部３では、例外判定と非演算の検出を行う
。例外判定としてはゼロ除算例外やインバリッドオペレ
ーション例外等があり、除数Ｄ及び被除数Ｎのデータか
ら判定される。また非演算パターンとしては、ＩＥＥＥ
規格に基づき下記の組み合わせがあり、除数Ｄ及び被除
数Ｎのデータから下記のパターンを判定し、下記組み合
わせの論理和により停止信号ＤＳＴＯＰ＃Ｘを出力して
規格パターンを出力するように制御する。
【００１６】
ＳＮａＮ÷ＳＮａＮ ＱＮａＮ÷ＳＮａＮ ＩＮＦ
÷ＳＮａＮ ＮＯＲＭ÷ＳＮａＮＳＮａＮ÷ＱＮａ
Ｎ ＱＮａＮ÷ＱＮａＮ ＩＮＦ ÷ＱＮａＮ
ＮＯＲＭ÷ＱＮａＮＳＮａＮ÷ＩＮＦ ＱＮａＮ÷
ＩＮＦ ＩＮＦ ÷ＩＮＦ ＮＯＲＭ÷ＩＮＦ
ＳＮａＮ÷ＺＥＲＯ ＱＮａＮ÷ＺＥＲＯ ＩＮＦ
÷ＺＥＲＯ ＮＯＲＭ÷ＺＥＲＯＳＮａＮ÷ＮＯＲ
Ｍ ＱＮａＮ÷ＮＯＲＭ ＩＮＦ ÷ＮＯＲＭ
ＮＯＲＭ÷ＮＯＲＭここで、ＳＮａＮ：Ｓｉｇｎａｌｉ
ｎｇ Ｎｏｔ Ａ ＮｕｍｂｅｒＱＮａＮ：Ｑｕｉｅｔ
Ｎｏｔ Ａ ＮｕｍｂｅｒＩＮＦ ：無限大 ＺＥＲＯ：ゼロ ＮＯＲＭ：正規化数 （Ｉ
ＥＥＥ７５４−１９８５規格より） 尚、停止信号ＤＳＴＯＰ＃Ｘは、図４のタイムチャート
に示すように、除数Ｄ及び被除数Ｎのデータから判定し
てアサートされて後、１つの演算終了でネゲートされる
までアクティブである。
÷ＳＮａＮ ＮＯＲＭ÷ＳＮａＮＳＮａＮ÷ＱＮａ
Ｎ ＱＮａＮ÷ＱＮａＮ ＩＮＦ ÷ＱＮａＮ
ＮＯＲＭ÷ＱＮａＮＳＮａＮ÷ＩＮＦ ＱＮａＮ÷
ＩＮＦ ＩＮＦ ÷ＩＮＦ ＮＯＲＭ÷ＩＮＦ
ＳＮａＮ÷ＺＥＲＯ ＱＮａＮ÷ＺＥＲＯ ＩＮＦ
÷ＺＥＲＯ ＮＯＲＭ÷ＺＥＲＯＳＮａＮ÷ＮＯＲ
Ｍ ＱＮａＮ÷ＮＯＲＭ ＩＮＦ ÷ＮＯＲＭ
ＮＯＲＭ÷ＮＯＲＭここで、ＳＮａＮ：Ｓｉｇｎａｌｉ
ｎｇ Ｎｏｔ Ａ ＮｕｍｂｅｒＱＮａＮ：Ｑｕｉｅｔ
Ｎｏｔ Ａ ＮｕｍｂｅｒＩＮＦ ：無限大 ＺＥＲＯ：ゼロ ＮＯＲＭ：正規化数 （Ｉ
ＥＥＥ７５４−１９８５規格より） 尚、停止信号ＤＳＴＯＰ＃Ｘは、図４のタイムチャート
に示すように、除数Ｄ及び被除数Ｎのデータから判定し
てアサートされて後、１つの演算終了でネゲートされる
までアクティブである。
【００１７】次に仮数除算部４では、基数を１６とした
非回復型除算法による除算を行う。仮数除算部４は、除
数倍数発生部３１、加減算部３２、商予測部３３、及び
商補正部３４から構成されており、更に詳細な構成は図
５に示すとおりである。本実施例では、基数が１６であ
るので、−１５×除数、−１４×除数、…、−１×除数
、１×除数、…、１５×除数の３０通りの除数倍数デー
タが必要であり、除数倍数発生部３１で生成する。除数
倍数発生部３１は、シフタと補数回路で構成されて除数
レジスタＤＳＲから除数を入力して±１倍の除数を発生
する除数倍数発生器ＳＲ１、±２／±４倍の除数を発生
する除数倍数発生器ＳＲ２、及び±８／±１６倍の除数
を発生する除数倍数発生器ＳＲ３と、それぞれの除数倍
数を選択する３：１セレクタ４１、５：１セレクタ４２
、及び５：１セレクタ４３とを有して、商予測部３３か
ら出力される商予測信号ＳＱＰにより何れかの除数倍数
を選択して加減算部３２に出力する。尚、＋ｎ倍はシフ
トのみで達成し、−ｎ倍は補数をとってシフトすること
で達成する。
非回復型除算法による除算を行う。仮数除算部４は、除
数倍数発生部３１、加減算部３２、商予測部３３、及び
商補正部３４から構成されており、更に詳細な構成は図
５に示すとおりである。本実施例では、基数が１６であ
るので、−１５×除数、−１４×除数、…、−１×除数
、１×除数、…、１５×除数の３０通りの除数倍数デー
タが必要であり、除数倍数発生部３１で生成する。除数
倍数発生部３１は、シフタと補数回路で構成されて除数
レジスタＤＳＲから除数を入力して±１倍の除数を発生
する除数倍数発生器ＳＲ１、±２／±４倍の除数を発生
する除数倍数発生器ＳＲ２、及び±８／±１６倍の除数
を発生する除数倍数発生器ＳＲ３と、それぞれの除数倍
数を選択する３：１セレクタ４１、５：１セレクタ４２
、及び５：１セレクタ４３とを有して、商予測部３３か
ら出力される商予測信号ＳＱＰにより何れかの除数倍数
を選択して加減算部３２に出力する。尚、＋ｎ倍はシフ
トのみで達成し、−ｎ倍は補数をとってシフトすること
で達成する。
【００１８】加減算部３２は、４入力桁上げ保存加算器
ＣＳＡと、ＣＳＡから出力されるキャリーＣ及び和Ｓを
加算する桁上げ伝搬加算器ＣＰＡとを有して、部分除数
レジスタＰＲの内容からセレクタ４１、４２、及び４３
で選択された３値の和だけ減じて次の繰り返しにおける
部分剰余とする。商予測部３３は、部分商予測回路ＱＰ
Ｄと、部分商発生器ＱＰＧとで構成され、デジット毎に
除数Ｄと部分剰余から部分商を予測して予測商レジスタ
ＱＰにセットすると共に商予測信号ＳＱＰを出力する。
ＣＳＡと、ＣＳＡから出力されるキャリーＣ及び和Ｓを
加算する桁上げ伝搬加算器ＣＰＡとを有して、部分除数
レジスタＰＲの内容からセレクタ４１、４２、及び４３
で選択された３値の和だけ減じて次の繰り返しにおける
部分剰余とする。商予測部３３は、部分商予測回路ＱＰ
Ｄと、部分商発生器ＱＰＧとで構成され、デジット毎に
除数Ｄと部分剰余から部分商を予測して予測商レジスタ
ＱＰにセットすると共に商予測信号ＳＱＰを出力する。
【００１９】商補正部３４は、商発生器ＱＧを有して、
該繰り返しにおける部分剰余の符号と前の繰り返しにお
ける部分剰余の符号とから商予測部３３で生成された予
測部分商を補正して、部分商レジスタＱにセットする。 本実施例では、除算の繰り返し回数は隠れビットを含め
た仮数部データ５３ビットに対して１５回となり、扱う
数値はＩＥＥＥ形式の倍精度浮動小数点データであるの
で、商は５６ビット（４ビット×１４デジット）をもと
めることになる。この除算動作を下記のパラメータ及び
関数を用いて定式化すると次のようになる。
該繰り返しにおける部分剰余の符号と前の繰り返しにお
ける部分剰余の符号とから商予測部３３で生成された予
測部分商を補正して、部分商レジスタＱにセットする。 本実施例では、除算の繰り返し回数は隠れビットを含め
た仮数部データ５３ビットに対して１５回となり、扱う
数値はＩＥＥＥ形式の倍精度浮動小数点データであるの
で、商は５６ビット（４ビット×１４デジット）をもと
めることになる。この除算動作を下記のパラメータ及び
関数を用いて定式化すると次のようになる。
【００２０】パラメータ；被除数仮数部：ＮＭ除数仮数
部 ：ＤＭ 部分剰余 ：ＰＲ（ｉ） 予測部分商 ：ＱＰ（ｉ） 部分商 ：Ｑ（ｉ） 関数；Ｐｒｅｄｉｃｔ （ＰＲ（ｉ），ＤＭ）：部分剰
余ＰＲ（ｉ）と除数仮数部ＤＭから予測テーブルを参照
して予測部分商ＱＰ（ｉ）を求める 初期化； ＰＲ（０）＝ＮＭ ＱＰ（０）＝０ １回目の繰り返し； ＰＲ（１）＝ＰＲ（０）−ＱＰ（０）×ＤＭＱＰ（１）
＝Ｐｒｅｄｉｃｔ （ＰＲ（１），ＤＭ）２回目の繰り
返し； ＰＲ（２）＝ＰＲ（１）−ＱＰ（１）×ＤＭＱＰ（２）
＝Ｐｒｅｄｉｃｔ （ＰＲ（２），ＤＭ）Ｑ（１）＝Ｑ
Ｐ（１）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ（１）及びＰＲ
（２）の符号ビット １４回目の繰り返し； ＰＲ（１４）＝ＰＲ（１３）−ＱＰ（１３）×ＤＭＱＰ
（１４）＝Ｐｒｅｄｉｃｔ （ＰＲ（１４），ＤＭ）Ｑ
（１３）＝ＱＰ（１３）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ
（１３）及びＰＲ（１４）の符号ビット １５回目の繰り返し； ＰＲ（１５）＝ＰＲ（１４）−ＱＰ（１４）×ＤＭＱ（
１４）＝ＱＰ（１４）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ（
１４）及びＰＲ（１５）の符号ビット以上の操作により
、商は図６のように求まり、商レジスタＱにセットされ
、また最終部分剰余ＰＲ（１５）が剰余レジスタＲＥＭ
に残る。
部 ：ＤＭ 部分剰余 ：ＰＲ（ｉ） 予測部分商 ：ＱＰ（ｉ） 部分商 ：Ｑ（ｉ） 関数；Ｐｒｅｄｉｃｔ （ＰＲ（ｉ），ＤＭ）：部分剰
余ＰＲ（ｉ）と除数仮数部ＤＭから予測テーブルを参照
して予測部分商ＱＰ（ｉ）を求める 初期化； ＰＲ（０）＝ＮＭ ＱＰ（０）＝０ １回目の繰り返し； ＰＲ（１）＝ＰＲ（０）−ＱＰ（０）×ＤＭＱＰ（１）
＝Ｐｒｅｄｉｃｔ （ＰＲ（１），ＤＭ）２回目の繰り
返し； ＰＲ（２）＝ＰＲ（１）−ＱＰ（１）×ＤＭＱＰ（２）
＝Ｐｒｅｄｉｃｔ （ＰＲ（２），ＤＭ）Ｑ（１）＝Ｑ
Ｐ（１）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ（１）及びＰＲ
（２）の符号ビット １４回目の繰り返し； ＰＲ（１４）＝ＰＲ（１３）−ＱＰ（１３）×ＤＭＱＰ
（１４）＝Ｐｒｅｄｉｃｔ （ＰＲ（１４），ＤＭ）Ｑ
（１３）＝ＱＰ（１３）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ
（１３）及びＰＲ（１４）の符号ビット １５回目の繰り返し； ＰＲ（１５）＝ＰＲ（１４）−ＱＰ（１４）×ＤＭＱ（
１４）＝ＱＰ（１４）ｍｏｄｉｆｉｅｄ ｂｙ ＰＲ（
１４）及びＰＲ（１５）の符号ビット以上の操作により
、商は図６のように求まり、商レジスタＱにセットされ
、また最終部分剰余ＰＲ（１５）が剰余レジスタＲＥＭ
に残る。
【００２１】前述の前処理で隠れビットを付加し、被除
数Ｎの仮数部ＭＮの絶対値が除数Ｄの仮数部ＭＤの絶対
値より小さくなるように操作してあり、部分商Ｑ（１）
の数値は必ず８Ｈ〜ＦＨ間での値となるので、商Ｑの１
１ビット目の隠れビットは１になり、求まった数値をそ
のまま結果とすることができる。従って、正規化のため
に左シフトする必要はなく、最終的な商の仮数部として
使用するビットは、部分商Ｑ（１）の１ビット目から部
分商Ｑ（１４）の０ビット目までとなる。また、部分商
Ｑ（１４）の１ビット目がガードビット（Ｇｕａｒｄ
ｂｉｔ ）Ｇ、部分商Ｑ（１４）の２ビット目がラウン
ドビット（Ｒｏｕｎｄｂｉｔ ）Ｒ、部分商Ｑ（１４）
の３ビット目と部分剰余ＰＲ（１５）の全ビットの論理
和がスティッキィビット（Ｓｔｉｃｋｙ ｂｉｔ）Ｓと
なる。
数Ｎの仮数部ＭＮの絶対値が除数Ｄの仮数部ＭＤの絶対
値より小さくなるように操作してあり、部分商Ｑ（１）
の数値は必ず８Ｈ〜ＦＨ間での値となるので、商Ｑの１
１ビット目の隠れビットは１になり、求まった数値をそ
のまま結果とすることができる。従って、正規化のため
に左シフトする必要はなく、最終的な商の仮数部として
使用するビットは、部分商Ｑ（１）の１ビット目から部
分商Ｑ（１４）の０ビット目までとなる。また、部分商
Ｑ（１４）の１ビット目がガードビット（Ｇｕａｒｄ
ｂｉｔ ）Ｇ、部分商Ｑ（１４）の２ビット目がラウン
ドビット（Ｒｏｕｎｄｂｉｔ ）Ｒ、部分商Ｑ（１４）
の３ビット目と部分剰余ＰＲ（１５）の全ビットの論理
和がスティッキィビット（Ｓｔｉｃｋｙ ｂｉｔ）Ｓと
なる。
【００２２】次に丸め出力判定部５では、ＩＥＥＥ規格
に基づいた丸め処理を行う。ここでは、ガードビットＧ
、ラウンドビットＲ、及びスティッキィビットＳに基づ
いて、求めた商に１加えるか或いは切り捨てるかを決定
し、また無効演算の場合はそれに応じた規定パターンを
、例外が生じた場合にもそれに応じた規定パターンを発
生させ、出力値を制御する。更には、ＩＥＥＥ規格に応
じた例外フラグも発生させる。
に基づいた丸め処理を行う。ここでは、ガードビットＧ
、ラウンドビットＲ、及びスティッキィビットＳに基づ
いて、求めた商に１加えるか或いは切り捨てるかを決定
し、また無効演算の場合はそれに応じた規定パターンを
、例外が生じた場合にもそれに応じた規定パターンを発
生させ、出力値を制御する。更には、ＩＥＥＥ規格に応
じた例外フラグも発生させる。
【００２３】図７はこの丸め出力判定部５を説明する構
成図である。先ず、仮数除算部４の演算結果である商レ
ジスタＱの内容（部分商Ｑ（１）〜Ｑ（１４））からの
部分商Ｑ（１４）の３ビット目と、剰余レジスタＲＥＭ
の内容である部分剰余ＰＲ（１５）の全ビットの論理和
をとりスティッキィビットＳを生成し、ガードビットＧ
、ラウンドビットＲ、ＬＳＢ、符号と共にインクリメン
ト／切り捨て制御部５１に入力する。インクリメント／
切り捨て制御部５１では、丸めのモード（切り捨て、切
り上げ等）を示す丸めモード信号に従って、インクリメ
ントか或いは切り捨てかを判断して、仮数除算部４の演
算結果そのままとした商Ｑの仮数部ＭＱデータと、商Ｑ
の仮数部ＭＱに１加えたデータとをセレクタ５２で選択
する。尚、２つのデータは上記判断処理の間に並行して
処理される。また、商Ｑの符号ＳＱは、除数Ｄ及び被除
数Ｎの符号の排他的論理和が取られて生成される。結果
として最終的な商Ｑの仮数部ＭＱが決定し、商Ｑの符号
ＳＱ、レジスタＥＸＰ内の商Ｑの指数部ＥＸＰＱと共に
合わせて出力レジスタＯＰＯに商Ｑとしてセットされる
。
成図である。先ず、仮数除算部４の演算結果である商レ
ジスタＱの内容（部分商Ｑ（１）〜Ｑ（１４））からの
部分商Ｑ（１４）の３ビット目と、剰余レジスタＲＥＭ
の内容である部分剰余ＰＲ（１５）の全ビットの論理和
をとりスティッキィビットＳを生成し、ガードビットＧ
、ラウンドビットＲ、ＬＳＢ、符号と共にインクリメン
ト／切り捨て制御部５１に入力する。インクリメント／
切り捨て制御部５１では、丸めのモード（切り捨て、切
り上げ等）を示す丸めモード信号に従って、インクリメ
ントか或いは切り捨てかを判断して、仮数除算部４の演
算結果そのままとした商Ｑの仮数部ＭＱデータと、商Ｑ
の仮数部ＭＱに１加えたデータとをセレクタ５２で選択
する。尚、２つのデータは上記判断処理の間に並行して
処理される。また、商Ｑの符号ＳＱは、除数Ｄ及び被除
数Ｎの符号の排他的論理和が取られて生成される。結果
として最終的な商Ｑの仮数部ＭＱが決定し、商Ｑの符号
ＳＱ、レジスタＥＸＰ内の商Ｑの指数部ＥＸＰＱと共に
合わせて出力レジスタＯＰＯに商Ｑとしてセットされる
。
【００２４】以上説明した各部の処理を図８に示すタイ
ムチャートを使用してまとめる。先ず、入力データ１０
（除数Ｄ及び被除数Ｎ）がマシンサイクルＭ１（クロッ
ク０）で入力レジスタＯＰＤ、ＯＰＮにそれぞれラッチ
される。マシンサイクルＭ２で入力データ１０に対して
除算前処理及び型判定部１で前処理を行い、その結果を
指数演算部２の入力レジスタＥＰＤ及びＥＰＮ、並びに
仮数除算部４の入力レジスタ、即ち除数レジスタＤＳＲ
及び部分剰余レジスタＰＲにラッチする。マシンサイク
ルＭ３から、仮数除算部４で除数レジスタＤＳＲ及び部
分剰余レジスタＰＲにラッチされた内容に対して除算の
繰り返し処理、即ち部分剰余ＰＲ（ｉ）と部分商Ｑ（ｉ
）を繰り返し求めていく処理を開始する。１５回の繰り
返しの後、マシンサイクルＭ１７で繰り返し処理を終了
し、演算結果である商の仮数部ＱＭが格納されている商
レジスタＱの内容と、最終部分剰余ＰＲ（１５）が格納
されている剰余レジスタＲＥＭの内容と、商の指数部Ｅ
ＸＰＱが格納されている指数レジスタＥＸＰの内容と、
例外フラグ等の情報が格納された例外レジスタＥＸＮの
内容とが丸め出力判定部５に入力されて丸め処理が行わ
れ、マシンサイクルＭ１８で最終結果が出力レジスタＯ
ＰＯに格納されると共に、該出力データに対応する例外
フラグ情報が例外レジスタＥＸＮにラッチされる。
ムチャートを使用してまとめる。先ず、入力データ１０
（除数Ｄ及び被除数Ｎ）がマシンサイクルＭ１（クロッ
ク０）で入力レジスタＯＰＤ、ＯＰＮにそれぞれラッチ
される。マシンサイクルＭ２で入力データ１０に対して
除算前処理及び型判定部１で前処理を行い、その結果を
指数演算部２の入力レジスタＥＰＤ及びＥＰＮ、並びに
仮数除算部４の入力レジスタ、即ち除数レジスタＤＳＲ
及び部分剰余レジスタＰＲにラッチする。マシンサイク
ルＭ３から、仮数除算部４で除数レジスタＤＳＲ及び部
分剰余レジスタＰＲにラッチされた内容に対して除算の
繰り返し処理、即ち部分剰余ＰＲ（ｉ）と部分商Ｑ（ｉ
）を繰り返し求めていく処理を開始する。１５回の繰り
返しの後、マシンサイクルＭ１７で繰り返し処理を終了
し、演算結果である商の仮数部ＱＭが格納されている商
レジスタＱの内容と、最終部分剰余ＰＲ（１５）が格納
されている剰余レジスタＲＥＭの内容と、商の指数部Ｅ
ＸＰＱが格納されている指数レジスタＥＸＰの内容と、
例外フラグ等の情報が格納された例外レジスタＥＸＮの
内容とが丸め出力判定部５に入力されて丸め処理が行わ
れ、マシンサイクルＭ１８で最終結果が出力レジスタＯ
ＰＯに格納されると共に、該出力データに対応する例外
フラグ情報が例外レジスタＥＸＮにラッチされる。
【００２５】次に制御部６では、除算命令が実行されて
いる時にはクロック信号によりカウンタ６２で計数を行
って該計数値に基づく制御信号ＤＣＮＴ０−１５＃Ｘを
出力し、除算命令が実行されていない時には計数を停止
して固定値とし前記制御信号ＤＣＮＴ０−１５＃Ｘを無
効とすると共に非実行信号ＤＲＵＮ＃Ｘを出力する。制
御部６の構成図を図９（ａ）に、非実行信号ＤＲＵＮ＃
Ｘ及び制御信号ＤＣＮＴ０−１５＃Ｘのタイムチャート
を図９（ｂ）に示す。図９（ｂ）に示すように、除算ス
タート信号ＳＴＡＲＴ＃Ｘがアクティブ（Ｌレベル）に
なるとクロックの立ち上がりエッジでそれを検出し、非
実行信号ＤＲＵＮ＃Ｘがアクティブ（Ｌレベル）として
出力される。またこのときカウンタ６２が計数を開始し
て、カウンタ６２の計数値に応じて制御信号ＤＣＮＴ０
−１５＃Ｘをアクティブとして出力する。また、除算終
了信号ＥＮＤ＃Ｘがアクティブ（Ｌレベル）になるとク
ロックの立ち上がりエッジでそれを検出し、制御信号Ｄ
ＣＡＣＴ＃Ｘをネゲートしてカウンタ６２の計数値を固
定値にして、各制御信号ＤＣＮＴ０−１５＃Ｘをネゲー
トする。
いる時にはクロック信号によりカウンタ６２で計数を行
って該計数値に基づく制御信号ＤＣＮＴ０−１５＃Ｘを
出力し、除算命令が実行されていない時には計数を停止
して固定値とし前記制御信号ＤＣＮＴ０−１５＃Ｘを無
効とすると共に非実行信号ＤＲＵＮ＃Ｘを出力する。制
御部６の構成図を図９（ａ）に、非実行信号ＤＲＵＮ＃
Ｘ及び制御信号ＤＣＮＴ０−１５＃Ｘのタイムチャート
を図９（ｂ）に示す。図９（ｂ）に示すように、除算ス
タート信号ＳＴＡＲＴ＃Ｘがアクティブ（Ｌレベル）に
なるとクロックの立ち上がりエッジでそれを検出し、非
実行信号ＤＲＵＮ＃Ｘがアクティブ（Ｌレベル）として
出力される。またこのときカウンタ６２が計数を開始し
て、カウンタ６２の計数値に応じて制御信号ＤＣＮＴ０
−１５＃Ｘをアクティブとして出力する。また、除算終
了信号ＥＮＤ＃Ｘがアクティブ（Ｌレベル）になるとク
ロックの立ち上がりエッジでそれを検出し、制御信号Ｄ
ＣＡＣＴ＃Ｘをネゲートしてカウンタ６２の計数値を固
定値にして、各制御信号ＤＣＮＴ０−１５＃Ｘをネゲー
トする。
【００２６】次に、仮数除算部４において、停止信号Ｄ
ＳＴＯＰ＃Ｘ、非実行信号ＤＲＵＮ＃Ｘ、及び制御信号
ＤＣＮＴ０−１５＃Ｘが、仮数部の除算処理をどのよう
に制御していくかを説明する。先ず、例外及び非演算検
出部３において、仮数部の演算を行うまでもなく商Ｑの
仮数部ＭＱの出力パターンを認識できた場合、即ち前述
のＩＥＥＥ規格に基づく非演算パターンが検出された場
合には、停止信号ＤＳＴＯＰ＃Ｘにより部分剰余レジス
タＰＲ及び予測商レジスタＱＰのラッチ信号をネガティ
ブにし、仮数除算部４の回路をスイッチングさせないよ
うにする。つまり、図１或いは図５に示すように、停止
信号ＤＳＴＯＰ＃Ｘは、部分剰余レジスタＰＲ及び予測
商レジスタＱＰのイネーブル信号として入力され、アク
ティブの時にはデータのラッチを行わない。
ＳＴＯＰ＃Ｘ、非実行信号ＤＲＵＮ＃Ｘ、及び制御信号
ＤＣＮＴ０−１５＃Ｘが、仮数部の除算処理をどのよう
に制御していくかを説明する。先ず、例外及び非演算検
出部３において、仮数部の演算を行うまでもなく商Ｑの
仮数部ＭＱの出力パターンを認識できた場合、即ち前述
のＩＥＥＥ規格に基づく非演算パターンが検出された場
合には、停止信号ＤＳＴＯＰ＃Ｘにより部分剰余レジス
タＰＲ及び予測商レジスタＱＰのラッチ信号をネガティ
ブにし、仮数除算部４の回路をスイッチングさせないよ
うにする。つまり、図１或いは図５に示すように、停止
信号ＤＳＴＯＰ＃Ｘは、部分剰余レジスタＰＲ及び予測
商レジスタＱＰのイネーブル信号として入力され、アク
ティブの時にはデータのラッチを行わない。
【００２７】次に、除算器がアサートされない時、即ち
除算命令が実行されない時にも、非実行信号ＤＲＵＮ＃
Ｘにより部分剰余レジスタＰＲ及び予測商レジスタＱＰ
のラッチ信号を無効とし、仮数除算部４の回路を動作さ
せず、回路が発生する消費電力を抑えるようにする。つ
まり、図１或いは図５に示すように、停止信号ＤＳＴＯ
Ｐ＃Ｘは、部分剰余レジスタＰＲ及び予測商レジスタＱ
Ｐのイネーブル信号として入力され、アクティブの時に
はデータのラッチを行わない。
除算命令が実行されない時にも、非実行信号ＤＲＵＮ＃
Ｘにより部分剰余レジスタＰＲ及び予測商レジスタＱＰ
のラッチ信号を無効とし、仮数除算部４の回路を動作さ
せず、回路が発生する消費電力を抑えるようにする。つ
まり、図１或いは図５に示すように、停止信号ＤＳＴＯ
Ｐ＃Ｘは、部分剰余レジスタＰＲ及び予測商レジスタＱ
Ｐのイネーブル信号として入力され、アクティブの時に
はデータのラッチを行わない。
【００２８】更に、図８のタイムチャートからも分かる
ように、除数レジスタＤＳＲ、指数レジスタＥＸＰ、型
判定フラグレジスタＥＸＣ、例外フラグレジスタＥＸＤ
、商レジスタＱ、剰余レジスタＲＥＭ、出力レジスタＯ
ＰＯ、例外レジスタＥＸＮの各レジスタは、除算開始か
らスタートさせたカウンタ６２の値によってラッチする
よう制御されるが、これらレジスタも、即ち除算命令が
実行されない時には、制御信号ＤＣＡＣＴ＃Ｘをネゲー
トしてカウンタ６２の計数値を固定値にして、各制御信
号ＤＣＮＴ０−１５＃Ｘをネゲートして上記各レジスタ
のラッチ信号を無効とし、仮数除算部４の回路を動作さ
せず、回路が発生する消費電力を抑えるようにする。 つまり、図１或いは図５に示すように、除数レジスタＤ
ＳＲ及び型判定フラグレジスタＥＸＣは制御信号ＤＣＮ
Ｔ１＃Ｘ、指数レジスタＥＸＰ及び例外フラグレジスタ
ＥＸＤは制御信号ＤＣＮＴ２＃Ｘ、商レジスタＱは制御
信号ＤＣＮＴ０、３−１５＃Ｘ、剰余レジスタＲＥＭは
制御信号ＤＣＮＴ０＃Ｘ、出力レジスタＯＰＯ及び例外
レジスタＥＸＮは制御信号ＤＣＮＴ１＃Ｘがそれぞれイ
ネーブル信号として入力され、ネゲートの時にはデータ
のラッチを行わない。
ように、除数レジスタＤＳＲ、指数レジスタＥＸＰ、型
判定フラグレジスタＥＸＣ、例外フラグレジスタＥＸＤ
、商レジスタＱ、剰余レジスタＲＥＭ、出力レジスタＯ
ＰＯ、例外レジスタＥＸＮの各レジスタは、除算開始か
らスタートさせたカウンタ６２の値によってラッチする
よう制御されるが、これらレジスタも、即ち除算命令が
実行されない時には、制御信号ＤＣＡＣＴ＃Ｘをネゲー
トしてカウンタ６２の計数値を固定値にして、各制御信
号ＤＣＮＴ０−１５＃Ｘをネゲートして上記各レジスタ
のラッチ信号を無効とし、仮数除算部４の回路を動作さ
せず、回路が発生する消費電力を抑えるようにする。 つまり、図１或いは図５に示すように、除数レジスタＤ
ＳＲ及び型判定フラグレジスタＥＸＣは制御信号ＤＣＮ
Ｔ１＃Ｘ、指数レジスタＥＸＰ及び例外フラグレジスタ
ＥＸＤは制御信号ＤＣＮＴ２＃Ｘ、商レジスタＱは制御
信号ＤＣＮＴ０、３−１５＃Ｘ、剰余レジスタＲＥＭは
制御信号ＤＣＮＴ０＃Ｘ、出力レジスタＯＰＯ及び例外
レジスタＥＸＮは制御信号ＤＣＮＴ１＃Ｘがそれぞれイ
ネーブル信号として入力され、ネゲートの時にはデータ
のラッチを行わない。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
除数及び被除数のデータから非数、ゼロ、無限大、デノ
ーマル等の（ＩＥＥＥ等の浮動小数点規格に基づいた）
非演算パターンを検出した時には、仮数部の除算処理の
繰り返しを停止させて規定パターンを出力させ、また除
算命令が実行されていない時には仮数部の除算処理の繰
り返しを停止させるようにしたことにより、除算をでき
るだけ低消費電力で行いうる除算器を提供することがで
きる。
除数及び被除数のデータから非数、ゼロ、無限大、デノ
ーマル等の（ＩＥＥＥ等の浮動小数点規格に基づいた）
非演算パターンを検出した時には、仮数部の除算処理の
繰り返しを停止させて規定パターンを出力させ、また除
算命令が実行されていない時には仮数部の除算処理の繰
り返しを停止させるようにしたことにより、除算をでき
るだけ低消費電力で行いうる除算器を提供することがで
きる。
【図１】本発明の実施例に係る除算器の全体構成図であ
る。
る。
【図２】本発明の除算器の前処理部における処理を説明
する概念図である。
する概念図である。
【図３】本発明の除算器の指数演算部の構成図である。
【図４】停止信号ＤＳＴＯＰ＃Ｘのタイムチャートであ
る。
る。
【図５】本発明の除算器の仮数除算部の構成図である。
【図６】本発明の除算器における商及び商レジスタのビ
ット構成を説明する図である。
ット構成を説明する図である。
【図７】本発明の除算器の丸め出力判定部の構成図であ
る。
る。
【図８】本発明の除算器における各レジスタのタイムチ
ャートである。
ャートである。
【図９】図９（ａ）は本発明の除算器の制御部の構成図
、図９（ｂ）は非実行信号ＤＲＵＮ＃Ｘ及び制御信号Ｄ
ＣＮＴ０−１５＃Ｘのタイムチャートである。
、図９（ｂ）は非実行信号ＤＲＵＮ＃Ｘ及び制御信号Ｄ
ＣＮＴ０−１５＃Ｘのタイムチャートである。
１…除算前処理及び型判定部
２…指数演算部
３…例外及び非演算検出部
４…仮数除算部
５…丸め出力判定部
６…制御部
３１…除数倍数発生部
３２…加減算部
３３…商予測部
３４…商補正部
４１、４２、４３…セレクタ
ＣＳＡ…４入力桁上げ保存加算器
ＣＰＡ…桁上げ伝搬加算器
ＱＰＤ…部分商予測回路
ＱＰＧ…部分商発生器
ＱＧ…商発生器
ＯＰＤ…入力レジスタ（除数）
ＯＰＮ…入力レジスタ（被除数）
ＥＰＤ…レジスタ（除数の指数部）
ＥＰＮ…レジスタ（被除数の指数部）
ＥＸＣ…型判定フラグレジスタ
ＰＲ…部分剰余レジスタ
ＤＳＲ…除数レジスタ
ＥＸＰ…指数レジスタ
ＥＸＤ…例外フラグレジスタ
ＲＥＭ…剰余レジスタ
ＱＰ…予測商レジスタ
Ｑ…商レジスタ
ＯＰＯ…出力レジスタ
ＥＸＮ…例外レジスタ
ＤＳＴＯＰ＃Ｘ…停止信号
ＤＲＵＮ＃Ｘ…非実行信号
ＤＣＮＴ０−１５＃Ｘ…制御信号
Claims (4)
- 【請求項１】 除数（Ｄ）及び被除数（Ｎ）を入力し
て除算を行う除算器であって、前記除数（Ｄ）及び被除
数（Ｎ）のデータから非数、ゼロ、無限大等の所定の非
演算パターンを検出して停止信号（ＤＳＴＯＰ＃Ｘ）を
出力する例外及び非演算検出部（３）と、前記除数（Ｄ
）及び被除数（Ｎ）を入力して所定のアルゴリズムに基
づく手順を繰り返し行って商を生成する商生成部（４）
とを有し、前記停止信号（ＤＳＴＯＰ＃Ｘ）は、前記商
生成部（４）内の各レジスタのラッチ信号を制御して、
非演算パターンを検出した時には前記商生成部（４）の
繰り返しを停止させ、規定パターンを出力させることを
特徴とする除算器。 - 【請求項２】 除数（Ｄ）及び被除数（Ｎ）を入力し
て除算を行う浮動小数点除算器であって、前記除数（Ｄ
）及び被除数（Ｎ）のデータから非数、ゼロ、無限大、
デノーマル等の所定の非演算パターンを検出して停止信
号（ＤＳＴＯＰ＃Ｘ）を出力する例外非演算検出部（３
）と、前記除数（Ｄ）及び被除数（Ｎ）の仮数部データ
を入力して所定のアルゴリズムに基づく手順を繰り返し
行って商の仮数部データを生成する仮数除算部（４）と
を有し、前記停止信号（ＤＳＴＯＰ＃Ｘ）は、前記仮数
除算部（４）内のレジスタのラッチ信号を制御して、非
演算パターンを検出した時には前記仮数除算部（４）の
繰り返しを停止させ、規定パターンを出力させることを
特徴とする浮動小数点除算器。 - 【請求項３】 除数（Ｄ）及び被除数（Ｎ）を入力し
て除算を行う除算器であって、除算命令が実行されてい
ない時に非実行信号（ＤＲＵＮ＃Ｘ）を出力する制御部
と、前記除数（Ｄ）及び被除数（Ｎ）を入力して所定の
アルゴリズムに基づく手順を繰り返し行って商を生成す
る商生成部（４）とを有し、前記非実行信号（ＤＲＵＮ
＃Ｘ）は、前記商生成部（４）内の各レジスタのラッチ
信号を制御して、除算命令が実行されていない時には前
記商生成部（４）の繰り返しを停止させることを特徴と
する除算器。 - 【請求項４】 除数（Ｄ）及び被除数（Ｎ）を入力し
て除算を行う除算器であって、除算命令が実行されてい
る時にはクロック信号により計数を行って該計数値に基
づく制御信号（ＤＣＮＴ０−１５＃Ｘ）を出力し、除算
命令が実行されていない時には計数を停止して固定値と
し前記制御信号（ＤＣＮＴ０−１５＃Ｘ）を無効とする
制御部（６）と、前記除数（Ｄ）及び被除数（Ｎ）を入
力して所定のアルゴリズムに基づく手順を繰り返し行っ
て商を生成する商生成部（４）とを有し、前記商生成部
（４）内の各レジスタのラッチ信号は、前記制御信号（
ＤＣＮＴ０−１５＃Ｘ）により制御され、除算命令が実
行されていない時には前記商生成部（４）の繰り返しを
停止することを特徴とする除算器。
Priority Applications (6)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229312A (ja) * | 2004-02-12 | 2005-08-25 | Daihen Corp | 適応型ディジタルフィルタ |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2803506B2 (ja) * | 1992-12-25 | 1998-09-24 | 三菱電機株式会社 | 除算器 |
| US5404324A (en) * | 1993-11-01 | 1995-04-04 | Hewlett-Packard Company | Methods and apparatus for performing division and square root computations in a computer |
| US5553015A (en) * | 1994-04-15 | 1996-09-03 | International Business Machines Corporation | Efficient floating point overflow and underflow detection system |
| GB2296350B (en) * | 1994-12-21 | 1999-10-06 | Advanced Risc Mach Ltd | Data processing divider |
| US5757682A (en) * | 1995-03-31 | 1998-05-26 | International Business Machines Corporation | Parallel calculation of exponent and sticky bit during normalization |
| US5687106A (en) * | 1995-03-31 | 1997-11-11 | International Business Machines Corporation | Implementation of binary floating point using hexadecimal floating point unit |
| US5771366A (en) * | 1995-06-09 | 1998-06-23 | International Business Machines Corporation | Method and system for interchanging operands during complex instruction execution in a data processing system |
| USH1993H1 (en) * | 1997-06-25 | 2001-09-04 | Sun Microsystems, Inc. | Floating-point division and squareroot circuit with early determination of resultant exponent |
| US20050289208A1 (en) * | 2004-06-23 | 2005-12-29 | Harrison John R | Methods and apparatus for determining quotients |
| US20060179092A1 (en) * | 2005-02-10 | 2006-08-10 | Schmookler Martin S | System and method for executing fixed point divide operations using a floating point multiply-add pipeline |
| US8140608B1 (en) * | 2007-05-31 | 2012-03-20 | Nvidia Corporation | Pipelined integer division using floating-point reciprocal |
| US9983850B2 (en) * | 2015-07-13 | 2018-05-29 | Samsung Electronics Co., Ltd. | Shared hardware integer/floating point divider and square root logic unit and associated methods |
| US10353671B2 (en) * | 2016-01-13 | 2019-07-16 | Arm Limited | Circuitry and method for performing division |
| US10359995B2 (en) | 2016-04-29 | 2019-07-23 | Texas Instruments Incorporated | Architecture and instruction set to support integer division |
| US10635395B2 (en) * | 2016-06-30 | 2020-04-28 | Texas Instruments Incorporated | Architecture and instruction set to support interruptible floating point division |
| KR20240033565A (ko) * | 2022-09-05 | 2024-03-12 | 리벨리온 주식회사 | 뉴럴 프로세싱 장치, 그에 포함되는 프로세싱 엘리먼트 및 뉴럴 프로세싱 장치의 다양한 포맷 연산 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979350A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 浮動小数点演算装置 |
| JPS62145418A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | Ａｌｕのスタンバイ制御方式 |
| JPH02138620A (ja) * | 1980-02-13 | 1990-05-28 | Intel Corp | 数値量を計算する方法および数値データ処理装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169849A (en) * | 1981-04-11 | 1982-10-19 | Japan Radio Co Ltd | Division circuit |
| US4507676A (en) * | 1982-10-28 | 1985-03-26 | Rca Corporation | Digital matrixing system |
| CA1231455A (en) * | 1984-04-09 | 1988-01-12 | Masayuki Ikeda | Nonrestoring divider |
| JPS6145354A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロプロセツサ |
| JPH0789346B2 (ja) * | 1985-07-05 | 1995-09-27 | 日本電気株式会社 | Ｄｍａコントローラ |
| US4760550A (en) * | 1986-09-11 | 1988-07-26 | Amdahl Corporation | Saving cycles in floating point division |
| US4999801A (en) * | 1988-07-15 | 1991-03-12 | Fujitsu Limited | Floating point operation unit in division and square root operations |
| DE68927398T2 (de) * | 1988-08-29 | 1997-05-28 | Nec Corp | Digitale Divisionsschaltung mit einem N/2-Bit-Subtrahierer für N-Subtraktionen |
| US4996660A (en) * | 1989-04-17 | 1991-02-26 | International Business Machines Corporation | Selection of divisor multipliers in a floating point divide circuit |
| JPH0391028A (ja) * | 1989-09-04 | 1991-04-16 | Mitsubishi Electric Corp | パイプライン処理装置 |
-
1991
- 1991-03-13 JP JP3048452A patent/JPH04283831A/ja active Pending
-
1992
- 1992-03-12 KR KR1019920702842A patent/KR950006584B1/ko not_active IP Right Cessation
- 1992-03-12 US US07/946,316 patent/US5309383A/en not_active Expired - Lifetime
- 1992-03-12 WO PCT/JP1992/000296 patent/WO1992016892A1/ja active IP Right Grant
- 1992-03-12 DE DE69227348T patent/DE69227348T2/de not_active Expired - Fee Related
- 1992-03-12 EP EP92906716A patent/EP0529101B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138620A (ja) * | 1980-02-13 | 1990-05-28 | Intel Corp | 数値量を計算する方法および数値データ処理装置 |
| JPS5979350A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 浮動小数点演算装置 |
| JPS62145418A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | Ａｌｕのスタンバイ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229312A (ja) * | 2004-02-12 | 2005-08-25 | Daihen Corp | 適応型ディジタルフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5309383A (en) | 1994-05-03 |
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| EP0529101B1 (en) | 1998-10-21 |
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| EP0529101A4 (en) | 1993-10-20 |
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