JPH0391028A - パイプライン処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のパイプライン処理機構が並列配置され
であるパイプライン処理装置に関し、さらに詳述すれば
、命令コードを備えた被演算データを処理するパイプラ
イン処理装置に関する。

〔従来の技術〕

従来のパイプライン処理装置は、複数のパイプライン処
理機構を直線的に接続した装置が一般的であった。とこ
ろが、ハードウェア技術の進歩にともない、例えばＬＳ
Ｉチップ上に集積し得るトランジスタ数が増大して情報
処理装置にて実行する処理が複雑化する。従って、これ
らの処理を直線的なパイプライン処理機構によって実現
する場合、パイプラインの段数が増加して、処理に要す
る時間、所躍処理遅延時間が増大するという問題が生じ
る。

このような問題の回避には、パイプライン処理機構の並
列配置が望ましい。パイプライン処理機構を並列配置し
た、所譚並列パイプライン処理装置としては、例えば、
論文「自己同期パイプライン方式を用いた３２ｂ、４０
ＭＦＬＯＰＳ浮動小数点演算プロセッサＪ　　（ｐｐ、
９−１４　、集積回路研究会資料：電子通信情報学会ｉ
　１９Ｂ９年４月２１日〉又は冨命文’　Ａ　４０？Ｉ
ＦＬＯＰＳ　３２−ｂｉｔ　Ｆｌｏａｔｉｎｇ−Ｐｏｉ
ｎｔ　Ｐｒｏ−ｃｅｓｓｏｒ’（ｐｐ−４６−４７＋イ
ンターナシツナル・ソリッドステート・サーキッツ・コ
ンファレンス予稿集：ｒＥＥＥ学会？　１９８９年２月
１５日）に装置例が示されている。

〔発明が解決しようとする課題〕

ところで、従来の並列パイプライン処理装置によってデ
ータを処理する際、複数のパイプライン処理機構全てを
必要としない場合であっても、入力されたデータはすべ
てのパイプライン処理機構へ伝達され、全パイプライン
処理機構内のデータ処理回路及びデータラッチが動作し
、消費電力が不用に増大するという問題があった。

本発明はこのような問題を解決するためになされたもの
であって、処理すべき命令に不必要なパイプライン処理
機構を動作させないことにより消費電力を削減したパイ
プライン処理装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明のパイプライン処理装置は、実行すべき命令コー
ドに適合するパイプライン処理機構のラッチ手段に与え
るラッチ制御信号を有意とする手段と、制御信号を有意
としないラッチ手段を含むパイプライン処理機構では被
演算データの処理を行わず、有意とするパイプライン処
理機構においてのみ被演算データの処理を行う手段とを
備えたことを特徴とする。

〔作用〕

本発明のパイプライン処理装置は、実行すべき命令コー
ドに適合するパイプライン処理機構のラッチ手段に対し
て与えるラッチ制御信号を有意として被演算データを処
理する。

一方、制御信号を有意としないパイプライン処理装置で
は被演算データの処理を行わない。

〔実施例〕

以下、本発明をその実施例を示す創面に基づき詳述する
。

＠１図は、本発明に係るパイプライン処理装置（以下、
本発明装置と省略する）の構成を示すブロック図であっ
て、上段に示すパイプライン３段からなる算術及び論理
演算（Ａ　Ｌ　Ｕ）用のパイプライン処理機構５００（
以下、ＡＬＵ機構と省略する〉、及び下段に示す３段の
パイプラインからなる乗算用のパイプライン処理機構６
００（以下、乗算＃Ｓ橋と省略する）が並列に配されて
いる。

図中１は命令コード１１．第１の被演算データ１２（以
下、第１データと省略する）及び第２の被演算データ１
３（以下、第２データと省略する）からなる入力パケッ
ト、また図中２は命令コード２１及びパイプライン処理
の結果得られた結果データ２２からなる結果パケットで
ある。

入力パケット１の第１データ１２及び第２データ１３は
入力部１０１に与えられるクロック信号φ（又はφ）の
立上がりに同期してＡＬＵＩ＃ｌｌ構５００初段のエツ
ジトリガラ７チ１１１又は乗算機構６００初段のエツジ
トリガラフチ１２１へ出力される。入カバケント１の命
令コード１１は、入力部１０１に与えられる前述のクロ
ック信号の立上がりに同期して命令コード用データラッ
チ１３１へ出力される。また命令コード１１は命令デコ
ーダ３０１へ出力されてデコードされる。デコード結果
信号ＵＰ／ＤＯＷＮはクロック信号φ（又はφ〉の立上
がりに同期してエツジトリガラッチ１０２にラッチされ
、クロック信号φ（又はφ〉の立上がりに同期して、命
令コード用データラッチ１３１へ出力されるとともに、
ＡＬＵ機構５００及び乗算機構６００へ出力される。

ＡＬＵ機構５００側では、クロック信号を一方の入力と
するＡＮＤ回路５０１の他方に入力され、乗算機構６０
０側では、インバータ６０４によって反転された信号が
、クロック信号を一方の入力とするＡＮＤ回路６０１の
他方に入力される。

命令コード用データラッチ１３１に入力された命令コー
ド１１のデコード結果ＵＰ／ＤＯＷＮはクロック信号に
同期して第２段、第３段の命令コード用データラッチ１
３２．１３３に入力され、出力部１１４を介して装置外
部へ出力する結果パケット２とすべき出力をＡＬＵ機構
５００．乗算機構６００のいずれから出力するかを選択
する制御信号としてセレクタ４００に与えられる。

また命令コード１１は命令コード用データラッチ１３２
、１３３を経て出力部１１４に与えられる。

ＡＬＵ機構５００のパイプライン初段は、第１データ１
２及び第２データ１３を一時保持するとともに前記ＡＮ
Ｄ回路５０１の出力がラッチ信号として与えられる前記
ラッチ手段としてのエツジトリガラッチ１１１と命令デ
コーダ３０２によってデコードされた命令コードによっ
て処理内容が決定される演算器２１１とからなる。２段
目及び３段目は、初段と同様のＡＮＤ回路５０２．５０
３の出力をそれぞれのラッチ信号とするトランスペアレ
ントラッチ１１２゜１１３をラッチ手段とし、２段目は
命令デコーダ３０３がデコードした命令コードによって
処理内容が決定される演算器２１２を有し、また３＆目
はロジック演算器２１３を有する。

乗算機構６００のパイプライン初段は、第１データ１２
及び第２デーク１３を一時保持するとともに前記ＡＮＤ
回路６０１の出力がラッチ信号として与えられるエツジ
トリガラッチ１２１と乗算ＩＳ　２２１とからなる。２
段目及び３段目は、初段と同様にデコード結果信号ＵＰ
／ＤＯＷＮの反転信号を一方の入力とするＡＮＤ回路６
０２．６０３の出力をそれぞれのラッチ信号とするデー
タラッチ１２２．１２３を前記ラッチ手段とし、２段目
は乗算器２２２．３段目は足しあげ回路２２３を有する
。

第２図は、本発明装置に供給される、ローレベルが互い
に非重複である２相りロック信号“φ”及び“φ”の波
形を示すタイミングチャートである。

第３図は２種類のデータラッチを示しており、第３図（
ａ）ばトランスペアレントラッチの１ビット分の論理回
路図及びラッチ信号ドライバ、第３図山）はエツジトリ
ガラッチの１ピント分の論理回路図及びラッチ信号ドラ
イバを示している。これらはいずれもノードＡ、Ｂ、Ｃ
における浮遊容量を用いてデータ値を保持するダイナ文
フクラッチである。

次に、本発明装置によるパイプライン処理の手順につき
説明する。

例えば、命令コード１１が乗算であるバケフト１が連続
して到着した場合、下段に示した乗算機構６００が必要
であるためにデコード結果信号ＵＰ／ＤＯＷＮはローレ
ベルとなる。従って、インバータ６０４．　ＡＮＤ回路
６０１を経て乗算機構６００のエツジトリガラッチ１２
１に与えられるラッチ制御信号は有意となる。一方、Ａ
ＬＵ機構５００の初段のデータラッチ１１１の人力デー
タは変化しているにも拘らず、ラッチ信号が発生されず
に出力データピントが変化せず、演算器２１１，２１２
　、ロジック演算器２１３及びトランスペアレントラッ
チ１１２．１１３のデータビットは変化しない、従って
、不用な信号変化によるラッチ動作が抑制されて消費電
力が削減される。特に、０ＭＯ３）ランジスタを用いて
回路を構成した場合、信号変化がなければ原理的には電
力を消費しないので、きわめて大きな消費電力削減効果
を得ることができる。

また、ＡＬＵ機構５００については命令デコード結果信
号ＵＰ／ＤＯＷＮとクロック信号φ（又はφ）の論理積
、乗算機構６００については命令デコード結果ＵＰ／Ｄ
ＯＷＮの反転信号とクロック信号φ（又はφ）の論理積
をそれぞれのデータラッチのラッチ信号として与えるこ
とによって、有効なデータが通過しない側、前記実施例
では乗算機構６００側のデータラッチ信号を常にローレ
ベルに保持している。即ち、命令コード１１がＡＬＵ演
算に属するものである場合、命令デコード結果ＵＰ／Ｄ
ＯＷＮはハイレベルとなり、乗算機構６００内の各デー
タラッチ１２１，１２２．１２３に対するラッチ信号は
、常にローレベルに保持される。従って、入力バケツ）
１に含まれている命令コード１１に応じてパイプライン
機構のラッチ信号を活性化するか否かが動的に決定され
、不用なラッチ信号の変化が抑制される。特に、０ＭＯ
３）ランジスタ回路を用いた場合の効果が大きいことは
上述のとおりであるが、演算すべきデータのビット幅が
増大していくに従って、絶対値としての消費電力の削減
効果が大きくなる。

次に、′ｓ２図に示す非重複２相クロツク信号をラッチ
信号として用いたパイプライン処理機構の基本的なラッ
チ動作につき説明する。

第４図は、４つのデータラッチＬｌ−Ｌ４を有し、パイ
プライン３段からなるパイプライン処理機構の構成を概
略的に示す模式図、また第５図はデータ転送のタイミン
グを示すタイミングチャートである８クロック信号φの
立上がりに同期してデータラッチＬ１にデータ列ＤＩ、
Ｄ２．Ｄ３が人力されるが、データＤｘ　＜ｘ−１，２
，３）　（１）値は、クロック信号φの立上がりよりも
充分早い時刻に確定しており、所躍セットアンプマージ
ン時間を充たしているものとする。また図中１．　２３
は、それぞれ入力データＤＩ、Ｄ２．Ｄ、３を処理した
中間結果である。データラフチＬ１〜Ｌ４はいずれもト
ランスペアレントラッチであって、命令デコーダ及び処
理回路にょる伝搬遅延時間は１ユニット時間、データラ
ッチＬ１〜Ｌ４の伝搬遅延時間は１／２ユニット時間と
仮定する。

第５ｒＥＪのクイくングチ十−トに示すように、データ
Ｄ１が命令コードとともにデークラッチ１に入力された
時点でクロック信号φはローレベルであるため、データ
ラッチＬ１はトランスペアレント（突き通し）状態であ
り、データＤ１は１／２ユニント時間後にデータラッチ
ＬＬから出力される。続いて、次のｌユニット時間の間
に、パイプライン初段において命令コードがデコードさ
れ、初段の処理回路における処理内容が決定し、これに
基づいて処理が行われ、中間結果データ及び命令コード
は、クロック反転信号７の最も近い立上がり時刻に対し
、充分なセットアツプ時間マージンを保って、データラ
ッチＬ２に入力される。

一方、データＤ２が、クロック信号φの次の立上がりに
同期してデータラッチＬ１に入力されると、パイプライ
ンの２段目において、入力データＤｉに関する処理が行
われるのと同時並行に、パイプラインの初段においては
入力データＤ２の処理が開始されることになる。

なお、本実施例ではＡＬＵ＃８措５００と乗算機構６０
０との２機構を並列に配したパイプライン処理装置につ
いて説明したが、パイプライン機構を任意の数配しても
同様の効果が得られることはいうまでもない。

また、本実施例では非重複２相クロツクによる転送制御
を行う場合について説明したが、必ずしもこれに限るも
のではなく、例えば、非同期ハンドシェイクデータ転送
を行うパイプライン処理装置に対しても通用可能である
。非同期ハンドシェイクデータ転送を行うパイプライン
処理機構に関しては、論文”Ａｎ　Ｅｌａｓｔｉｃ　Ｐ
ｉｐｅｌｆｎｅ　Ｍｅｃｈａｎｉｓｍｂｙ　Ｓ−ｅｌｆ
−Ｔｉｍｅｄ　Ｃ１ｒｃｕｉｔｓ’（Ｐｐ、１１１−１
１７＋　ジャーナル・オブ・ソリッド・ステート・サー
キンッ：■ＥＥＥ学会；　１９Ｂ８年２月）にその−例
が詳述されている。

さらに、本実施例では命令コードのデコード結果又はそ
の反転信号とクロック信号との論理積をデータラッチの
ラッチ信号とする場合につき説明したが、必ずしもデコ
ード結果でラッチ信号を制御する必要はなく、例えば、
命令コードの特定の１ビツトによって制御することも可
能である。

また、本実施例ではデータラッチ信号を制御するための
信号ＵＰ／ＤＯＷＮを、各パイプライン機構の初段に至
る前に命令コードをデコードして発生しているが、必ず
しもこれに限るわけではなく、各パイプライン段におい
てデコードしてもよい。

また、本実施例では全てのパイプライン段においてデー
タラッチ動作を制御したが、一部のデータラッチのみに
通用しても消費電力削減の効果は得られる。

〔発明の効果〕

本発明のパイプライン処理装置は、例えば、並列に配さ
れた各々のパイプライン処理機構の初段のデータラッチ
を工ンジトリガ形とし、入力データに付与されている命
令コードの判定によって着目するパイプライン処理構造
が使用されない場合は、該データラッチ以降のパイプラ
イン処理機構に対する入力データの変化を禁止すること
により、当該パイプライン処理機構におけるデータ処理
回路、及びデータラッチによって消費されるべき電力を
削減するという優れた効果を奏する。

また、例えば、入力データに付与されている命令コード
の判定の結果、着目するパイプライン処理構造が使用さ
れないことがわかった場合、並列に配された各々のパイ
プライン処理機構に与えるデータラッチのためのラッチ
信号の変化を禁止することにより、データラッチにおい
て消費される電力を削減するという優れた効果を奏する
。

電力削減効果は、電圧駆動素子であるＣＭＯＳトランジ
スタを用いた回路において、特に顕著である。また、デ
ータのピント幅が増大した場合、並列パイプラインの並
列度が増大した場合など、ＬＳＩ技術の進歩を反映して
、高速化、高機能化した論理ＬＳＩに対するメリットが
大きい。

【図面の簡単な説明】

第１図は本発明に係るパイプライン処理装置の構成を示
すブロック図、第２図はラッチ信号のタイミ・ングチャ
ート、第３図はラッチの構成を示す回路図、第４図はパ
イプライン処理の基本構造を示す模式図、第５図はデー
タ転送のタイミングチャートである。 ｌ・・・入力パケット　２・・・結果パケット１１・・
・命令コード　１２・・・第１データ　１３・・・第２
データ１０２・・・エツジトリガラッチ　３０２・・・
命令デコーダ５００・・・ＡＬＵ機構　６００・・・乗
算機構なお、図中、同一符号は同一、又は相当部分を示
す。

Claims (1)

【特許請求の範囲】
1. （１）命令コードを備えた被演算データを処理するパイ
   プライン処理機構が複数組並列に配され、各パイプライ
   ン処理機構のパイプライン段それぞれに、各段における
   被演算データの中間処理結果を一時記憶するラッチ手段
   が設けられてあり、ラッチ手段にラッチの制御信号を与
   えて中間処理結果を一時記憶した後、該中間処理結果を
   次のパイプライン段へ転送し、被演算データを段階を経
   て処理するパイプライン処理装置において、 実行すべき命令コードに応じた所定パイプ ライン処理機構のラッチ手段に与える前記制御信号を有
   意とする手段と、 制御信号を有意としたパイプライン処理機 構においてのみ被演算データを処理する手段と を備えたことを特徴とするパイプライン処 理装置。