JPH0756712A - 数値計算を実行するプロセスおよびそのプロセスを実現する演算装置 - Google Patents
数値計算を実行するプロセスおよびそのプロセスを実現する演算装置Info
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- JPH0756712A JPH0756712A JP5165679A JP16567993A JPH0756712A JP H0756712 A JPH0756712 A JP H0756712A JP 5165679 A JP5165679 A JP 5165679A JP 16567993 A JP16567993 A JP 16567993A JP H0756712 A JPH0756712 A JP H0756712A
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Abstract
(57)【要約】
【目的】 本発明は数値計算を実行するプロセスおよび
それを実現する演算装置に関し、演算子の２つのモード
を選択することにより２つのパラレル演算の何れかを同
じ演算子を用いて行うことができるようにすることを目
的とする。 【構成】 演算装置は３３−ビットの演算子１０を搭載
している。ランク１６のビットは、演算子１０が他の３
２ビットで計算を実行する第１作動モード、または演算
子１０が１６ビットで２つのパラレルな計算を実行する
第２作動モードの何れかを選択するために機能する。最
適な状態で演算子の計算資源を活用するために使用す
る。
それを実現する演算装置に関し、演算子の２つのモード
を選択することにより２つのパラレル演算の何れかを同
じ演算子を用いて行うことができるようにすることを目
的とする。 【構成】 演算装置は３３−ビットの演算子１０を搭載
している。ランク１６のビットは、演算子１０が他の３
２ビットで計算を実行する第１作動モード、または演算
子１０が１６ビットで２つのパラレルな計算を実行する
第２作動モードの何れかを選択するために機能する。最
適な状態で演算子の計算資源を活用するために使用す
る。
Description
【０００１】
【産業上の利用分野】本発明は、電気回路の数値計算を
実行するプロセスに関する。またこの発明は、このプロ
セスを実現する算術演算装置にも関している。
実行するプロセスに関する。またこの発明は、このプロ
セスを実現する算術演算装置にも関している。
【０００２】
【従来の技術】集積回路に用いられている従来の技術の
主な目的は処理速度を速くすることにある。この従来の
技術が特に関連するセクターは、マイクロコントローラ
ーと信号プロセッサー（“デジタル信号プロセッサー”
のＤＳＰ）を特に使用する、数値データ処理である。こ
れらのタイプの回路は、回路が作動できる最大周波数を
決定するデータのクリティカル・ルートをしばしば構成
する、算術論理演算装置（ＡＬＵ）を常に搭載してい
る。
主な目的は処理速度を速くすることにある。この従来の
技術が特に関連するセクターは、マイクロコントローラ
ーと信号プロセッサー（“デジタル信号プロセッサー”
のＤＳＰ）を特に使用する、数値データ処理である。こ
れらのタイプの回路は、回路が作動できる最大周波数を
決定するデータのクリティカル・ルートをしばしば構成
する、算術論理演算装置（ＡＬＵ）を常に搭載してい
る。
【０００３】
【発明が解決しようとする課題】数多くの現在の回路
は、理論または演算計算を２つの３２−ビット・オペラ
ンドの間に実行して、計算を３２−ビットで生成してい
る。しかし、一部の計算は１６−ビット・オペランドで
も実行されることができる（１６−ビットなどのロジッ
ク・オペランドに関して最も正確な管理を必要としな
い）。ＡＬＵはそこで１６−ビットで作動する必要はな
いので、その半分は非動作状態になり、ＡＬＵの計算機
能の半分だけしか用いられない。
は、理論または演算計算を２つの３２−ビット・オペラ
ンドの間に実行して、計算を３２−ビットで生成してい
る。しかし、一部の計算は１６−ビット・オペランドで
も実行されることができる（１６−ビットなどのロジッ
ク・オペランドに関して最も正確な管理を必要としな
い）。ＡＬＵはそこで１６−ビットで作動する必要はな
いので、その半分は非動作状態になり、ＡＬＵの計算機
能の半分だけしか用いられない。
【０００４】計算時間に換算して最も制約を受けるジョ
ブの１つは、算術加算／減算であり、更に特にこのよう
な演算のキャリー伝搬である。２つのオペランドＡ（Ａ
ｎ−１，Ａｎ−２，…，Ａ１，Ａ０）とＢ（Ｂｎ−１，
Ｂｎ−２，…Ｂ１，Ｂ０）の間でｎビットの２進加算を
行う最も好都合な方法は、要素加算器を用いて、あるビ
ットから次のビットに、キャリーをリニアに伝搬するこ
とから構成している。要素加算器は、各々ビットに対し
て、次に示す演算を実行する。
ブの１つは、算術加算／減算であり、更に特にこのよう
な演算のキャリー伝搬である。２つのオペランドＡ（Ａ
ｎ−１，Ａｎ−２，…，Ａ１，Ａ０）とＢ（Ｂｎ−１，
Ｂｎ−２，…Ｂ１，Ｂ０）の間でｎビットの２進加算を
行う最も好都合な方法は、要素加算器を用いて、あるビ
ットから次のビットに、キャリーをリニアに伝搬するこ
とから構成している。要素加算器は、各々ビットに対し
て、次に示す演算を実行する。
【０００５】Ｓｉ＝Ａｉ∧Ｂｉ∧Ｃｉ−１ Ｃｉ＝（Ａｉ．Ｂｉ）＋（（Ａｉ∧Ｂｉ）．Ｃｉ−１） ここで、 Ａｉ，Ｂｉ：各々、オペランドＡ，Ｂのｉ番目のビット Ｓｉ：加算（Ｓ＝Ａ＋Ｂ）の結果のｉ番目のビット Ｃｉ：位置ｉに於いて要素加算に依って生成されたキャ
リー “∧”：論理排他的論理和 “．”：論理積 “＋”：論理和 この方法を用いると、Ｔ（Ｎ）＝Ｎ×Ｔ１に依ってＮビ
ットの１つの２進加算を行うために要求される時間を推
定することができる、ここで、Ｔ１はキャリーＣｉをＣ
ｉ−１，Ａｉ，Ｂｉの関数として計算するために各々要
素加算器に依って要求される時間を示している。この時
間はキャリーの伝搬のシリアル・モードに依って全体的
に決定されることが分かる。
リー “∧”：論理排他的論理和 “．”：論理積 “＋”：論理和 この方法を用いると、Ｔ（Ｎ）＝Ｎ×Ｔ１に依ってＮビ
ットの１つの２進加算を行うために要求される時間を推
定することができる、ここで、Ｔ１はキャリーＣｉをＣ
ｉ−１，Ａｉ，Ｂｉの関数として計算するために各々要
素加算器に依って要求される時間を示している。この時
間はキャリーの伝搬のシリアル・モードに依って全体的
に決定されることが分かる。
【０００６】しかし、“キャリー伝搬”関数は更に速く
行われることができる。すなわち、シリアル伝搬はパラ
レル伝搬に代えられる。しかし、このパラレル化を行う
ことができる種々の方式がある。いま、ＣＯＭＳ技術に
依って作られる回路に用いられている主な方法には、 −キャリー・セレクションと、 −連結演算子を使用する伝搬の離散化がある。
行われることができる。すなわち、シリアル伝搬はパラ
レル伝搬に代えられる。しかし、このパラレル化を行う
ことができる種々の方式がある。いま、ＣＯＭＳ技術に
依って作られる回路に用いられている主な方法には、 −キャリー・セレクションと、 −連結演算子を使用する伝搬の離散化がある。
【０００７】キャリー・セレクション（キャリー・セレ
クト）を使用する方法は、例えば、Ｎ／２ビット上で各
々作動する３つの加算器サブブロックを用いてＮビット
に対して演算を細分することから構成している（ここで
Ｎは偶数と想定されている）。第１加算器サブブロック
はオペランドのＮ／２の最下位ビットに対してリニア・
キャリー伝搬モードで加算を実行するが、他の２つの加
算器サブブロックは、パラレルに、オペランドのＮ／２
の最上位ビットに対して加算を実行し、なおかつ、第２
サブブロックは第１サブブロックの出力キャリーが０に
等しいと想定しているが、第３サブブロックはこのキャ
リーが１に等しいと想定している。そこで、第１加算器
サブブロックを実際に出るキャリーは、検討するために
アドバイスできる第２と第３加算器サブブロックから生
じる２つの結果の１つを選択することを可能にするマル
チプレクサーを制御する。パラレルに行われる或る計
算、キャリー・セレクションの方法を使用するＮビット
加算の計算時間は、 Ｔ′（Ｎ）＝Ｎ／２＊Ｔ′１＋Ｔ′０ に依って推定されることができる。
クト）を使用する方法は、例えば、Ｎ／２ビット上で各
々作動する３つの加算器サブブロックを用いてＮビット
に対して演算を細分することから構成している（ここで
Ｎは偶数と想定されている）。第１加算器サブブロック
はオペランドのＮ／２の最下位ビットに対してリニア・
キャリー伝搬モードで加算を実行するが、他の２つの加
算器サブブロックは、パラレルに、オペランドのＮ／２
の最上位ビットに対して加算を実行し、なおかつ、第２
サブブロックは第１サブブロックの出力キャリーが０に
等しいと想定しているが、第３サブブロックはこのキャ
リーが１に等しいと想定している。そこで、第１加算器
サブブロックを実際に出るキャリーは、検討するために
アドバイスできる第２と第３加算器サブブロックから生
じる２つの結果の１つを選択することを可能にするマル
チプレクサーを制御する。パラレルに行われる或る計
算、キャリー・セレクションの方法を使用するＮビット
加算の計算時間は、 Ｔ′（Ｎ）＝Ｎ／２＊Ｔ′１＋Ｔ′０ に依って推定されることができる。
【０００８】ここで、Ｔ′１はリニア伝搬を使用する要
素加算器のＴ１と等しく、なおかつ、Ｔ′０は中間キャ
リーの２つの考えられる結果の間の選択のために要求さ
れる時間である。Ｔ′０が無視される場合、Ｔ′（Ｎ）
（キャリー・セレクト）はＴ（Ｎ）（リニア伝搬）の半
分の単位になる。“キャリー・セレクト”の原理は伝搬
時間を最適にするために汎用化されることができるの
で、Ｎビットの加算を数多くの個別のビットの複数の加
算に分割できることに注目すべきである。例えば、３２
−ビット以上の加算は３，５，６，８，１０の昇順サイ
ズの５つのサブブロックに依って行われることができ
る。
素加算器のＴ１と等しく、なおかつ、Ｔ′０は中間キャ
リーの２つの考えられる結果の間の選択のために要求さ
れる時間である。Ｔ′０が無視される場合、Ｔ′（Ｎ）
（キャリー・セレクト）はＴ（Ｎ）（リニア伝搬）の半
分の単位になる。“キャリー・セレクト”の原理は伝搬
時間を最適にするために汎用化されることができるの
で、Ｎビットの加算を数多くの個別のビットの複数の加
算に分割できることに注目すべきである。例えば、３２
−ビット以上の加算は３，５，６，８，１０の昇順サイ
ズの５つのサブブロックに依って行われることができ
る。
【０００９】一般的に、このような“キャリー・セレク
ト”加算器を用いると、３２−ビット以上の加算は、リ
ニア伝搬を用いて実行される時より１．４倍速く実行さ
れる。Ｎビット以上の加算を行う更なるパワフルな方法
は、ＢＲＥＮＴとＫＵＮＧに依って説明される基本原理
（コンピュータに関するＩＥＥＥトランザクション、Ｖ
ｏｌ，Ｃ−３１、Ｎｏ．３、１９８２年３月“パラレル
加算器のためのレギュラー・レイアウト”）を使用する
ことから構成している、すなわち、Ｎビット以上の２進
加算は、次の関係式に依って定義される連結演算子
“○”を用いてパラレル計算に変換されることができ
る。
ト”加算器を用いると、３２−ビット以上の加算は、リ
ニア伝搬を用いて実行される時より１．４倍速く実行さ
れる。Ｎビット以上の加算を行う更なるパワフルな方法
は、ＢＲＥＮＴとＫＵＮＧに依って説明される基本原理
（コンピュータに関するＩＥＥＥトランザクション、Ｖ
ｏｌ，Ｃ−３１、Ｎｏ．３、１９８２年３月“パラレル
加算器のためのレギュラー・レイアウト”）を使用する
ことから構成している、すなわち、Ｎビット以上の２進
加算は、次の関係式に依って定義される連結演算子
“○”を用いてパラレル計算に変換されることができ
る。
【００１０】 （gl，pl）○（gr，pr) ＝（gl＋pl．gr，pl．pr） 位置ｉの各々ビットに対して、次の項を考えてみると、 “ｇｅｎｅｒａｔｅ”：ｐｉ＝Ａｉ∧Ｂｉ；ａｎｄ “ｐｒｏｐａｇａｔｅ”：ｐｉ＝Ａｉ∧Ｂｉ 各々ビットの出力キャリーは、そこで、次のようになる Ｃｉ＝Ｇｉ ｆｏｒ ｉ＝０，…，Ｎ−１ ここに；（Gi，Pi）＝（gi，pi） for ｉ＝０；および （Gi，Pi）＝（gi，pi）○（Gi−1, Pi−1) for ０＜ｉ＜N 入力キャリーＣｉｎが決定されると、各々合計ビットが
求められる Ｓ０＝ｐ０∧Ｃｉｎ； ａｎｄ Ｓｉ＝ｐｉ∧Ｃｉ−１ ｆｏｒ ０＜ｉ＜Ｎ 演算子“○”が連想型（しかし可換型でない）の場合、
下記を書き込むことができる。 （Gi，Pi）＝（gi，pi）○（gi−1, pi−1)○…○（g0，p0） ＝（gi，pi）○…○（gm，pm）○（gm−1, pm−1) ○…○（g0，p0） ＝ （Gi,m；Pi,m) ○（Gm−1,０；Pm−1,０） ここに；（Gi,m；Pi,m) ＝（gm，pm）， if i ＝m および （Gi,m；Pi,m) ＝（gi，pi）○（Gi−1,m ；Pi−1,m) if i ＞m （Ｇｉ，Ｐｉ）の計算は、従って、関数的に同じタイプ
である２つの項（Ｇｉ，ｍ；Ｐｉ，ｍ）と（Ｇｍ−１，
０；Ｐｍ−１，０）に基づいて実行される。それらは、
ｉ−ｍ＋１（各々ｍ）連続する入力ビットの関数であ
り、なおかつ、演算子“○”のｉ−ｍ（各々ｍ＋１）ア
プリケーションを要求する。従って、めれらは同じタイ
プの回路に依って計算されることができる。
求められる Ｓ０＝ｐ０∧Ｃｉｎ； ａｎｄ Ｓｉ＝ｐｉ∧Ｃｉ−１ ｆｏｒ ０＜ｉ＜Ｎ 演算子“○”が連想型（しかし可換型でない）の場合、
下記を書き込むことができる。 （Gi，Pi）＝（gi，pi）○（gi−1, pi−1)○…○（g0，p0） ＝（gi，pi）○…○（gm，pm）○（gm−1, pm−1) ○…○（g0，p0） ＝ （Gi,m；Pi,m) ○（Gm−1,０；Pm−1,０） ここに；（Gi,m；Pi,m) ＝（gm，pm）， if i ＝m および （Gi,m；Pi,m) ＝（gi，pi）○（Gi−1,m ；Pi−1,m) if i ＞m （Ｇｉ，Ｐｉ）の計算は、従って、関数的に同じタイプ
である２つの項（Ｇｉ，ｍ；Ｐｉ，ｍ）と（Ｇｍ−１，
０；Ｐｍ−１，０）に基づいて実行される。それらは、
ｉ−ｍ＋１（各々ｍ）連続する入力ビットの関数であ
り、なおかつ、演算子“○”のｉ−ｍ（各々ｍ＋１）ア
プリケーションを要求する。従って、めれらは同じタイ
プの回路に依って計算されることができる。
【００１１】従って、各々キャリー生成ブロックが等し
い次元ｍ＝Ｎ／２の２つのサブブロックに再帰的に分割
される通常のＢＲＥＮＴとＫＵＮＧ分解を改善すること
ができる。改善は等しくない次元のサブブロックに対す
る再帰的分割と増幅回路を用いて行われる。これはキャ
リー伝搬間隔を最小限にする。この最適化原理の基本は
“ＣＭＯＳ加算器の時間最適化デザイン”という論文で
Ｂ．Ｗ．Ｙ．ＷＥＩ，Ｃ．ＴＨＯＭＰＳＯＮ，Ｙ−Ｎ．
ＣＨＥＮに依って１９８６年に発表されている（ＡＣＳ
Ｃ−８５会議に基づく１９８６ Ｎｏ．ＣＨ２３３１７
／８６／０−０００／０１８６＄０１．００のＩＥＥＥ
刊行物：Ａｓｉｌｏｍａｒ回路システムとコンピュー
タ、１８６頁）。このアルゴリズムの実行は、ビットの
数にリニアに依存しない加算時間を与える（例えば、３
２−ビット以上の加算は１６−ビット以上の加算よりわ
ずかに１．１５倍遅いだけである）。
い次元ｍ＝Ｎ／２の２つのサブブロックに再帰的に分割
される通常のＢＲＥＮＴとＫＵＮＧ分解を改善すること
ができる。改善は等しくない次元のサブブロックに対す
る再帰的分割と増幅回路を用いて行われる。これはキャ
リー伝搬間隔を最小限にする。この最適化原理の基本は
“ＣＭＯＳ加算器の時間最適化デザイン”という論文で
Ｂ．Ｗ．Ｙ．ＷＥＩ，Ｃ．ＴＨＯＭＰＳＯＮ，Ｙ−Ｎ．
ＣＨＥＮに依って１９８６年に発表されている（ＡＣＳ
Ｃ−８５会議に基づく１９８６ Ｎｏ．ＣＨ２３３１７
／８６／０−０００／０１８６＄０１．００のＩＥＥＥ
刊行物：Ａｓｉｌｏｍａｒ回路システムとコンピュー
タ、１８６頁）。このアルゴリズムの実行は、ビットの
数にリニアに依存しない加算時間を与える（例えば、３
２−ビット以上の加算は１６−ビット以上の加算よりわ
ずかに１．１５倍遅いだけである）。
【００１２】一般的に、このような加算器を使用する
と、３２−ビット以上の加算は、同じ加算がリニア・キ
ャリー伝搬を用いて実行される時より、２．３倍速く実
行される。３２−ビット以上の演算または１６−ビット
以上の２つのパラレル演算の何れかを選択して与えるた
めに算術と論理装置と同じリニア・キャリー伝搬演算子
を希望する時に、それは、セレクション・マルチプレク
サーを各々ランク１５と１６の要素加算器の間にマウン
トして３２−ビット演算子の形で実施されることができ
る。
と、３２−ビット以上の加算は、同じ加算がリニア・キ
ャリー伝搬を用いて実行される時より、２．３倍速く実
行される。３２−ビット以上の演算または１６−ビット
以上の２つのパラレル演算の何れかを選択して与えるた
めに算術と論理装置と同じリニア・キャリー伝搬演算子
を希望する時に、それは、セレクション・マルチプレク
サーを各々ランク１５と１６の要素加算器の間にマウン
トして３２−ビット演算子の形で実施されることができ
る。
【００１３】セレクション・マルチプレクサーのコント
ロールは、従って、１６の最上位ビットに対応する半分
の演算子の入力キャリーが１６の最下位ビットに対応す
る半分の演算子の出力キャリーであり且つそれはセレク
ション・マルチプレクサーの入力に送られ、その場合に
３２−ビット以上の“正規の”加算が行われるか、また
はこの入力キャリーはセレクション・マルチプレクサー
の別の入力に送られる外部キャリー・ビットであり、そ
の場合に１６−ビット以上の２つの独立パラレル加算が
行われるかどうかについて選択することを可能にする。
ロールは、従って、１６の最上位ビットに対応する半分
の演算子の入力キャリーが１６の最下位ビットに対応す
る半分の演算子の出力キャリーであり且つそれはセレク
ション・マルチプレクサーの入力に送られ、その場合に
３２−ビット以上の“正規の”加算が行われるか、また
はこの入力キャリーはセレクション・マルチプレクサー
の別の入力に送られる外部キャリー・ビットであり、そ
の場合に１６−ビット以上の２つの独立パラレル加算が
行われるかどうかについて選択することを可能にする。
【００１４】この単純な解決法は、次に示す制約条件の
ために、キャリー・セレクション加算器にも適用される
ことができる。すなわち、モード・セレクション・マル
チプレクサー（３２−ビットまたは２×１６ビット）を
容易に挿入するために、ランク１５のビットはこのタイ
プの演算子のサブブロックの１つの出力に位置されてい
なければならない。そこで、このマルチプレクサーのコ
ントロールを容易に適応できるので、１６の最上位ビッ
トに対応する半分の演算子の入力キャリーは、 −他の半分の演算子の出力キャリーの場合、３２−ビッ
ト以上の加算が行われ、 −または、外部キャリー・ビ
ットの場合、１６ビット以上の２つの独立なパラレル加
算が行われる。
ために、キャリー・セレクション加算器にも適用される
ことができる。すなわち、モード・セレクション・マル
チプレクサー（３２−ビットまたは２×１６ビット）を
容易に挿入するために、ランク１５のビットはこのタイ
プの演算子のサブブロックの１つの出力に位置されてい
なければならない。そこで、このマルチプレクサーのコ
ントロールを容易に適応できるので、１６の最上位ビッ
トに対応する半分の演算子の入力キャリーは、 −他の半分の演算子の出力キャリーの場合、３２−ビッ
ト以上の加算が行われ、 −または、外部キャリー・ビ
ットの場合、１６ビット以上の２つの独立なパラレル加
算が行われる。
【００１５】この解決法は、しかし、サブブロックのサ
イズの最適な選択に関して或る制約条件を要求する。し
かし、最適化されるＢＲＥＮＴとＫＵＮＧタイプのＡＬ
Ｕの場合、このように演算子の作動モードを選択する方
法は、このアルゴリズムを実現する利益を失わずに適用
されることができない。すなわち、これは、２つのＢＲ
ＥＮＴとＫＵＮＧタイプ加算器がシリーズにマウントさ
れることになり、３２−ビット・モードで作動している
時に１つの３２−ビットのＢＲＥＮＴとＫＵＮＧタイプ
加算器より非常に速いキャリー伝搬時間になる（普通は
１．５倍速い）と思われる。
イズの最適な選択に関して或る制約条件を要求する。し
かし、最適化されるＢＲＥＮＴとＫＵＮＧタイプのＡＬ
Ｕの場合、このように演算子の作動モードを選択する方
法は、このアルゴリズムを実現する利益を失わずに適用
されることができない。すなわち、これは、２つのＢＲ
ＥＮＴとＫＵＮＧタイプ加算器がシリーズにマウントさ
れることになり、３２−ビット・モードで作動している
時に１つの３２−ビットのＢＲＥＮＴとＫＵＮＧタイプ
加算器より非常に速いキャリー伝搬時間になる（普通は
１．５倍速い）と思われる。
【００１６】従って、典型的な例のｎ＝ｍ＝１６の場
合、ｎ＋ｍビット以上の演算または各々ｎビット以上と
ｍビット以上の２つのパラレル演算の何れかを同じ演算
子を用いて行うために、最適キャリー伝搬アルゴリズ
ム、特に最適化されたＢＲＥＮＴとＫＵＮＧアルゴリズ
ムを適用して、それを可能にするプロセスが必要にな
る。
合、ｎ＋ｍビット以上の演算または各々ｎビット以上と
ｍビット以上の２つのパラレル演算の何れかを同じ演算
子を用いて行うために、最適キャリー伝搬アルゴリズ
ム、特に最適化されたＢＲＥＮＴとＫＵＮＧアルゴリズ
ムを適用して、それを可能にするプロセスが必要にな
る。
【００１７】
【課題を解決するための手段】本発明の目的はこの必要
性を満足することにある。本発明は、従って、２つのＮ
ビットのオペランドを入力してＮビットの結果を生成す
るために適応される演算子を用いる数値計算を実行し、
演算子は、プレコンデショニング回路と、キャリー・ゼ
ネレーターと、カスケードにマウントされている合計回
路を搭載していて、そこでは、プレコンデショニング回
路はパラレルにマウントされているＮ個のセルを具備し
ていて、これらのＮ個のセルの各々は２つのＮビットの
オペランドの類似するランクの２ビットを入力し且つ類
似するランクのこれらの２つのビットの第１と第２のロ
ジック・コンビネーションを生成し、そこでは、キャリ
ー・ゼネレーターはロジック・コンビネーションをプレ
コンデショニング回路と入力キャリー・ビットから入力
しＮ個のキャリー・ビットを計算し、なおかつそこで
は、合計回路はパラレルにマウントされているＮ個の要
素加算器を搭載していて、これらのＮ個の要素加算器の
各々は第１ロジック・コンビネーションをプレコンデシ
ョニング回路の対応するセルからキャリー・ビットの１
つをキャリー・ゼネレーターから入力し且つ排他的ＯＲ
演算を実行してＮビットの結果のビットの１つを生成し
ていて、そこでは、プレコンデショニング回路のＮ個の
セルの１つはセレクション・セルとして演算子の２つの
作動モード、すなわち、そのランクがセレクション・セ
ルと対応するビットを除いたＮビットの結果のビットか
ら構成するＮ−１ビットの数は各々がそのランクがセレ
クション・セルと対応するビットを除いたＮビットのオ
ペランドの１つのビットから構成しているＮ−１ビット
の２つの数に対して実行された演算の結果である第１作
動モードと、そのランクがセレクション・セルより低い
Ｎビットの結果のビットとそのランクがセレクション・
セルより高いＮビットの結果のビットから各々構成する
２つの数は各々２つの数に対してパラレルに実行された
２つの演算の結果である第２作動モードを、選択して制
御するために使用されていて、各々がそのランクがセレ
クション・セルより低いＮビットのオペランドの１つの
ビットから構成し、２つの数に於いて各々がそのランク
がセレクション・セルより高いＮビットのオペランドの
１つのビットから構成する、プロセスを提案している。
性を満足することにある。本発明は、従って、２つのＮ
ビットのオペランドを入力してＮビットの結果を生成す
るために適応される演算子を用いる数値計算を実行し、
演算子は、プレコンデショニング回路と、キャリー・ゼ
ネレーターと、カスケードにマウントされている合計回
路を搭載していて、そこでは、プレコンデショニング回
路はパラレルにマウントされているＮ個のセルを具備し
ていて、これらのＮ個のセルの各々は２つのＮビットの
オペランドの類似するランクの２ビットを入力し且つ類
似するランクのこれらの２つのビットの第１と第２のロ
ジック・コンビネーションを生成し、そこでは、キャリ
ー・ゼネレーターはロジック・コンビネーションをプレ
コンデショニング回路と入力キャリー・ビットから入力
しＮ個のキャリー・ビットを計算し、なおかつそこで
は、合計回路はパラレルにマウントされているＮ個の要
素加算器を搭載していて、これらのＮ個の要素加算器の
各々は第１ロジック・コンビネーションをプレコンデシ
ョニング回路の対応するセルからキャリー・ビットの１
つをキャリー・ゼネレーターから入力し且つ排他的ＯＲ
演算を実行してＮビットの結果のビットの１つを生成し
ていて、そこでは、プレコンデショニング回路のＮ個の
セルの１つはセレクション・セルとして演算子の２つの
作動モード、すなわち、そのランクがセレクション・セ
ルと対応するビットを除いたＮビットの結果のビットか
ら構成するＮ−１ビットの数は各々がそのランクがセレ
クション・セルと対応するビットを除いたＮビットのオ
ペランドの１つのビットから構成しているＮ−１ビット
の２つの数に対して実行された演算の結果である第１作
動モードと、そのランクがセレクション・セルより低い
Ｎビットの結果のビットとそのランクがセレクション・
セルより高いＮビットの結果のビットから各々構成する
２つの数は各々２つの数に対してパラレルに実行された
２つの演算の結果である第２作動モードを、選択して制
御するために使用されていて、各々がそのランクがセレ
クション・セルより低いＮビットのオペランドの１つの
ビットから構成し、２つの数に於いて各々がそのランク
がセレクション・セルより高いＮビットのオペランドの
１つのビットから構成する、プロセスを提案している。
【００１８】従って、演算子の計算資源は最適な状態で
使用される。ｎ＝３３で且つセレクション・セルがプレ
コンデショニング回路の１７番目のセル（またはランク
１６のセル）である代表的なケースに於いて、このプロ
セスは、１６−ビット・オペランドを処理するプログラ
ムの実行のためと１６−ビット上で２つの演算が同時に
実行されることができるために要求される時間を５０％
同時に短縮することを可能にする。
使用される。ｎ＝３３で且つセレクション・セルがプレ
コンデショニング回路の１７番目のセル（またはランク
１６のセル）である代表的なケースに於いて、このプロ
セスは、１６−ビット・オペランドを処理するプログラ
ムの実行のためと１６−ビット上で２つの演算が同時に
実行されることができるために要求される時間を５０％
同時に短縮することを可能にする。
【００１９】本発明は、従って、３３−ビットの最適化
演算子、特にＢＲＥＮＴとＫＵＮＧタイプの加算器を生
成することを可能にし、セレクション・セルを適切に制
御するとキャリー・ゼネレーターの作動を変更せずに、
次に示すことを可能にする。すなわち、 −セレクション・セルを透明と見なして、３２−ビット
の演算を行うか、 −または、セレクション・セルを、１６の最上位ビット
の２次加算器の入力キャリーをセットし、なおかつ、１
６の最下位ビットの２次加算器から出力キャリーを出力
する、１６−ビット以上の加算を行う２つの独立したサ
ブブロックに加算器を分離するデリミッターと見なす。
演算子、特にＢＲＥＮＴとＫＵＮＧタイプの加算器を生
成することを可能にし、セレクション・セルを適切に制
御するとキャリー・ゼネレーターの作動を変更せずに、
次に示すことを可能にする。すなわち、 −セレクション・セルを透明と見なして、３２−ビット
の演算を行うか、 −または、セレクション・セルを、１６の最上位ビット
の２次加算器の入力キャリーをセットし、なおかつ、１
６の最下位ビットの２次加算器から出力キャリーを出力
する、１６−ビット以上の加算を行う２つの独立したサ
ブブロックに加算器を分離するデリミッターと見なす。
【００２０】この解決方法は次に示す長所を備えてい
る、すなわち、 −最適化されるＢｒｅｎｔ［ｓｉｃ］とＫｕｎｇインプ
レメンテーションにキャリー・ゼネレーターを構成する
セルのレイアウトの均一性が確保されている（例えば、
この均一性を損ねるおそれがある多重セルの追加がな
い）、 −表面の増加は最小限にとどまる（１／３２または３．
１２％） −同じ最適化アルゴリズムが３３−ビット・キャリー・
ゼネレーターを等しくない次元のブロックに分割するた
めに用いられる、 −３３−ビット以上の計算の伝搬時間の損失（３２−ビ
ット以上の結果を導く）は１．９％程度なので無視でき
る（３２−ビットから３３−ビット・リニア・キャリー
伝搬加算器に進む時は、更なるマルチプレクサーをクロ
スする時間をカウントせずに、１／３２、すなわち、
３．１２％になる）。
る、すなわち、 −最適化されるＢｒｅｎｔ［ｓｉｃ］とＫｕｎｇインプ
レメンテーションにキャリー・ゼネレーターを構成する
セルのレイアウトの均一性が確保されている（例えば、
この均一性を損ねるおそれがある多重セルの追加がな
い）、 −表面の増加は最小限にとどまる（１／３２または３．
１２％） −同じ最適化アルゴリズムが３３−ビット・キャリー・
ゼネレーターを等しくない次元のブロックに分割するた
めに用いられる、 −３３−ビット以上の計算の伝搬時間の損失（３２−ビ
ット以上の結果を導く）は１．９％程度なので無視でき
る（３２−ビットから３３−ビット・リニア・キャリー
伝搬加算器に進む時は、更なるマルチプレクサーをクロ
スする時間をカウントせずに、１／３２、すなわち、
３．１２％になる）。
【００２１】本発明の第２の見解に従って、前述のタイ
プのＮビットの演算子をもつ算術演算装置は、ｎとｍが
ｎ＋１＋ｍ＝Ｎとなる整数を指定し、２つのＮビット・
オペランドの最初のｎビットは２つのｎビット入力レジ
スターを経由してプレコンデショニング回路の対応する
セルに送られ、２つのｎビット・オペランドの最後のｍ
ビットは２つのｍビット入力レジスターを経由してプレ
コンデショニング回路の対応するセルに送られ、Ｎビッ
トの結果の最初のｎビットは合計回路の対応する要素加
算器に依ってｎビット出力レジスターにアドレス指定さ
れ、なおかつ、Ｎビットの結果の最後のｍビットは合計
回路の対応する要素加算器に依ってｍビット出力レジス
ターにアドレス指定され、そこでは、プレコンデショニ
ング回路の（ｎ＋１）番目のセルは、演算子の２つの作
動モード、すなわち、２つの出力レジスターのビットの
ユニオンから成るｎ＋ｍ＝Ｎ−１ビットの数はｎ＋ｍ＝
Ｎ−１ビットの２つの数に実行された演算の結果であり
各々がｎビット入力レジスターのビットとｍビット入力
レジスターのビットのユニオンから成る第１作動モード
と、ｎビット出力レジスターのビットとｍビット出力レ
ジスターのビットから各々構成する２つの数が各々２つ
の数にパラレルに実行された２つの演算の結果であり各
々が２つのｎビット入力レジスターのビットから成り且
つ２つの数の上で各々が２つのｍビット入力レジスター
のビットから構成する第２作動モードを、選択して制御
できるセレクション・セルであるように構成されてい
る。
プのＮビットの演算子をもつ算術演算装置は、ｎとｍが
ｎ＋１＋ｍ＝Ｎとなる整数を指定し、２つのＮビット・
オペランドの最初のｎビットは２つのｎビット入力レジ
スターを経由してプレコンデショニング回路の対応する
セルに送られ、２つのｎビット・オペランドの最後のｍ
ビットは２つのｍビット入力レジスターを経由してプレ
コンデショニング回路の対応するセルに送られ、Ｎビッ
トの結果の最初のｎビットは合計回路の対応する要素加
算器に依ってｎビット出力レジスターにアドレス指定さ
れ、なおかつ、Ｎビットの結果の最後のｍビットは合計
回路の対応する要素加算器に依ってｍビット出力レジス
ターにアドレス指定され、そこでは、プレコンデショニ
ング回路の（ｎ＋１）番目のセルは、演算子の２つの作
動モード、すなわち、２つの出力レジスターのビットの
ユニオンから成るｎ＋ｍ＝Ｎ−１ビットの数はｎ＋ｍ＝
Ｎ−１ビットの２つの数に実行された演算の結果であり
各々がｎビット入力レジスターのビットとｍビット入力
レジスターのビットのユニオンから成る第１作動モード
と、ｎビット出力レジスターのビットとｍビット出力レ
ジスターのビットから各々構成する２つの数が各々２つ
の数にパラレルに実行された２つの演算の結果であり各
々が２つのｎビット入力レジスターのビットから成り且
つ２つの数の上で各々が２つのｍビット入力レジスター
のビットから構成する第２作動モードを、選択して制御
できるセレクション・セルであるように構成されてい
る。
【００２２】この算術演算装置は前述のプロセスを実現
するように構成されている。
するように構成されている。
【００２３】
【実施例】図１を見ると、本発明にかかる演算装置は、
２つのＮビット・オペランドＡ３２，Ａ３１，…Ａ０；
Ｂ３２，Ｂ３１，…Ｂ０を受けて、Ｎビットの結果Ｓ３
２，Ｓ３１，…Ｓ０を生成するように適応されている演
算子１０を搭載している。図示されている例の場合、Ｎ
＝３３である。
２つのＮビット・オペランドＡ３２，Ａ３１，…Ａ０；
Ｂ３２，Ｂ３１，…Ｂ０を受けて、Ｎビットの結果Ｓ３
２，Ｓ３１，…Ｓ０を生成するように適応されている演
算子１０を搭載している。図示されている例の場合、Ｎ
＝３３である。
【００２４】演算子１０は、プレコンデショニング回路
１１と、キャリー・ゼネレーター１２と、カスケードに
マウントされている合計回路１３を搭載している。プレ
コンデショニング回路１１はパラレルにマウントされて
いるＮ個の同じセル１００〜１３２を搭載している。こ
れらのＮ個のセル１００〜１３２の各々は、２つのＮビ
ットのオペランドの類似のランクＡ０，Ｂ０〜Ａ３２，
Ｂ３２の２つのビットを受けて、類似のランクのこれら
の２つのビットの２つのロジック・コンビネーションｐ
０，ｇ０〜ｐ３２，ｇ３２を生成していて、そのコンビ
ネーションは８つの２進制御信号ＮＰ０〜ＮＰ３，ＮＧ
０〜ＮＧ３に依って決定される。
１１と、キャリー・ゼネレーター１２と、カスケードに
マウントされている合計回路１３を搭載している。プレ
コンデショニング回路１１はパラレルにマウントされて
いるＮ個の同じセル１００〜１３２を搭載している。こ
れらのＮ個のセル１００〜１３２の各々は、２つのＮビ
ットのオペランドの類似のランクＡ０，Ｂ０〜Ａ３２，
Ｂ３２の２つのビットを受けて、類似のランクのこれら
の２つのビットの２つのロジック・コンビネーションｐ
０，ｇ０〜ｐ３２，ｇ３２を生成していて、そのコンビ
ネーションは８つの２進制御信号ＮＰ０〜ＮＰ３，ＮＧ
０〜ＮＧ３に依って決定される。
【００２５】図２はプレコンデショニング回路１１に使
用できる図解用セルを示している。このセルは第１ロジ
ック・コンビネーションｐｉを生成するために信号ＮＰ
０〜ＮＰ３に依って制御されるモジュール２０と第２ロ
ジック・コンビネーションｇｉを生成するために信号Ｎ
Ｇ０〜ＮＧ３に依って制御される同じモジュール５０を
搭載している。モジュール２０は、第１ロジック・コン
ビネーションｐｉを送るセルの出力に接続されている８
個のＭＯＳトランジスター・ライン２１〜２８を搭載し
ている。ＡｉとＢｉは２つのＮビットのオペランドの対
応するランクの２つのビットを指定しているので、直線
状に前進する反転ゲートから得られるビットＡｉとＢｉ
の論理反転は、図示されていないが、指定されたＮＡｉ
とＮＢｉになる。ライン２１は、２進制御信号ＮＰ３を
入力し、そのゲートがビットＮＡｉとＮＢｉを各々受信
する２つのｐチャンネルＭＯＳトランジスター３１，４
１のソース・ドレイン・パスを搭載している。ライン２
２は、２進制御信号ＮＰ２を受信し、そのゲートがビッ
トＮＡｉとＢｉを各々受信する２つのｐチャンネルＭＯ
Ｓトランジスター３２，４２のソース・ドレイン・パス
を搭載している。ライン２３は、２進制御信号ＮＰ１を
入力し、そのゲートがビットＡｉとＮＢｉを各々受信す
る２つのｐチャンネルＭＯＳトランジスター３３，４３
を搭載している。ライン２４は、２進制御信号ＮＰ０を
入力し、そのゲートがビットＡｉとＢｉを各々受信する
２つのｐチャンネルＭＯＳトランジスター３４，４４の
ソース・ドレイン・パスを搭載している。ライン２５
は、２進制御信号ＮＰ０を入力し、そのゲートがビット
ＮＡｉとＮＢｉを各々入力する２つのｎチャンネルＭＯ
Ｓトランジスター３５，４５のソース・ドレイン・パス
を搭載している。ライン２６は、２進制御信号ＮＰ１を
入力し、そのゲートがビットＮＡｉとＢｉを各々入力す
る２つのｎチャンネルＭＯＳトランジスター３６，４６
のソース・ドレイン・パスを搭載している。ライン２７
は、２進制御信号ＮＰ２を入力し、そのゲートがビット
ＡｉとＮＢｉを各々入力する２つのｎチャンネルＭＯＳ
トランジスター３７，４７のソース・ドレイン・パスを
搭載している。ライン２８は、２進制御信号ＮＰ３を入
力し、そのゲートがビットＡｉとＢｉを各々入力する２
つのｎチャンネルＭＯＳトランジスター３８，４８のソ
ース・ドレイン・パスを搭載している。従って、モジュ
ール２０の出力ｐｉは次に示すロジック・コンビネーシ
ョンになる。すなわち、 ｐｉ＝ＮＰ０．ＮＡｉ．ＮＢｉ ＋ＮＰ１．ＮＡｉ． Ｂｉ ＋ＮＰ２． Ａｉ．ＮＢｉ ＋ＮＰ３． Ａｉ． Ｂｉ （１） ここで、“＋”はＯＲ論理演算を、“．”はＡＮＤ論理
演算を示している。
用できる図解用セルを示している。このセルは第１ロジ
ック・コンビネーションｐｉを生成するために信号ＮＰ
０〜ＮＰ３に依って制御されるモジュール２０と第２ロ
ジック・コンビネーションｇｉを生成するために信号Ｎ
Ｇ０〜ＮＧ３に依って制御される同じモジュール５０を
搭載している。モジュール２０は、第１ロジック・コン
ビネーションｐｉを送るセルの出力に接続されている８
個のＭＯＳトランジスター・ライン２１〜２８を搭載し
ている。ＡｉとＢｉは２つのＮビットのオペランドの対
応するランクの２つのビットを指定しているので、直線
状に前進する反転ゲートから得られるビットＡｉとＢｉ
の論理反転は、図示されていないが、指定されたＮＡｉ
とＮＢｉになる。ライン２１は、２進制御信号ＮＰ３を
入力し、そのゲートがビットＮＡｉとＮＢｉを各々受信
する２つのｐチャンネルＭＯＳトランジスター３１，４
１のソース・ドレイン・パスを搭載している。ライン２
２は、２進制御信号ＮＰ２を受信し、そのゲートがビッ
トＮＡｉとＢｉを各々受信する２つのｐチャンネルＭＯ
Ｓトランジスター３２，４２のソース・ドレイン・パス
を搭載している。ライン２３は、２進制御信号ＮＰ１を
入力し、そのゲートがビットＡｉとＮＢｉを各々受信す
る２つのｐチャンネルＭＯＳトランジスター３３，４３
を搭載している。ライン２４は、２進制御信号ＮＰ０を
入力し、そのゲートがビットＡｉとＢｉを各々受信する
２つのｐチャンネルＭＯＳトランジスター３４，４４の
ソース・ドレイン・パスを搭載している。ライン２５
は、２進制御信号ＮＰ０を入力し、そのゲートがビット
ＮＡｉとＮＢｉを各々入力する２つのｎチャンネルＭＯ
Ｓトランジスター３５，４５のソース・ドレイン・パス
を搭載している。ライン２６は、２進制御信号ＮＰ１を
入力し、そのゲートがビットＮＡｉとＢｉを各々入力す
る２つのｎチャンネルＭＯＳトランジスター３６，４６
のソース・ドレイン・パスを搭載している。ライン２７
は、２進制御信号ＮＰ２を入力し、そのゲートがビット
ＡｉとＮＢｉを各々入力する２つのｎチャンネルＭＯＳ
トランジスター３７，４７のソース・ドレイン・パスを
搭載している。ライン２８は、２進制御信号ＮＰ３を入
力し、そのゲートがビットＡｉとＢｉを各々入力する２
つのｎチャンネルＭＯＳトランジスター３８，４８のソ
ース・ドレイン・パスを搭載している。従って、モジュ
ール２０の出力ｐｉは次に示すロジック・コンビネーシ
ョンになる。すなわち、 ｐｉ＝ＮＰ０．ＮＡｉ．ＮＢｉ ＋ＮＰ１．ＮＡｉ． Ｂｉ ＋ＮＰ２． Ａｉ．ＮＢｉ ＋ＮＰ３． Ａｉ． Ｂｉ （１） ここで、“＋”はＯＲ論理演算を、“．”はＡＮＤ論理
演算を示している。
【００２６】同様に、モジュール５０は、下記と等しい
ロジック・コンビネーションｇｉを送る。すなわち、 ｇｉ＝ＮＧ０．ＮＡｉ．ＮＢｉ ＋ＮＧ１．ＮＡｉ． Ｂｉ ＋ＮＧ２． Ａｉ．ＮＢｉ ＋ＮＧ３． Ａｉ． Ｂｉ （２） セル１００〜１３２に依って生成されるロジック・コン
ビネーションｐｉ，ｇｉは、従って、制御信号ＮＰ０〜
ＮＰ３，ＮＧ０〜ＮＧ３の値を固定して選択されること
ができる。
ロジック・コンビネーションｇｉを送る。すなわち、 ｇｉ＝ＮＧ０．ＮＡｉ．ＮＢｉ ＋ＮＧ１．ＮＡｉ． Ｂｉ ＋ＮＧ２． Ａｉ．ＮＢｉ ＋ＮＧ３． Ａｉ． Ｂｉ （２） セル１００〜１３２に依って生成されるロジック・コン
ビネーションｐｉ，ｇｉは、従って、制御信号ＮＰ０〜
ＮＰ３，ＮＧ０〜ＮＧ３の値を固定して選択されること
ができる。
【００２７】キャリー・ゼネレーター１２は、プレコン
デショニング回路１１と入力キャリー・ビットＣｉｎか
ら生じるロジック・コンビネーションを入力して、Ｎ個
のキャリー・ビットＣ０〜Ｃ３２を計算する。キャリー
・ゼネレーター１２は、Ｎ＝３３−ビットで最適化され
るＢＲＥＮＴとＫＵＮＧアルゴリズムを実現するために
前述の“ＣＭＯＳ加算器の時間最適化デザイン”という
論文で説明された方式で生成される。キャリー・ゼネレ
ーター１２に依って計算される最後のキャリー・ビット
Ｃ３２は、演算子１０の出力キャリー・ビットＣｏｕｔ
と等しくなる。
デショニング回路１１と入力キャリー・ビットＣｉｎか
ら生じるロジック・コンビネーションを入力して、Ｎ個
のキャリー・ビットＣ０〜Ｃ３２を計算する。キャリー
・ゼネレーター１２は、Ｎ＝３３−ビットで最適化され
るＢＲＥＮＴとＫＵＮＧアルゴリズムを実現するために
前述の“ＣＭＯＳ加算器の時間最適化デザイン”という
論文で説明された方式で生成される。キャリー・ゼネレ
ーター１２に依って計算される最後のキャリー・ビット
Ｃ３２は、演算子１０の出力キャリー・ビットＣｏｕｔ
と等しくなる。
【００２８】合計回路１３はパラレルにマウントされて
いるＮ個の要素加算器２００〜２３２を搭載している。
これらのＮ個の要素加算器２００〜２３２の各々は、プ
レコンデショニング回路１１の対応するセルとキャリー
・ゼネレーター１２から生じてＮビットの結果のビット
Ｓ０〜Ｓ３２の１つを生成するキャリー・ビットＣｉ
ｎ，Ｃ０〜Ｃ３１の１つから生じる第１ロジック・コン
ビネーションｐ０〜ｐ３２の１つを入力する排他的ＯＲ
ゲートから構成している。Ｎビットの結果のランク０の
ビットはｐ０∧Ｃｉｎに等しい、ここで、“∧”は排他
的ＯＲ論理演算を示しているが、Ｎビットの結果のラン
クｉ＞０のビットはｐｉ∧Ｃｉ−１に等しい。
いるＮ個の要素加算器２００〜２３２を搭載している。
これらのＮ個の要素加算器２００〜２３２の各々は、プ
レコンデショニング回路１１の対応するセルとキャリー
・ゼネレーター１２から生じてＮビットの結果のビット
Ｓ０〜Ｓ３２の１つを生成するキャリー・ビットＣｉ
ｎ，Ｃ０〜Ｃ３１の１つから生じる第１ロジック・コン
ビネーションｐ０〜ｐ３２の１つを入力する排他的ＯＲ
ゲートから構成している。Ｎビットの結果のランク０の
ビットはｐ０∧Ｃｉｎに等しい、ここで、“∧”は排他
的ＯＲ論理演算を示しているが、Ｎビットの結果のラン
クｉ＞０のビットはｐｉ∧Ｃｉ−１に等しい。
【００２９】図１に図示されている演算装置は２つのｎ
ビット入力レジスター１，２と２つのｍビット入力レジ
スター３，４とｎビット出力レジスター５とｍビット出
力レジスター６を更に搭載している。ｎとｍはｎ＋１＋
ｍ＝Ｎとなる整数である。図示されている実施例の場
合、Ｎは奇数（Ｎ＝３３）なので、ｎ＝ｍ＝（Ｎ−１）
／２＝１６になる。２つのＮビットのオペランドの最初
のｎビットＡ０〜Ａ１５，Ｂ０〜Ｂ１５（最下位ビッ
ト）は、２つのｎビット入力レジスター１，２を経由し
てプレコンデショニング回路１１の対応するセル１００
〜１１５に送られる。２つのＮビット・オペランドの最
後のｍビットＡ１７〜Ａ３２，Ｂ１７〜Ｂ３２（最上位
ビット）は、２つのｍビット入力レジスター３，４を経
由してプレコンデショニング回路１１の対応するセル１
１７〜１３２に送られる。Ｎビットの結果の最初のｎビ
ットＳ０〜Ｓ１５は、合計回路１３の対応する要素加算
器２００〜２１５に依ってｎビット出力レジスター５に
アドレス指定される。Ｎビットの結果の最後のｍビット
Ｓ１７〜Ｓ３２は、合計回路１３の対応する要素加算器
２１７〜２３２に依ってｍビット出力レジスター６にア
ドレス指定される。
ビット入力レジスター１，２と２つのｍビット入力レジ
スター３，４とｎビット出力レジスター５とｍビット出
力レジスター６を更に搭載している。ｎとｍはｎ＋１＋
ｍ＝Ｎとなる整数である。図示されている実施例の場
合、Ｎは奇数（Ｎ＝３３）なので、ｎ＝ｍ＝（Ｎ−１）
／２＝１６になる。２つのＮビットのオペランドの最初
のｎビットＡ０〜Ａ１５，Ｂ０〜Ｂ１５（最下位ビッ
ト）は、２つのｎビット入力レジスター１，２を経由し
てプレコンデショニング回路１１の対応するセル１００
〜１１５に送られる。２つのＮビット・オペランドの最
後のｍビットＡ１７〜Ａ３２，Ｂ１７〜Ｂ３２（最上位
ビット）は、２つのｍビット入力レジスター３，４を経
由してプレコンデショニング回路１１の対応するセル１
１７〜１３２に送られる。Ｎビットの結果の最初のｎビ
ットＳ０〜Ｓ１５は、合計回路１３の対応する要素加算
器２００〜２１５に依ってｎビット出力レジスター５に
アドレス指定される。Ｎビットの結果の最後のｍビット
Ｓ１７〜Ｓ３２は、合計回路１３の対応する要素加算器
２１７〜２３２に依ってｍビット出力レジスター６にア
ドレス指定される。
【００３０】プレコンデショニング回路１１の（ｎ＋
１）番目のセル、またはランクｎのセルは、次に詳細に
説明される演算子１０の２つの作動モードを選択して制
御するためにセレクション・セル１１６として使用され
る。Ｎ−１ビットを搭載する第１作動モードに於いて、
ｎ＋ｍ＝Ｎ−１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１
５，Ｓ１４，…Ｓ０が２つの出力レジスター５，６のビ
ットのユニオンから構成する数は、ｎ＋ｍ＝Ｎ−１ビッ
ト、Ａ３２，Ａ３１，…Ａ１７，Ａ１５，Ａ１４，…Ａ
０がｎビット入力レジスター１のビットとｍビット入力
レジスター３のビットのユニオンから構成する数と、ｎ
＋ｍ＝Ｎ−１ビット、Ｂ３２，Ｂ３１，…Ｂ１７，Ｂ１
５，Ｂ１４，…Ｂ０がｎビット入力レジスター２のビッ
トとｍビット入力レジスター４のビットのユニオンから
構成する数に対して実行された演算の結果である。その
ランクがセレクション・セル１１６に対応するビットＳ
１６を除いたＮビットの結果のビットから構成するＮ−
１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１５，Ｓ１４，
…Ｓ０の数は、そこで、各々そのランクがセレクション
・セル１１６に対応するビットＡ１６，Ｂ１６を除いた
Ｎビットのオペランドの１つのビットから構成するＮ−
１ビット、Ａ３２，Ａ３１，…Ａ１７，Ａ１５，Ａ１
４，…Ａ０とＢ３２，Ｂ３１，…Ｂ１７，Ｂ１５，Ｂ１
４，…Ｂ０の２つの数に対して実行された演算の結果に
なる。
１）番目のセル、またはランクｎのセルは、次に詳細に
説明される演算子１０の２つの作動モードを選択して制
御するためにセレクション・セル１１６として使用され
る。Ｎ−１ビットを搭載する第１作動モードに於いて、
ｎ＋ｍ＝Ｎ−１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１
５，Ｓ１４，…Ｓ０が２つの出力レジスター５，６のビ
ットのユニオンから構成する数は、ｎ＋ｍ＝Ｎ−１ビッ
ト、Ａ３２，Ａ３１，…Ａ１７，Ａ１５，Ａ１４，…Ａ
０がｎビット入力レジスター１のビットとｍビット入力
レジスター３のビットのユニオンから構成する数と、ｎ
＋ｍ＝Ｎ−１ビット、Ｂ３２，Ｂ３１，…Ｂ１７，Ｂ１
５，Ｂ１４，…Ｂ０がｎビット入力レジスター２のビッ
トとｍビット入力レジスター４のビットのユニオンから
構成する数に対して実行された演算の結果である。その
ランクがセレクション・セル１１６に対応するビットＳ
１６を除いたＮビットの結果のビットから構成するＮ−
１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１５，Ｓ１４，
…Ｓ０の数は、そこで、各々そのランクがセレクション
・セル１１６に対応するビットＡ１６，Ｂ１６を除いた
Ｎビットのオペランドの１つのビットから構成するＮ−
１ビット、Ａ３２，Ａ３１，…Ａ１７，Ａ１５，Ａ１
４，…Ａ０とＢ３２，Ｂ３１，…Ｂ１７，Ｂ１５，Ｂ１
４，…Ｂ０の２つの数に対して実行された演算の結果に
なる。
【００３１】ｎとｍビットを搭載する第２作動モードに
於いて、ｎビット出力レジスター５のビットとｍビット
出力レジスター６のビットから各々構成する２つの数Ｓ
１５，Ｓ１４，…Ｓ０とＳ３２，Ｓ３１，…Ｓ１７は、
各々２つのｎビット入力レジスター１，２の１つのビッ
トから構成する、各々２つの数Ａ１５，Ａ１４，…Ａ０
とＢ１５，Ｂ１４，…Ｂ０と、各々２つのｍビット入力
レジスター３，４の１つのビットから構成する２つの数
Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ１７
に対してパラレルに実行された２つの演算の結果であ
る。そのランクがセレクション・セル１１６より低いＮ
ビットの結果のビットと且つそのランクがセレクション
・セル１１６より高いＮビットの結果のビットから各々
構成する２つの数Ｓ１５，Ｓ１４，…Ｓ０とＳ３２，Ｓ
３１，…Ｓ１７は、そこで、各々そのランクがセレクシ
ョン・セル１１６より低いＮビットのオペランドのビッ
トから構成される各々２つのｎビットの数Ａ１５，Ａ１
４，…Ａ０；Ｂ１５，Ｂ１４，…Ｂ０と、各々そのラン
クがセレクション・セル１１６より高いＮビットのオペ
ランドの１つのビットから構成する２つのｍビットの数
Ａ３２，Ａ３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７
に対してパラレルに実行された２つの演算の結果にな
る。
於いて、ｎビット出力レジスター５のビットとｍビット
出力レジスター６のビットから各々構成する２つの数Ｓ
１５，Ｓ１４，…Ｓ０とＳ３２，Ｓ３１，…Ｓ１７は、
各々２つのｎビット入力レジスター１，２の１つのビッ
トから構成する、各々２つの数Ａ１５，Ａ１４，…Ａ０
とＢ１５，Ｂ１４，…Ｂ０と、各々２つのｍビット入力
レジスター３，４の１つのビットから構成する２つの数
Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ１７
に対してパラレルに実行された２つの演算の結果であ
る。そのランクがセレクション・セル１１６より低いＮ
ビットの結果のビットと且つそのランクがセレクション
・セル１１６より高いＮビットの結果のビットから各々
構成する２つの数Ｓ１５，Ｓ１４，…Ｓ０とＳ３２，Ｓ
３１，…Ｓ１７は、そこで、各々そのランクがセレクシ
ョン・セル１１６より低いＮビットのオペランドのビッ
トから構成される各々２つのｎビットの数Ａ１５，Ａ１
４，…Ａ０；Ｂ１５，Ｂ１４，…Ｂ０と、各々そのラン
クがセレクション・セル１１６より高いＮビットのオペ
ランドの１つのビットから構成する２つのｍビットの数
Ａ３２，Ａ３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７
に対してパラレルに実行された２つの演算の結果にな
る。
【００３２】演算子１０が加算を実行するために、セレ
クション・セル１１６以外のプレコンデショニング回路
１１のセル１００〜１１５，１１７〜１３２の各々は、
そのロジック・コンビネーションｐｉ，ｇｉがｐｉ＝Ａ
ｉ∧Ｂｉになり、ｇｉ＝Ａｉ．Ｂｉになるように制御さ
れる。これは、これらのセル１００〜１１５，１１７〜
１３２の各々に対してＮＰ０＝ＮＰ３＝ＮＧ０＝ＮＧ１
＝ＮＧ２＝０とＮＰ１＝ＮＰ２＝ＮＧ３＝１（関係式１
と２）を実施し求められる。これらの条件のもとで、演
算子１０の第１作動モードはその第１ロジック・コンビ
ネーションｐ１６が１に等しく且つその第２ロジック・
コンビネーションｇ１６が０に等しくなるようにセレク
ション・セル１１６を制御して選択され、なおかつ、演
算子１０の第２作動モードはそのロジック・コンビネー
ションｐ１６，ｇ１６が０に等しくなるようにセレクシ
ョン・セル１１６を制御して選択される。
クション・セル１１６以外のプレコンデショニング回路
１１のセル１００〜１１５，１１７〜１３２の各々は、
そのロジック・コンビネーションｐｉ，ｇｉがｐｉ＝Ａ
ｉ∧Ｂｉになり、ｇｉ＝Ａｉ．Ｂｉになるように制御さ
れる。これは、これらのセル１００〜１１５，１１７〜
１３２の各々に対してＮＰ０＝ＮＰ３＝ＮＧ０＝ＮＧ１
＝ＮＧ２＝０とＮＰ１＝ＮＰ２＝ＮＧ３＝１（関係式１
と２）を実施し求められる。これらの条件のもとで、演
算子１０の第１作動モードはその第１ロジック・コンビ
ネーションｐ１６が１に等しく且つその第２ロジック・
コンビネーションｇ１６が０に等しくなるようにセレク
ション・セル１１６を制御して選択され、なおかつ、演
算子１０の第２作動モードはそのロジック・コンビネー
ションｐ１６，ｇ１６が０に等しくなるようにセレクシ
ョン・セル１１６を制御して選択される。
【００３３】２つの作動モード間の選択は、例えば、第
１モードのセレクション・セル１１６に対してＮＰ０＝
ＮＰ１＝ＮＰ２＝ＮＰ３＝１とＮＧ０＝ＮＧ１＝ＮＧ２
＝ＮＧ３＝０を、または第２モードのセレクション・セ
ル１１６に対してＮＰ０＝ＮＰ１＝ＮＰ２＝ＮＰ３＝０
とＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０の何れかを実施
して実行されることができる。
１モードのセレクション・セル１１６に対してＮＰ０＝
ＮＰ１＝ＮＰ２＝ＮＰ３＝１とＮＧ０＝ＮＧ１＝ＮＧ２
＝ＮＧ３＝０を、または第２モードのセレクション・セ
ル１１６に対してＮＰ０＝ＮＰ１＝ＮＰ２＝ＮＰ３＝０
とＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０の何れかを実施
して実行されることができる。
【００３４】しかし、演算子１０が加算を実行する時
に、ｐ１６＝Ａ１６∧Ｂ１６（ＮＰ０＝ＮＰ３＝０，Ｎ
Ｐ１＝ＮＰ２＝１）且つｇ１６＝Ａ１６．Ｂ１６（ＮＧ
０＝ＮＧ１＝ＮＧ２＝０，ＮＧ３＝１）になるようにセ
レクション・セル１１６を制御することが更に望まれ
る。演算子１０の第１作動モードは反転値をＮビットの
オペランドの２つのビットＡ１６，Ｂ１６に相互に指定
して選択され、なおかつ、演算子１０の第２作動モード
はゼロの値をＮビットのオペランドの２つのビットＡ１
６，Ｂ１６に指定して選択される。これは、同じ２進制
御信号ＮＰ０〜ＮＰ３，ＮＧ０〜ＮＧ３をプレコンデシ
ョニング回路１１のＮ個のセルにアドレス指定すること
を可能にする。第２作動モードに於いて、Ｎビットの結
果のビットＳ１６の値は２つのｎビットの数Ａ１５，Ａ
１４，…Ａ０とＢ１５，Ｂ１４，…Ｂ０に対して実行さ
れた加算の出力キャリーと解釈され、なおかつ、出力キ
ャリー・ビットＣ３２＝Ｃｏｕｔの値は２つのｍビット
の数Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ
１７に対して実行された加算の出力キャリーと解釈され
る。キャリー・ゼネレーター１２にアドレス指定された
入力キャリー・ビットＣｉｎは、第１作動モードのＮ−
１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１５，Ｓ１４，
…Ｓ０の結果に対して、または第２作動モードの出力レ
ジスター５に送られたｎビットＳ１５，Ｓ１４，…Ｓ０
の結果の何れかに対して、追加されたキャリーを示して
いる。第２入力キャリー・ビットＣ２をｍビット入力レ
ジスター３，４に存在する２つの数Ａ３２，Ａ３１，…
Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７に対して実行された
加算に更に追加することに依って、演算子１０がその第
２作動モードが加算を実行するために、この第２入力キ
ャリー・ビットＣ２と等しい値が２つのビットＡ１６と
Ｂ１６に指定される。
に、ｐ１６＝Ａ１６∧Ｂ１６（ＮＰ０＝ＮＰ３＝０，Ｎ
Ｐ１＝ＮＰ２＝１）且つｇ１６＝Ａ１６．Ｂ１６（ＮＧ
０＝ＮＧ１＝ＮＧ２＝０，ＮＧ３＝１）になるようにセ
レクション・セル１１６を制御することが更に望まれ
る。演算子１０の第１作動モードは反転値をＮビットの
オペランドの２つのビットＡ１６，Ｂ１６に相互に指定
して選択され、なおかつ、演算子１０の第２作動モード
はゼロの値をＮビットのオペランドの２つのビットＡ１
６，Ｂ１６に指定して選択される。これは、同じ２進制
御信号ＮＰ０〜ＮＰ３，ＮＧ０〜ＮＧ３をプレコンデシ
ョニング回路１１のＮ個のセルにアドレス指定すること
を可能にする。第２作動モードに於いて、Ｎビットの結
果のビットＳ１６の値は２つのｎビットの数Ａ１５，Ａ
１４，…Ａ０とＢ１５，Ｂ１４，…Ｂ０に対して実行さ
れた加算の出力キャリーと解釈され、なおかつ、出力キ
ャリー・ビットＣ３２＝Ｃｏｕｔの値は２つのｍビット
の数Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ
１７に対して実行された加算の出力キャリーと解釈され
る。キャリー・ゼネレーター１２にアドレス指定された
入力キャリー・ビットＣｉｎは、第１作動モードのＮ−
１ビットＳ３２，Ｓ３１，…Ｓ１７，Ｓ１５，Ｓ１４，
…Ｓ０の結果に対して、または第２作動モードの出力レ
ジスター５に送られたｎビットＳ１５，Ｓ１４，…Ｓ０
の結果の何れかに対して、追加されたキャリーを示して
いる。第２入力キャリー・ビットＣ２をｍビット入力レ
ジスター３，４に存在する２つの数Ａ３２，Ａ３１，…
Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７に対して実行された
加算に更に追加することに依って、演算子１０がその第
２作動モードが加算を実行するために、この第２入力キ
ャリー・ビットＣ２と等しい値が２つのビットＡ１６と
Ｂ１６に指定される。
【００３５】演算子１０が（タイプＡ−Ｂの）減算を実
行するために、セレクション・セル１１６以外のプレコ
ンデショニング回路１１のセル１００〜１１５，１１７
〜１３２の各々は、そのロジック・コンビネーションｐ
ｉ，ｇｉがｐｉ＝Ａｉ∧ＮＢｉとｇｉ＝Ａｉ．Ｂｉにな
るように制御される。これは、そのセル１００〜１１
５，１１７〜１３２の各々に対してＮＰ１＝ＮＰ２＝Ｎ
Ｇ０＝ＮＧ１＝ＮＧ３＝０とＮＰ０＝ＮＰ３＝ＮＧ２＝
１（関係式１と２）を実施して求められる。これらの条
件のもとで、演算子１０の第１作動モードはその第１ロ
ジック・コンビネーションｐ１６が１に等しくなり且つ
その第２ロジック・コンビネーションｇｉが０に等しく
なるようにセレクション・セル１１６を制御し且つ入力
キャリー・ビットＣｉｎを１にセットして選択され、な
おかつ、演算子１０の第２作動モードはその第１ロジッ
ク・コンビネーションｐ１６が０に等しくなり且つその
第２ロジック・コンビネーションｇ１６が１に等しくな
り、Ｃｉｎが１にセットされたままの状態になるよう
に、セレクション・セル１１６を制御して選択される。
行するために、セレクション・セル１１６以外のプレコ
ンデショニング回路１１のセル１００〜１１５，１１７
〜１３２の各々は、そのロジック・コンビネーションｐ
ｉ，ｇｉがｐｉ＝Ａｉ∧ＮＢｉとｇｉ＝Ａｉ．Ｂｉにな
るように制御される。これは、そのセル１００〜１１
５，１１７〜１３２の各々に対してＮＰ１＝ＮＰ２＝Ｎ
Ｇ０＝ＮＧ１＝ＮＧ３＝０とＮＰ０＝ＮＰ３＝ＮＧ２＝
１（関係式１と２）を実施して求められる。これらの条
件のもとで、演算子１０の第１作動モードはその第１ロ
ジック・コンビネーションｐ１６が１に等しくなり且つ
その第２ロジック・コンビネーションｇｉが０に等しく
なるようにセレクション・セル１１６を制御し且つ入力
キャリー・ビットＣｉｎを１にセットして選択され、な
おかつ、演算子１０の第２作動モードはその第１ロジッ
ク・コンビネーションｐ１６が０に等しくなり且つその
第２ロジック・コンビネーションｇ１６が１に等しくな
り、Ｃｉｎが１にセットされたままの状態になるよう
に、セレクション・セル１１６を制御して選択される。
【００３６】２つの作動モード間の選択は、例えば、第
１モードのセレクション・セル１１６に対してＮＰ０＝
ＮＰ１＝ＮＰ２＝ＮＰ３＝１とＮＧ０＝ＮＧ１＝ＮＧ２
＝ＮＧ３＝０、または第２モードのセレクション・セル
１１６に対してＮＰ０＝ＮＰ１＝ＮＰ２＝ＮＰ３＝０と
ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝１の何れかを実施し
て実行されることができる。
１モードのセレクション・セル１１６に対してＮＰ０＝
ＮＰ１＝ＮＰ２＝ＮＰ３＝１とＮＧ０＝ＮＧ１＝ＮＧ２
＝ＮＧ３＝０、または第２モードのセレクション・セル
１１６に対してＮＰ０＝ＮＰ１＝ＮＰ２＝ＮＰ３＝０と
ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝１の何れかを実施し
て実行されることができる。
【００３７】しかし、加算のケースのように、演算子１
０が減算を実行する時に、セレクション・セル１１６
は、プレコンデショニング回路１１の他のセル１００〜
１１５，１１７〜１３２にアドレス指定されたものと同
じ２進制御信号ＮＰ０〜ＮＰ３，ＮＧ０〜ＮＧ３を受信
することが一般的に好まれる。演算子１０の第１作動モ
ードはそこで同じ値をＮビットのオペランド２つのビッ
トＡ１６とＢ１６に指定して選択され、なおかつ、演算
子１０の第２作動モードは値１と０を各々Ｎビットのオ
ペランドの２つのビットＡ１６とＢ１６に指定して選択
される。第２作動モードに於いて、Ｎビットの結果のビ
ットＳ１６の値はそこで２つのｎビットの数Ａ１５，Ａ
１４，…Ａ０とＢ１５，Ｂ１４，…Ｂ０の間に実行され
た減算の出力キャリーと解釈され、なおかつ、出力キャ
リー・ビットＣ３２＝Ｃｏｕｔの値は２つのｍビットの
数Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ１
７の間に実行された減算の出力キャリーと解釈される。
０が減算を実行する時に、セレクション・セル１１６
は、プレコンデショニング回路１１の他のセル１００〜
１１５，１１７〜１３２にアドレス指定されたものと同
じ２進制御信号ＮＰ０〜ＮＰ３，ＮＧ０〜ＮＧ３を受信
することが一般的に好まれる。演算子１０の第１作動モ
ードはそこで同じ値をＮビットのオペランド２つのビッ
トＡ１６とＢ１６に指定して選択され、なおかつ、演算
子１０の第２作動モードは値１と０を各々Ｎビットのオ
ペランドの２つのビットＡ１６とＢ１６に指定して選択
される。第２作動モードに於いて、Ｎビットの結果のビ
ットＳ１６の値はそこで２つのｎビットの数Ａ１５，Ａ
１４，…Ａ０とＢ１５，Ｂ１４，…Ｂ０の間に実行され
た減算の出力キャリーと解釈され、なおかつ、出力キャ
リー・ビットＣ３２＝Ｃｏｕｔの値は２つのｍビットの
数Ａ３２，Ａ３１，…Ａ１７とＢ３２，Ｂ３１，…Ｂ１
７の間に実行された減算の出力キャリーと解釈される。
【００３８】その第２作動モードに於いて、演算子１０
は、それが入力レジスター１，２に存在するｎビットの
数とｍビット入力レジスター３，４に存在するｍビット
の数に対して異なる演算を実行するように更に制御され
ることができる。従って、演算子１０は、その第２作動
モードに於いて、ｎビット入力レジスター１，２に存在
する２つの数Ａ１５，Ａ１４，…Ａ０；Ｂ１５，Ｂ１
４，…Ｂ０の間で加算を且つｍビット入力レジスター
３，４に存在する２つの数Ａ３２，Ａ３１，…Ａ１７；
Ｂ３２，Ｂ３１，…Ｂ１７の間で減算を実行するために
制御されることができる。そこで、プレコンデショニン
グ回路１１のセル１００〜１１５はそれらのロジック・
コンビネーションｐｉ，ｇｉがｐｉ＝Ａｉ∧Ｂｉ且つｇ
ｉ＝Ａｉ．Ｂｉ（ＮＰ０＝ＮＰ３＝ＮＧ０＝ＮＧ１＝Ｎ
Ｇ２＝０，ＮＰ１＝ＮＰ２＝ＮＧ３＝１）になるように
制御され、プレコンデショニング回路１１のセル１１７
〜１３２はそれらのロジック・コンビネーションｐｉ，
ｇｉがｐｉ＝Ａｉ∧ＮＢｉ且つｇｉ＝Ａｉ．ＮＢｉ（Ｎ
Ｐ０＝ＮＰ３＝ＮＧ２＝１，ＮＰ１＝ＮＰ２＝ＮＧ０＝
ＮＧ１＝ＮＧ３＝０）になるように制御され、なおか
つ、セレクション・セル１１６はその第１ロジック・コ
ンビネーションｐ１６がゼロに等しくなり（例えばＮＧ
０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０）且つその第２ロジッ
ク・コンビネーションｇ１６が１に等しくなる（例えば
ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０になる）ように制
御される。
は、それが入力レジスター１，２に存在するｎビットの
数とｍビット入力レジスター３，４に存在するｍビット
の数に対して異なる演算を実行するように更に制御され
ることができる。従って、演算子１０は、その第２作動
モードに於いて、ｎビット入力レジスター１，２に存在
する２つの数Ａ１５，Ａ１４，…Ａ０；Ｂ１５，Ｂ１
４，…Ｂ０の間で加算を且つｍビット入力レジスター
３，４に存在する２つの数Ａ３２，Ａ３１，…Ａ１７；
Ｂ３２，Ｂ３１，…Ｂ１７の間で減算を実行するために
制御されることができる。そこで、プレコンデショニン
グ回路１１のセル１００〜１１５はそれらのロジック・
コンビネーションｐｉ，ｇｉがｐｉ＝Ａｉ∧Ｂｉ且つｇ
ｉ＝Ａｉ．Ｂｉ（ＮＰ０＝ＮＰ３＝ＮＧ０＝ＮＧ１＝Ｎ
Ｇ２＝０，ＮＰ１＝ＮＰ２＝ＮＧ３＝１）になるように
制御され、プレコンデショニング回路１１のセル１１７
〜１３２はそれらのロジック・コンビネーションｐｉ，
ｇｉがｐｉ＝Ａｉ∧ＮＢｉ且つｇｉ＝Ａｉ．ＮＢｉ（Ｎ
Ｐ０＝ＮＰ３＝ＮＧ２＝１，ＮＰ１＝ＮＰ２＝ＮＧ０＝
ＮＧ１＝ＮＧ３＝０）になるように制御され、なおか
つ、セレクション・セル１１６はその第１ロジック・コ
ンビネーションｐ１６がゼロに等しくなり（例えばＮＧ
０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０）且つその第２ロジッ
ク・コンビネーションｇ１６が１に等しくなる（例えば
ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ３＝０になる）ように制
御される。
【００３９】同様に、演算子１０は、その第２作動モー
ドに於いて、ｎビット入力レジスター１，２に存在する
２つの数Ａ１５，Ａ１４，…Ａ０；Ｂ１５，Ｂ１４，…
Ｂ０の間で減算を且つｍビット入力レジスター３，４に
存在する２つの数Ａ３２，Ａ３１，…Ａ１７；Ｂ３２，
Ｂ３１，…Ｂ１７の間で加算を実行するために制御され
ることができる。そこで、プレコンデショニング回路１
１のセル１００〜１１５はそれらのロジック・コンビネ
ーションｐｉ，ｇｉがｐｉ＝Ａｉ∧ＮＢｉ且つｇｉ＝Ａ
ｉ．ＮＢｉ（ＮＰ０＝ＮＰ３＝ＮＧ２＝１，ＮＰ１＝Ｎ
Ｐ２＝ＮＧ０＝ＮＧ１＝ＮＧ３＝０）になり且つ入力キ
ャリー・ビットＣｉｎを１にセットして制御され、プレ
コンデショニング回路１１のセル１１７〜１３２はそれ
らのロジック・コンビネーションｐ１７〜ｐ３２がｐｉ
＝Ａｉ∧Ｂｉ且つｇｉ＝Ａｉ．Ｂｉ（ＮＰ０＝ＮＰ３＝
ＮＧ０＝ＮＧ１＝ＮＧ２＝０，ＮＰ１＝ＮＰ２＝ＮＧ３
＝１）になるように制御され、なおかつ、セレクション
・セル１１６はそのロジック・コンビネーションｐ１
６，ｇ１６が０に等しくなるように（例えばＮＰ０＝Ｎ
Ｐ１＝ＮＰ２＝ＮＰ３＝ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ
３＝０）制御される。
ドに於いて、ｎビット入力レジスター１，２に存在する
２つの数Ａ１５，Ａ１４，…Ａ０；Ｂ１５，Ｂ１４，…
Ｂ０の間で減算を且つｍビット入力レジスター３，４に
存在する２つの数Ａ３２，Ａ３１，…Ａ１７；Ｂ３２，
Ｂ３１，…Ｂ１７の間で加算を実行するために制御され
ることができる。そこで、プレコンデショニング回路１
１のセル１００〜１１５はそれらのロジック・コンビネ
ーションｐｉ，ｇｉがｐｉ＝Ａｉ∧ＮＢｉ且つｇｉ＝Ａ
ｉ．ＮＢｉ（ＮＰ０＝ＮＰ３＝ＮＧ２＝１，ＮＰ１＝Ｎ
Ｐ２＝ＮＧ０＝ＮＧ１＝ＮＧ３＝０）になり且つ入力キ
ャリー・ビットＣｉｎを１にセットして制御され、プレ
コンデショニング回路１１のセル１１７〜１３２はそれ
らのロジック・コンビネーションｐ１７〜ｐ３２がｐｉ
＝Ａｉ∧Ｂｉ且つｇｉ＝Ａｉ．Ｂｉ（ＮＰ０＝ＮＰ３＝
ＮＧ０＝ＮＧ１＝ＮＧ２＝０，ＮＰ１＝ＮＰ２＝ＮＧ３
＝１）になるように制御され、なおかつ、セレクション
・セル１１６はそのロジック・コンビネーションｐ１
６，ｇ１６が０に等しくなるように（例えばＮＰ０＝Ｎ
Ｐ１＝ＮＰ２＝ＮＰ３＝ＮＧ０＝ＮＧ１＝ＮＧ２＝ＮＧ
３＝０）制御される。
【００４０】演算子１０は、同様に、第１のＮビットの
オペランドＡ３２，Ａ３１，…Ａ０の個々のビットと第
２のＮビットのオペランドＢ３２，Ｂ３１，…Ｂ０の対
応する個々のビットの間で論理演算を実行するために制
御されることができる。演算装置はそこで算術と論理演
算装置（ＡＬＵ）を構成していることになる。これを行
うために、プレコンデショニング回路１１のＮ個のセル
１００〜１３２は、それらの第２ロジック・コンビネー
ションｇ０〜ｇ３２が、Ｃｉｎも指定される、予め設定
された値に全て等しくなるように制御される。
オペランドＡ３２，Ａ３１，…Ａ０の個々のビットと第
２のＮビットのオペランドＢ３２，Ｂ３１，…Ｂ０の対
応する個々のビットの間で論理演算を実行するために制
御されることができる。演算装置はそこで算術と論理演
算装置（ＡＬＵ）を構成していることになる。これを行
うために、プレコンデショニング回路１１のＮ個のセル
１００〜１３２は、それらの第２ロジック・コンビネー
ションｇ０〜ｇ３２が、Ｃｉｎも指定される、予め設定
された値に全て等しくなるように制御される。
【００４１】例えば、演算子１０はＮビットのオペラン
ドの対応するビットの間で次に示す論理演算を実行する
ことができる、すなわち、 −ＡＮＤ（１６と異なるｉの場合にＳｉ＝Ａｉ．Ｂ
ｉ），ここでｇｉ＝ｇ１６＝Ｃｉｎ＝０（ＮＧ０＝ＮＧ
１＝ＮＧ２＝ＮＧ３＝０），ｐｉ＝Ａｉ．Ｂｉ（ＮＰ０
＝ＮＰ１＝ＮＰ２＝０，ＮＰ３＝１）およびｐ１６は重
要でない、 −ＯＲ（１６と異なるｉの場合にＳｉ＝Ａｉ＋Ｂｉ），
ここでｇｉ＝ｇ１６＝Ｃｉｎ＝１（ＮＧ０＝ＮＧ１＝Ｎ
Ｇ２＝ＮＧ３＝１），ｐｉ＝ＮＡｉ．ＮＢｉ（ＮＰ０＝
１，ＮＰ１＝ＮＰ２＝ＮＰ３＝０）およびｐ１６は重要
でない、および −排他的ＯＲ（１６と異なるｉの場合にＳｉ＝Ａｉ∧Ｂ
ｉ）ここでｇｉ＝ｇ１６＝Ｃｉｎ＝０（ＮＧ０＝ＮＧ１
＝ＮＧ２＝ＮＧ３＝０），ｐｉ＝Ａｉ∧Ｂｉ（ＮＰ０＝
ＮＰ３＝０，ＮＰ１＝ＮＰ２＝１）およびｐ１６は重要
でない。
ドの対応するビットの間で次に示す論理演算を実行する
ことができる、すなわち、 −ＡＮＤ（１６と異なるｉの場合にＳｉ＝Ａｉ．Ｂ
ｉ），ここでｇｉ＝ｇ１６＝Ｃｉｎ＝０（ＮＧ０＝ＮＧ
１＝ＮＧ２＝ＮＧ３＝０），ｐｉ＝Ａｉ．Ｂｉ（ＮＰ０
＝ＮＰ１＝ＮＰ２＝０，ＮＰ３＝１）およびｐ１６は重
要でない、 −ＯＲ（１６と異なるｉの場合にＳｉ＝Ａｉ＋Ｂｉ），
ここでｇｉ＝ｇ１６＝Ｃｉｎ＝１（ＮＧ０＝ＮＧ１＝Ｎ
Ｇ２＝ＮＧ３＝１），ｐｉ＝ＮＡｉ．ＮＢｉ（ＮＰ０＝
１，ＮＰ１＝ＮＰ２＝ＮＰ３＝０）およびｐ１６は重要
でない、および −排他的ＯＲ（１６と異なるｉの場合にＳｉ＝Ａｉ∧Ｂ
ｉ）ここでｇｉ＝ｇ１６＝Ｃｉｎ＝０（ＮＧ０＝ＮＧ１
＝ＮＧ２＝ＮＧ３＝０），ｐｉ＝Ａｉ∧Ｂｉ（ＮＰ０＝
ＮＰ３＝０，ＮＰ１＝ＮＰ２＝１）およびｐ１６は重要
でない。
【００４２】
【発明の効果】本発明は好ましい図示されている実施態
様を引用して説明されてきたが、この例は制限があるも
のでなく且つ多種多様な変形が本発明の範囲を逸脱せず
にそこに実施されることが理解される。従って、本発明
は、３２−ビットの演算、またはｎ＝ｍ＝１６−ビット
の２つのパラレルな演算の何れかを実行できるＮ＝３３
ビットのＡＬＵの好まれるケースに於いて説明されてき
たが、本発明は、任意の奇数Ｎとｎ＝ｍ＝（Ｎ−１）／
２、またはＮ，ｎ，ｍ全てが任意の数の場合でも、Ｎ＝
ｎ＋１＋ｍであるならば、適用されることもできる。
様を引用して説明されてきたが、この例は制限があるも
のでなく且つ多種多様な変形が本発明の範囲を逸脱せず
にそこに実施されることが理解される。従って、本発明
は、３２−ビットの演算、またはｎ＝ｍ＝１６−ビット
の２つのパラレルな演算の何れかを実行できるＮ＝３３
ビットのＡＬＵの好まれるケースに於いて説明されてき
たが、本発明は、任意の奇数Ｎとｎ＝ｍ＝（Ｎ−１）／
２、またはＮ，ｎ，ｍ全てが任意の数の場合でも、Ｎ＝
ｎ＋１＋ｍであるならば、適用されることもできる。
【図１】本発明にかかる演算装置のブロック図である。
【図２】図１に記載されているプレコンデショニング回
路のセルの電気回路図である。
路のセルの電気回路図である。
１…ｎビット入力レジスター ２…ｎビット入力レジスター ３…ｍビット入力レジスター ４…ｍビット入力レジスター ５…ｎビット出力レジスター ６…ｍビット出力レジスター １０…演算子 １１…プレコンデショニング回路 １２…キャリー・ゼネレーター １３…合計回路 １１６…セレクション・セル
Claims (14)
- 【請求項１】 ２つのＮビットのオペランド（Ａ３２，
Ａ３１，…Ａ０；Ｂ３２，Ｂ３１，…Ｂ０）を入力して
Ｎビットの結果（Ｓ３２，Ｓ３１，…Ｓ０）を生成する
ために適応される演算子（１０）を用いて数値計算を実
行し、前記演算子（１０）は、プレコンデショニング回
路（１１）と、キャリー・ゼネレーター（１２）と、カ
スケードにマウントされている合計回路（１３）を搭載
しており、前記プレコンデショニング回路（１１）がパ
ラレルにマウントされているＮ個のセル（１００〜１３
２）を搭載しており、これらＮ個のセルの各々が２つの
Ｎビットのオペランドの類似するランク（Ａ０，Ｂ０〜
Ａ３２，Ｂ３２）の２つのビットを入力し且つ類似する
ランクのこれらの２つのビットの第１と第２のロジック
・コンビネーション（ｐ０，ｇ０〜ｐ３２，ｇ３２）を
生成し、そこにおいて、キャリー・ゼネレーター（１
２）がロジック・コンビネーションを前記プレコンデシ
ョニング回路と入力キャリー・ビット（Ｃｉｎ）から入
力し且つＮ個のキャリー・ビット（Ｃ０〜Ｃ３２）を計
算し、なおかつ、合計回路（１３）がパラレルにマウン
トされているＮ個の要素加算器（２００〜２３２）を搭
載しており、これらＮ個の要素加算器の各々が第１ロジ
ック・コンビネーション（ｐ０〜ｐ３２）の１つを前記
プレコンデショニング回路の対応するセルから且つキャ
リー・ビット（Ｃｉｎ，Ｃ０〜Ｃ３１）の１つをキャリ
ー・ゼネレーターから入力し且つ排他的ＯＲ論理演算を
この第１ロジック・コンビネーション（ｐ０〜ｐ３２）
とこのキャリー・ビット（Ｃｉｎ，Ｃ０〜Ｃ３１）の間
で実行することによりＮビットの結果のビット（Ｓ０〜
Ｓ３２）の１つを生成しており、 そこにおいて、プレコンデショニング回路（１１）のＮ
個のセルの１つはセレクション・セル（１１６）として
演算子（１０）の２つの作動モード、すなわち、そのラ
ンクがセレクション・セル（１１６）と対応するビット
（Ｓ１６）を除いたＮビットの結果のビットから構成す
るＮ−１ビット（Ｓ３２，Ｓ３１，…Ｓ１７，Ｓ１５，
Ｓ１４，…Ｓ０）の数が各々そのランクがセレクション
・セル（１１６）と対応するビット（Ａ１６，Ｂ１６）
を除いたＮビットのオペランドの１つのビットから構成
するＮ−１ビット（Ａ３２，Ａ３１，…Ａ１７，Ａ１
５，Ａ１４，…Ａ０；Ｂ３２，Ｂ３１，…Ｂ１７，Ｂ１
５，Ｂ１４，…Ｂ０）の２つの数に対して実行された演
算の結果である第１作動モードと、そのランクがセレク
ション・セル（１１６）より低いＮビットの結果のビッ
トとそのランクがセレクション・セル（１１６）より高
いＮビットの結果のビットから各々構成する２つの数
（Ｓ１５，Ｓ１４，…Ｓ０；Ｓ３２，Ｓ３１，…Ｓ１
７）が各々２つの数（Ａ１５，Ａ１４，…Ａ０；Ｂ１
５，Ｂ１４，…Ｂ０）に対してパラレルに実行された２
つの演算の結果である第２作動モードを選択して制御す
るために使用されていて、各々がそのランクがセレクシ
ョン・セル（１１６）より低いＮビットのオペランドの
１つのビットから構成され、なおかつ、２つの数（Ａ３
２，Ａ３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７）に
於いて各々がそのランクがセレクション・セル（１１
６）より高いＮビットのオペランドの１つのビットから
構成される数値計数を実行するプロセス。 - 【請求項２】 Ｎが奇数で且つセレクション・セル（１
１６）がプレコンデショニング回路（１１）のランク
（Ｎ−１）／２のセルである請求項１に記載の数値計数
を実行するプロセス。 - 【請求項３】 Ｎ＝３３である請求項２に記載の数値計
数を実行するプロセス。 - 【請求項４】 演算子（１０）が加算を実行するため
に、セレクション・セル（１１６）以外のプレコンデシ
ョニング回路（１１）のセル（１００〜１１５；１１７
〜１３２）の少なくとも各々はその第１ロジック・コン
ビネーション（ｐ０〜ｐ１５；ｐ１７〜ｐ３２）が２つ
のＮビットのオペランドの対応するランク（Ａ０，Ｂ０
〜Ａ１５，Ｂ１５；Ａ１７，Ｂ１７〜Ａ３２，Ｂ３２）
の２つのビット間の排他的ＯＲ論理演算から求められ且
つその第２ロジック・コンビネーション（ｇ０〜ｇ１
５；ｇ１７〜ｇ３２）が２つのＮビットのオペランドの
対応するランク（Ａ０，Ｂ０〜Ａ１５，Ｂ１５；Ａ１
７，Ｂ１７〜Ａ３２，Ｂ３２）の２つのビット間のＡＮ
Ｄ論理演算から求められるように制御され、演算子（１
０）の第１作動モードはその第１ロジック・コンビネー
ション（ｐ１６）が１に等しく且つその第２ロジック・
コンビネーション（ｇ１６）が０と等しくなるようにセ
レクション・セル（１１６）を制御して選択され、なお
かつ、演算子（１０）の第２作動モードはそのロジック
・コンビネーション（ｐ１６，Ｇ１６）が０に等しくな
るようにセレクション・セル（１１６）を制御して選択
される請求項１〜３の１つの項目に記載の数値計数を実
行するプロセス。 - 【請求項５】 演算子（１０）が加算を実行するため
に、セレクション・セル（１１６）はその第１ロジック
・コンビネーション（ｐ１６）が２つのＮビットのオペ
ランドの対応するランク（Ａ１６，Ｂ１６）の２つのビ
ット間で排他的ＯＲ論理演算から求められ且つその第２
ロジック・コンビネーション（ｇ１６）は２つのＮビッ
トのオペランドの対応するランク（Ａ１６，Ｂ１６）の
２つのビット間でＡＮＤ論理演算から求められるように
更に制御され、演算子（１０）の第１作動モードは反転
値をセレクション・セル（１１６）と同じランクをもつ
Ｎビットのオペランドの２つのビット（Ａ１６，Ｂ１
６）に相互に指定して選択され、なおかつ、演算子（１
０）の第２作動モードはゼロの値をセレクション・セル
（１１６）と同じランクをもつＮビットのオペランドの
２つのビット（Ａ１６，Ｂ１６）に指定して選択される
請求項４に記載の数値計数を実行するプロセス。 - 【請求項６】 演算子（１０）が加算をその第２作動モ
ードに於いて第２入力キャリー・ビット（Ｃ２）を各々
そのランクがセレクション・セル（１１６）より高いＮ
ビットのオペランドの１つのビットから構成する２つの
数（Ａ３２，Ａ３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ
１７）に対して実行された加算に追加することによって
実行するために、第２入力キャリー・ビット（Ｃ２）と
等しい値がセレクション・セル（１１６）と同じランク
をもつＮビットのオペランドの２つのビット（Ａ１６，
Ｂ１６）に指定される請求項５に記載の数値計数を実行
するプロセス。 - 【請求項７】 演算子（１０）が減算を実行するため
に、セレクション・セル（１１６）以外のプレコンデシ
ョニング回路（１１）のセル（１００〜１１５；１１７
〜１３２）の少なくとも各々はその第１ロジック・コン
ビネーション（ｐ０〜ｐ１５；ｐ１７〜ｐ３２）が第１
のＮビットのオペランドの対応するランク（Ａ０〜Ａ１
５；Ａ１７〜Ａ３２）のビットと第２のＮビットのオペ
ランドの対応するランク（Ｂ０〜Ｂ１５；Ｂ１７〜Ｂ３
２）のビットの反転値の間の排他的ＯＲ論理演算から求
められ且つその第２ロジック・コンビネーション（ｇ０
〜ｇ１５；ｇ１７〜ｇ３２）が第１のＮビットのオペラ
ンドの対応するランク（Ａ０〜Ａ１５；Ａ１７〜Ａ３
２）のビットと第２のＮビットのオペランドの対応する
ランク（Ｂ０〜Ｂ１５；Ｂ１７〜Ｂ３２）のビットの反
転値の間のＡＮＤ論理演算から求められるように制御さ
れ、演算子（１０）の第１作動モードはその第１ロジッ
ク・コンビネーション（ｐ１６）が１に等しく且つその
第２ロジック・コンビネーション（ｇ１６）が０と等し
くなるようにセレクション・セル（１１６）を制御し且
つ入力キャリー・ビット（Ｃｉｎ）を１にセットして選
択され、なおかつ、演算子（１０）の第２作動モードは
そのロジック・コンビネーション（ｐ１６）が０に等し
く且つその第２ロジック・コンビネーション（ｇ１６）
が１に等しく、入力キャリー・ビット（Ｃｉｎ）が１に
セットされたままの状態を保つようにセレクション・セ
ル（１１６）を制御して選択される請求項１〜６の１つ
の項目に記載の数値計数を実行するプロセス。 - 【請求項８】 演算子（１０）が減算を実行するため
に、セレクション・セル（１１６）はその第１ロジック
・コンビネーション（ｐ１６）が第１のＮビットのオペ
ランドの対応するランク（Ａ１６）のビットと第２のＮ
ビットのオペランドの対応するランク（Ｂ１６）のビッ
トの反転値の間で排他的ＯＲ論理演算から求められ且つ
その第２ロジック・コンビネーション（ｇ１６）が第１
のＮビットのオペランドの対応するランク（Ａ１６）の
ビットと第２のＮビットのオペランドの対応するランク
（Ｂ１６）のビットの反転値の間でＡＮＤ論理演算から
求められるように更に制御され、演算子（１０）の第１
作動モードは同じ値をセレクション・セル（１１６）と
同じランクをもつＮビットのオペランドの２つのビット
（Ａ１６，Ｂ１６）に指定して選択され、なおかつ、演
算子（１０）の第２作動モードは値１と０を各々セレク
ション・セル（１１６）と同じランクをもつＮビットの
オペランドの２つのビット（Ａ１６，Ｂ１６）に指定し
て選択される請求項７に記載の数値計算を実行するプロ
セス。 - 【請求項９】 演算子（１０）が、その第２作動モード
に於いて、各々そのランクがセレクション・セル（１１
６）より低いＮビットのオペランドの１つのビットから
構成する２つの数（Ａ１５，Ａ１４，…Ａ０；Ｂ１５，
Ｂ１４，…Ｂ０）の間で加算を且つ各々そのランクがセ
レクション・セル（１１６）より高いＮビットのオペラ
ンドの１つのビットから構成する２つの数（Ａ３２，Ａ
３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７）の間で減
算を実行するために、そのランクがセレクション・セル
（１１６）より低いプレコンデショニング回路（１１）
のセル（１００〜１１５）の各々はその第１ロジック・
コンビネーション（ｐ０〜ｐ１５）が２つのＮビットの
オペランドの対応するランク（Ａ０，Ｂ０〜Ａ１５，Ｂ
１５）の２つのビット間で排他的ＯＲ論理演算から求め
られ且つその第２ロジック・コンビネーション（ｇ０〜
ｇ１５）が２つのＮビットのオペランドの対応するラン
ク（Ａ０，Ｂ０〜Ａ１５，Ｂ１５）の２つのビット間で
ＡＮＤ論理演算から求められるように制御され、そのラ
ンクがセレクション・セル（１１６）より高いプレコン
デショニング回路（１１）のセル（１１７〜１３２）の
各々はその第１ロジック・コンビネーション（ｐ１７〜
ｐ３２）が第１のＮビットのオペランドの対応するラン
ク（Ａ１７〜Ａ３２）のビットと第２のＮビットのオペ
ランドの対応するランク（Ｂ１７〜Ｂ３２）のビットの
反転値の間で排他的ＯＲ論理演算から求められ且つその
第２ロジック・コンビネーション（ｇ１７〜ｇ３２）は
第１のＮビットのオペランドの対応するランク（Ａ１７
〜Ａ３２）のビットと第２のＮビットのオペランドの対
応するランク（Ｂ１７〜Ｂ３２）のビットの反転値の間
でＡＮＤ論理演算から求められるように制御され、なお
かつ、セレクション・セル（１１６）はその第１ロジッ
ク・コンビネーション（ｐ１６）がゼロに等しく且つそ
の第２ロジック・コンビネーション（ｇ１６）が１に等
しくなるように制御される請求項１〜８の１つの項目に
記載の数値計算を実行するプロセス。 - 【請求項１０】 演算子（１０）が、その第２作動モー
ドに於いて、各々ランクがセレクション・セル（１１
６）より低いＮビットのオペランドの１つのビットから
構成する２つの数（Ａ１５，Ａ１４，…Ａ０；Ｂ１５，
Ｂ１４，…Ｂ０）の間で減算を且つ各々そのランクがセ
レクション・セル（１１６）より高いＮビットのオペラ
ンドの１つのビットから構成する２つの数（Ａ３２，Ａ
３１，…Ａ１７；Ｂ３２，Ｂ３１，…Ｂ１７）の間で加
算を実行するために、そのランクがセレクション・セル
（１１６）より低いプレコンデショニング回路（１１）
のセル（１００〜１１５）の各々はその第１ロジック・
コンビネーション（ｐ０〜ｐ１５）が第１のＮビットの
オペランドの対応するランク（Ａ０〜Ａ１５）のビット
と第２のＮビットのオペランドの対応するランク（Ｂ０
〜Ｂ１５）のビットの反転値の間で排他的ＯＲ論理演算
から求められ且つその第２ロジック・コンビネーション
（ｇ０〜ｇ１５）が第１のＮビットのオペランドの対応
するランク（Ａ０〜Ａ１５）のビットと第２のＮビット
のオペランドの対応するランク（Ｂ０〜Ｂ１５）のビッ
トの反転値の間でＡＮＤ論理演算から求められるように
制御され、そのランクがセレクション・セル（１１６）
より高いプレコンデショニング回路（１１）のセル（１
１７〜１３２）の各々はその第１ロジック・コンビネー
ション（ｐ１７〜ｐ３２）が２つのＮビットのオペラン
ドの対応するランク（Ａ１７，Ｂ１７〜Ａ３２，Ｂ３
２）の２つのビット間の排他的ＯＲ論理演算から求めら
れ且つその第２ロジック・コンビネーション（ｇ１７〜
ｇ３２）はＮビットのオペランドの対応するランク（Ａ
１７，Ｂ１７〜Ａ３２，Ｂ３２）の２つのビット間のＡ
ＮＤ論理演算から求められるように制御され、なおか
つ、セレクション・セル（１１６）はそのロジック・コ
ンビネーション（ｐ１６，ｇ１６）が０に等しくなるよ
うに制御される請求項１〜９の１つの項目に記載の数値
計算を実行するプロセス。 - 【請求項１１】 演算子（１０）が論理演算を第１のＮ
ビットのオペランドの個々のビットと第２のＮビットの
オペランドの個々のビットの間で実行するために、プレ
コンデショニング回路（１１）のセル（１００〜１３
２）はそれらの第２ロジック・コンビネーション（ｇ０
〜ｇ３２）が入力キャリー・ビット（Ｃｉｎ）にも指定
されている予め設定された値に全て等しくなるように制
御され、キャリー・ゼネレーター（１２）に依って生成
されるキャリー・ビット（Ｃ０〜Ｃ３２）はそこで同様
に全てこの予め設定された値をもっている請求項１〜１
０の１つの項目に記載の数値計算を実行するプロセス。 - 【請求項１２】 ２つのＮビットのオペランド（Ａ３
２，Ａ３１，…Ａ０；Ｂ３２，Ｂ３１，…Ｂ０）を入力
してＮビットの結果（Ｓ３２，Ｓ３１，…Ｓ０）を生成
するように適応されている演算子（１０）を搭載してい
て、演算子（１０）は、プレコンデショニング回路（１
１）と、キャリー・ゼネレーター（１２）と、カスケー
ドにマウントされている合計回路（１３）を搭載してい
て、そこでは、プレコンデショニング回路（１１）はパ
ラレルにマウントされているＮ個のセル（１００〜１３
２）を搭載していて、これらのＮ個のセルの各々が２つ
のＮビットのオペランドの類似するランク（Ａ０，Ｂ０
〜Ａ３２，Ｂ３２）の２つのビットを入力し且つ類似す
るランクのこれらの２つのビットの第１と第２のロジッ
ク・コンビネーション（ｐ０，ｇ０〜ｐ３２，ｇ３２）
を生成し、そこでは、キャリー・ゼネレーター（１２）
がロジック・コンビネーションをプレコンデショニング
回路と入力キャリー・ビット（Ｃｉｎ）から入力し且つ
Ｎ個のキャリー・ビット（Ｃ０〜Ｃ３２）を計算し、な
おかつそこでは、合計回路（１３）がパラレルにマウン
トされているＮ個の要素加算器（２００〜２３２）を搭
載していて、これらのＮ個の要素加算器の各々が第１ロ
ジック・コンビネーション（ｐ０〜ｐ３２）の１つをプ
レコンデショニング回路の対応するセルから且つキャリ
ー・ビット（Ｃｉｎ，Ｃ０〜Ｃ３１）の１つをキャリー
・ゼネレーターから入力し且つ排他的ＯＲ論理演算をこ
の第１ロジック・コンビネーション（ｐ０〜ｐ３２）と
このキャリー・ビット（Ｃｉｎ，Ｃ０〜Ｃ３１）の間で
実行することに依ってＮビットの結果のビット（Ｓ０〜
Ｓ３２）の１つを生成しており、 そこでは、ｎとｍはｎ＋１＋ｍ＝Ｎになる整数を指定
し、２つのＮビットのオペランドの第１のｎビット（Ａ
０〜Ａ１５；Ｂ０〜Ｂ１５）が２つのｎビット入力レジ
スター（１，２）を経由してプレコンデショニング回路
（１１）の対応するセル（１００〜１１５）に送られ、
２つのＮビットのオペランドの最後のｍビット（Ａ１７
〜Ａ３２；Ｂ１７〜Ｂ３２）は２つのｍビット入力レジ
スター（３，４）を経由してプレコンデショニング回路
（１１）の対応するセル（１１７〜１３２）に送られ、
Ｎビットの結果の第１のｎビット（Ｓ０〜Ｓ１５）は合
計回路（１３）の対応する要素加算器（２００〜２１
５）に依ってｎビット出力レジスター（５）にアドレス
指定され、Ｎビットの結果の最後のｍビット（Ｓ１７〜
Ｓ３２）は合計回路（１３）の対応する要素加算器（２
１７〜２３２）に依ってｍビット出力レジスター（６）
にアドレス指定され、そこでは、プレコンデショニング
回路（１１）の（ｎ＋１）番目のセルが演算子（１０）
の２つの作動モード、すなわち、２つの出力レジスター
（５，６）のビットのユニオンから構成するｎ＋ｍ＝Ｎ
−１ビット（Ｓ３２，Ｓ３１，…Ｓ１７，Ｓ１５，Ｓ１
４，…Ｓ０）の数が各々ｎビット入力レジスター（１，
２）のビットとｍビット入力レジスター（３，４）のビ
ットのユニオンから構成するｎ＋ｍ＝Ｎ−１ビット（Ａ
３２，Ａ３１，…Ａ１７，Ａ１５，Ａ１４，…Ａ０；Ｂ
３２，Ｂ３１，…Ｂ１７，Ｂ１５，Ｂ１４，…Ｂ０）の
２つの数に対して実行された演算の結果である第１作動
モードと、ｎビット出力レジスター（５）のビットとｍ
ビット出力レジスター（６）のビットから各々構成する
２つの数（Ｓ１５，Ｓ１４，…Ｓ０；Ｓ３２，Ｓ３１，
…Ｓ１７）が各々２つのｎビット入力レジスター（１，
２）の１１ビットから構成する各々２つの数（Ａ１５，
Ａ１４，…Ａ０；Ｂ１５，Ｂ１４，…Ｂ０）と各々２つ
のｍビット入力レジスター（３，４）の１つのビットか
ら構成する２つの数（Ａ３２，Ａ３１，…Ａ１７；Ｂ３
２，Ｂ３１，…Ｂ１７）に対してパラレルに実行された
２つの演算の結果である第２作動モードを、選択して制
御できるセレクション・セル（１１６）である、演算装
置。 - 【請求項１３】 Ｎが奇数で且つｎ＝ｍ＝（Ｎ−１）／
２である請求項１２に記載の演算装置。 - 【請求項１４】 ｎ＝３３である請求項１３に記載の演
算装置。
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