JPS5957343A - 加算回路 - Google Patents
加算回路Info
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- JPS5957343A JPS5957343A JP15400083A JP15400083A JPS5957343A JP S5957343 A JPS5957343 A JP S5957343A JP 15400083 A JP15400083 A JP 15400083A JP 15400083 A JP15400083 A JP 15400083A JP S5957343 A JPS5957343 A JP S5957343A
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- JP
- Japan
- Prior art keywords
- carry
- block
- bit
- adder
- digit
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器等における桁上げに関し、特に
比較的少ないゲート使用惜で桁−しげ伝搬遅延な大きく
低下させる高速桁上げ方式に関する。
比較的少ないゲート使用惜で桁−しげ伝搬遅延な大きく
低下させる高速桁上げ方式に関する。
2つのNビットオペランドケ加算し゛(Nビットの結果
を得ること(しげしば桁1−げ伝搬加1iEと呼ばれる
)はデジタル−プロセッサの基本的な演算である。この
演n?実行するために従来より種々の桁上げ方式が用い
られている。
を得ること(しげしば桁1−げ伝搬加1iEと呼ばれる
)はデジタル−プロセッサの基本的な演算である。この
演n?実行するために従来より種々の桁上げ方式が用い
られている。
桁上げ伝搬加算を簡単に実行するQ(はいわゆるリップ
Az 11アダー(ripple adder )を用
いればよい。リップル・アダーはビット当りのトランジ
スタが比較的少なくてすむが、一般的に比較的低速であ
る。リップル−アダーはこのように他の加算器の能力測
定の基準とし、てしばしげ用いられる様な、基本的では
あるが、それだけに低速なiJn 算器である。
Az 11アダー(ripple adder )を用
いればよい。リップル・アダーはビット当りのトランジ
スタが比較的少なくてすむが、一般的に比較的低速であ
る。リップル−アダーはこのように他の加算器の能力測
定の基準とし、てしばしげ用いられる様な、基本的では
あるが、それだけに低速なiJn 算器である。
第1図は代表的なリップル・アダー・セルを示す図であ
る。第1図において、A(i)及びL((ilは加えら
れる2つのオペランドのそれぞれのビットであk)、C
i口(I) は前段のりツブルーアダー・セルからの
桁−ヒげ入力であり、Cout (i ) はこのリ
ップル・アダー・セルからσ)桁上げ出力であり、また
D(i)はこのリップル・アダー・セルの和である。
る。第1図において、A(i)及びL((ilは加えら
れる2つのオペランドのそれぞれのビットであk)、C
i口(I) は前段のりツブルーアダー・セルからの
桁−ヒげ入力であり、Cout (i ) はこのリ
ップル・アダー・セルからσ)桁上げ出力であり、また
D(i)はこのリップル・アダー・セルの和である。
ある1つのリップル・アダー・セルの桁−ヒげ出力は次
段のリップル・アダー・セルの桁上げ人力とlよる。表
1にPASCAL風の言語で岩かれtこ、Nビット・リ
ップル・アダーの論叩動作ろ・説明するプログラムを示
す。なお、表1のプロゲラムシこおいて「+」は論理和
、[・Jは論理積、[X01jlは排他的論理和を示す
。
段のリップル・アダー・セルの桁上げ人力とlよる。表
1にPASCAL風の言語で岩かれtこ、Nビット・リ
ップル・アダーの論叩動作ろ・説明するプログラムを示
す。なお、表1のプロゲラムシこおいて「+」は論理和
、[・Jは論理積、[X01jlは排他的論理和を示す
。
表 1
For i=+1 to N−I DQ
(3bGINK(i ) == 71−(ト)l−IJ
ji)’−1(1)= A(i)・ Lj(i)P(i
)= Afi) X(月()3(i)Cout(i)=
G(i) −1−(K(i) −C1n(ト)〕二〇i
ロ (1(−1) D(i)二P(i) XORC1n(i)nd ことにより高速化することができる。桁上げ先見加算4
馨実現するtこめに、リップル・アダーqルは、例えば
4つのリップル・アゲ−・セルから成るブロックで構成
されている。4つの高速加算器の各ブロックは、第2図
に示すように、ゲートが1寸加さJlてtdす、このゲ
ートによりにビット(すなわち、o i−tゲー)K(
i)の出力)が全て1′の時、前段のブロックからの4
を丁上げ出力がこのブロックを素通りして次段のブロッ
クに伝搬される。
(3bGINK(i ) == 71−(ト)l−IJ
ji)’−1(1)= A(i)・ Lj(i)P(i
)= Afi) X(月()3(i)Cout(i)=
G(i) −1−(K(i) −C1n(ト)〕二〇i
ロ (1(−1) D(i)二P(i) XORC1n(i)nd ことにより高速化することができる。桁上げ先見加算4
馨実現するtこめに、リップル・アダーqルは、例えば
4つのリップル・アゲ−・セルから成るブロックで構成
されている。4つの高速加算器の各ブロックは、第2図
に示すように、ゲートが1寸加さJlてtdす、このゲ
ートによりにビット(すなわち、o i−tゲー)K(
i)の出力)が全て1′の時、前段のブロックからの4
を丁上げ出力がこのブロックを素通りして次段のブロッ
クに伝搬される。
桁上げ先Fl、 )tu nl器は比較的高速であり、
MO8回路で安価に構成できる。
MO8回路で安価に構成できる。
他の方法ど(7て、1.ILJ:、 )・ランザク/ヨ
ンズ魯オン番エレクトロニックーコンピューターズ(1
、It 、 IE 、 T ra+1sactions
on I(Iec’tronic Compgter
s )Q1960年6月号、第226頁に、メクラ/ス
キー(5klansky )氏により「条件1寸き相に
よる1111 算論理」として発表された条件付き相加
j奉゛器がある。
ンズ魯オン番エレクトロニックーコンピューターズ(1
、It 、 IE 、 T ra+1sactions
on I(Iec’tronic Compgter
s )Q1960年6月号、第226頁に、メクラ/ス
キー(5klansky )氏により「条件1寸き相に
よる1111 算論理」として発表された条件付き相加
j奉゛器がある。
条件付き相加算は非常に高速で動作するのだが、上述の
比較的低速の加算&ヒ較べて非常に多くのロジックな必
要とする。その結果、条件付き相加算はビット当りの1
111I洛が非常に高いものとなってしまう。事実、こ
の方法は広範囲eこは使用されていない。
比較的低速の加算&ヒ較べて非常に多くのロジックな必
要とする。その結果、条件付き相加算はビット当りの1
111I洛が非常に高いものとなってしまう。事実、こ
の方法は広範囲eこは使用されていない。
上記した様に、従来から桁上げ伝搬加算な実行するため
をこ種々の桁−ヒげ方式が使用されている。
をこ種々の桁−ヒげ方式が使用されている。
しかし、これら公知の方式は新世代のコンピュータにと
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高師なものであった。
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高師なものであった。
本発明は」二連の従来方式の欠点な除去し、高速かつ実
現容易な条1’ト付き桁上げ加算用の高速桁上げ方式を
提供することを目的とする。
現容易な条1’ト付き桁上げ加算用の高速桁上げ方式を
提供することを目的とする。
本発明を適用した加算器は中間桁上げ信号を発生するセ
ルの直り(j接続構成となっている。従ってこれら各ビ
ット対の中間桁上げ信号は連続する段を・独立して次々
と伝搬して行(ことができる。従って本発明によれば、
公知例と比較して全加算器の遅延時間を減少させること
ができると共に、回路の複雑さを比較的低(おさえるこ
とができる。
ルの直り(j接続構成となっている。従ってこれら各ビ
ット対の中間桁上げ信号は連続する段を・独立して次々
と伝搬して行(ことができる。従って本発明によれば、
公知例と比較して全加算器の遅延時間を減少させること
ができると共に、回路の複雑さを比較的低(おさえるこ
とができる。
本発明はまた増分器(1ncre…(!旧or)’t”
グラ・イ十すテイ・エンコ一ダにも応用できる。これら
の応用例についても以下で説明場−る。
グラ・イ十すテイ・エンコ一ダにも応用できる。これら
の応用例についても以下で説明場−る。
本発明の高速桁−1二げ方式はセルの種類が比較的少な
くて一4″むので、圧意長のIJII lp器、増分4
又(Jブライオリティ・エンコーダを構成する場8・に
は以下に図示する様に規則的に容易に結合することがで
きる。従・つて本発明によれば、絶対&+iが速い回路
を実現することが出来るとJ(にバイポーラにはM O
S技術のいずれによりLSIを製造した場合でも、設計
上のPM#化を抑えて安価に構成することができる。
くて一4″むので、圧意長のIJII lp器、増分4
又(Jブライオリティ・エンコーダを構成する場8・に
は以下に図示する様に規則的に容易に結合することがで
きる。従・つて本発明によれば、絶対&+iが速い回路
を実現することが出来るとJ(にバイポーラにはM O
S技術のいずれによりLSIを製造した場合でも、設計
上のPM#化を抑えて安価に構成することができる。
以下、図面によって本発明を詳細にAl1明する。
以下では、条件付き桁上げtn+ n:と呼ばれている
桁上げ伝搬art nを実行するために本発明の高速桁
−ヒげ方式を用いた2つの加算器A、Hを開示している
。これら2つの加l′r器A、Bの410成は両方とも
加算器以外にも増分器や〕°ライオ9戸イ・エンコーダ
にも適用できることが後述する説明により理解できるだ
ろう。表2に於て、公知の方式と本発明^・用いた条f
’1i−Fき桁上げ加算器との比較を示した。表2に於
て、加算器の速度は全加算を実行するのに必要なゲート
遅延段数によって示しである。表2に示したデータは3
2ピツト加痒器の場81である。
桁上げ伝搬art nを実行するために本発明の高速桁
−ヒげ方式を用いた2つの加算器A、Hを開示している
。これら2つの加l′r器A、Bの410成は両方とも
加算器以外にも増分器や〕°ライオ9戸イ・エンコーダ
にも適用できることが後述する説明により理解できるだ
ろう。表2に於て、公知の方式と本発明^・用いた条f
’1i−Fき桁上げ加算器との比較を示した。表2に於
て、加算器の速度は全加算を実行するのに必要なゲート
遅延段数によって示しである。表2に示したデータは3
2ピツト加痒器の場81である。
第3A図及び第313図は本発明の第1実施例である条
件+1き桁上げ加算器Aを示す図であり、表3は条件付
き桁−ヒげ加JI器Aに関連する論理式である。第3A
図には3種の異なるセルが示されている。それらはスタ
ート・セル、任意の数(0でも良い)の継続セル、及び
エンド命セルである。
件+1き桁上げ加算器Aを示す図であり、表3は条件付
き桁−ヒげ加JI器Aに関連する論理式である。第3A
図には3種の異なるセルが示されている。それらはスタ
ート・セル、任意の数(0でも良い)の継続セル、及び
エンド命セルである。
5g313図は、9ビツト加算器の場合のセル構成例を
示す図である。この実施例に於て、各ブロックは2〜4
1固の1ビツト・セルを備えている。すなわちブロック
()に2・つのセル、ブロックlに3つのヒル、そして
ブロック2に4つのセルを備えている。例えば、第2ブ
ロツク(j二1)は3つのセルt 111えて1dす、
ビット静号2はスタート・セル、ビット番号3は継^′
売(cbntinue)セル、そしてビット爵号4はエ
ンド・セルである。
示す図である。この実施例に於て、各ブロックは2〜4
1固の1ビツト・セルを備えている。すなわちブロック
()に2・つのセル、ブロックlに3つのヒル、そして
ブロック2に4つのセルを備えている。例えば、第2ブ
ロツク(j二1)は3つのセルt 111えて1dす、
ビット静号2はスタート・セル、ビット番号3は継^′
売(cbntinue)セル、そしてビット爵号4はエ
ンド・セルである。
表 2
す、ブルーアダ 33 20
26桁上げ先−1加誇器
16 24 32
条件14き和加算R’4 14
72 104条1+1−1き+ii、L
げtru14器A 12 28
38条ビトI=tき桁l−げ加算器I
I 8 36
52表 3 今加算器に対して; Cin ブロック((1) = Cin加()−4各ブ
ロックjに対して: Cin (1(f)) = O Cin l (O) : I C0IItブoツク(j) = Cr)1+t 11
(i +n;+x ) 4−(Cout I (i +
nax ) * Cinブロック(j)〕=C1nブロ
ック(j+1 ) ブロックjL/)名ビットiに対して:K(1)” A
(I) + 131+)G(i) = A(i)・1
5(i) P(i) ” A(il X(J)L l5(i)C
ool 0(i)−=fj(i)−) (K(i) *
Cin 0(i) )=C団Q(i−1−1) Coat 1(i)= G(i)+ (K(i) ・C
in El)=Cin l(i+1 ) C1n(i)= Cin 0(1)+(Cin 1(i
) ・Cinブロック(j)〕D(i) 二P(i)X
(月t C4n(i)基本的に、各ブロックに於て(例
えばj=o〜2に於て)2つのリップル桁−ヒげ出力C
out 0(i)及びCout 1(il が発生さ
れる。各ブロックのスターl・・セルに於て桁上げ人力
C1n0及びC1n14t。
26桁上げ先−1加誇器
16 24 32
条件14き和加算R’4 14
72 104条1+1−1き+ii、L
げtru14器A 12 28
38条ビトI=tき桁l−げ加算器I
I 8 36
52表 3 今加算器に対して; Cin ブロック((1) = Cin加()−4各ブ
ロックjに対して: Cin (1(f)) = O Cin l (O) : I C0IItブoツク(j) = Cr)1+t 11
(i +n;+x ) 4−(Cout I (i +
nax ) * Cinブロック(j)〕=C1nブロ
ック(j+1 ) ブロックjL/)名ビットiに対して:K(1)” A
(I) + 131+)G(i) = A(i)・1
5(i) P(i) ” A(il X(J)L l5(i)C
ool 0(i)−=fj(i)−) (K(i) *
Cin 0(i) )=C団Q(i−1−1) Coat 1(i)= G(i)+ (K(i) ・C
in El)=Cin l(i+1 ) C1n(i)= Cin 0(1)+(Cin 1(i
) ・Cinブロック(j)〕D(i) 二P(i)X
(月t C4n(i)基本的に、各ブロックに於て(例
えばj=o〜2に於て)2つのリップル桁−ヒげ出力C
out 0(i)及びCout 1(il が発生さ
れる。各ブロックのスターl・・セルに於て桁上げ人力
C1n0及びC1n14t。
それぞれ0゛°及び1°°と定義されて(・ることに注
意されたい。この2つの桁−ヒげ出力Cout Gま現
在のブロックに入力された桁−ヒげ入力Cinブロック
(j)と結合することにより現在のブロックυ〕桁上げ
出力Cout ブロック(j)(ど発生する。j=O
〜2の全てのブロックでそれらの2つの桁上げの連鎖(
CoutQ −ein O醍びCout l−(:団1
)が同時に次々と伝搬される。ブロック0は最初にその
桁、l二げ出力を発生し、そ(7てブロックlに伝搬す
もその後、桁−Fげが各ブロックを[飛び越す−まため
にはゲート1段分の遅延しか必要ない。よって、条2ト
付き桁上げ加q器Aにおいては、桁−ヒげ伝搬遅延時間
を最小にしtこ場合、ブロックの大きさ、すなわちピッ
+長は、ブロック番号jL/)増加に・つれて等差数同
市(すなわち2.3.4・・・・・・等)に増加するか
ら、全遅延時間はオペランドのピット長の千方根にほぼ
比例して増加する。
意されたい。この2つの桁−ヒげ出力Cout Gま現
在のブロックに入力された桁−ヒげ入力Cinブロック
(j)と結合することにより現在のブロックυ〕桁上げ
出力Cout ブロック(j)(ど発生する。j=O
〜2の全てのブロックでそれらの2つの桁上げの連鎖(
CoutQ −ein O醍びCout l−(:団1
)が同時に次々と伝搬される。ブロック0は最初にその
桁、l二げ出力を発生し、そ(7てブロックlに伝搬す
もその後、桁−Fげが各ブロックを[飛び越す−まため
にはゲート1段分の遅延しか必要ない。よって、条2ト
付き桁上げ加q器Aにおいては、桁−ヒげ伝搬遅延時間
を最小にしtこ場合、ブロックの大きさ、すなわちピッ
+長は、ブロック番号jL/)増加に・つれて等差数同
市(すなわち2.3.4・・・・・・等)に増加するか
ら、全遅延時間はオペランドのピット長の千方根にほぼ
比例して増加する。
従って条件刊ぎ桁、ヒげ加naAは桁上げ先見加算器と
比較して、表2かられかる様にビット当りの素子な17
%増加するりみで25%の性能の向−ヒを得ることがで
きる。同様に、条f’l:イ・1き桁上げ加f¥、器A
+t、1ビット・セルによって構成されており、他の高
速化技術の様な複数ビットにま六二がっているセルを使
用してはいない。このことにより、実現メJ′−?イ易
でか・つチノゾ面積の便用効率が良好である規則なレイ
アウトを持つ集積回路な作ることができろ。
比較して、表2かられかる様にビット当りの素子な17
%増加するりみで25%の性能の向−ヒを得ることがで
きる。同様に、条f’l:イ・1き桁上げ加f¥、器A
+t、1ビット・セルによって構成されており、他の高
速化技術の様な複数ビットにま六二がっているセルを使
用してはいない。このことにより、実現メJ′−?イ易
でか・つチノゾ面積の便用効率が良好である規則なレイ
アウトを持つ集積回路な作ることができろ。
本発明の高速哨−1−げ方式を用いた第2の実施例であ
る、条件付き桁−F、げ加樟器I3な第4南に示し、ま
たその−肋作な示ずI)ASCAIJ虱の言語で書かれ
tこプログラムを表4に示す。表4のプログラムはオペ
ランド長がNビットの場合について示しており、またこ
こで12*本J″け2Jケ表わす。
る、条件付き桁−F、げ加樟器I3な第4南に示し、ま
たその−肋作な示ずI)ASCAIJ虱の言語で書かれ
tこプログラムを表4に示す。表4のプログラムはオペ
ランド長がNビットの場合について示しており、またこ
こで12*本J″け2Jケ表わす。
この実施例の構成は条H:訃jき桁上げ加算器A(第3
A図及び第313図)と勺H以しており、また同様にし
て人力はC団0=1及びC1n1=1と見なされ、桁上
げ出力がそれに従って演算される。
A図及び第313図)と勺H以しており、また同様にし
て人力はC団0=1及びC1n1=1と見なされ、桁上
げ出力がそれに従って演算される。
表 4
For i −0lo (N−1) 110 13[
!+GINOoul O(0,i )−Afil ・
ロfil−(HitOout l (0,i )−A(
if + B(it −K(ilPfil
−Alil X0IL BfilE++d For i −I Lo LO(12N I)(1旧;
fGINW++2*率。
!+GINOoul O(0,i )−Afil ・
ロfil−(HitOout l (0,i )−A(
if + B(it −K(ilPfil
−Alil X0IL BfilE++d For i −I Lo LO(12N I)(1旧;
fGINW++2*率。
For K −Oto (N/W−1)110
口■・1/二HすT、O−K*W Ll −(K” W+W/2 ) [2−(K”W+W) Fori−(l)O)ln(Li−1)11(lF31
’>(lrNOoulO(i、 1)−(inutO(
i −1,1)Oout I (j、 i )−(Io
旧+(i−1,i)1’1rul ト’ori−(I、I)lo(L21)+10旧弓(F
INrlo++IO(4,+ 1− (101110(
H−i、 + )+ L()oul I (H−+、
■)・(’lou l O(i −1,Ll −11)
Oout l (i+ i ) = (In旧0 (j
−1,i N−((inu口(i−1,i )伊rln
+目1 (4−4Li −+ 11■弓++d und flinlol−山n加n器 K −1’、()G2(へ) For i = 01o (N 1 ) 11(I
BIi++3IND+il −Pfil X01t
(1団fit第4図に於て、各スt−ジは各ビットか
ら発生される桁上げ出力Cool O(j 、 i )
%びGout I (j、 l)を、そのビットへの
桁−ヒげ入力がそれぞれ“0”及び”t ”であると仮
定して発生する。但し、”」“はステージ滑号であり“
i″はビット番号であるとする。こυ月」的は、ビット
のブロック全体に対して下r)′lかも与えられる桁上
げ入力がそれぞれ”()″及び”1’であるとして各ビ
ットに対する桁−ヒげ入力な発生ずるだめである。連続
する各ステージはこの機能を実行するとともに、またこ
のブロック用の付テ」二げ出力Cout l及びCou
t Qな発生ずる。
口■・1/二HすT、O−K*W Ll −(K” W+W/2 ) [2−(K”W+W) Fori−(l)O)ln(Li−1)11(lF31
’>(lrNOoulO(i、 1)−(inutO(
i −1,1)Oout I (j、 i )−(Io
旧+(i−1,i)1’1rul ト’ori−(I、I)lo(L21)+10旧弓(F
INrlo++IO(4,+ 1− (101110(
H−i、 + )+ L()oul I (H−+、
■)・(’lou l O(i −1,Ll −11)
Oout l (i+ i ) = (In旧0 (j
−1,i N−((inu口(i−1,i )伊rln
+目1 (4−4Li −+ 11■弓++d und flinlol−山n加n器 K −1’、()G2(へ) For i = 01o (N 1 ) 11(I
BIi++3IND+il −Pfil X01t
(1団fit第4図に於て、各スt−ジは各ビットか
ら発生される桁上げ出力Cool O(j 、 i )
%びGout I (j、 l)を、そのビットへの
桁−ヒげ入力がそれぞれ“0”及び”t ”であると仮
定して発生する。但し、”」“はステージ滑号であり“
i″はビット番号であるとする。こυ月」的は、ビット
のブロック全体に対して下r)′lかも与えられる桁上
げ入力がそれぞれ”()″及び”1’であるとして各ビ
ットに対する桁−ヒげ入力な発生ずるだめである。連続
する各ステージはこの機能を実行するとともに、またこ
のブロック用の付テ」二げ出力Cout l及びCou
t Qな発生ずる。
第4図のステージ4に示される様に、各ビットシこ対し
ての最終的な桁上げ入力(表4のCoutO(k、i)
及びCoutl (k、 i ))が発生された段階で
、加算器に対してJ)桁上げ入力Cin が各ビットに
対する正しい桁」二げ入力(表4のCin (i +
1) )を選択する。そしてこの選択された桁上げ入力
は適切なPピッ) 1”(i)l〜P(7)と排他的論
坤相がとられ最終的な相1’l (0)〜D(7)が発
生されることを示している。
ての最終的な桁上げ入力(表4のCoutO(k、i)
及びCoutl (k、 i ))が発生された段階で
、加算器に対してJ)桁上げ入力Cin が各ビットに
対する正しい桁」二げ入力(表4のCin (i +
1) )を選択する。そしてこの選択された桁上げ入力
は適切なPピッ) 1”(i)l〜P(7)と排他的論
坤相がとられ最終的な相1’l (0)〜D(7)が発
生されることを示している。
第4図から理解できるように、条件付き桁上げ加n:e
!Bと条件付き桁上げ加算器Aとの主要な違いは次の様
である。条件付き桁上げ加げ器Bに於ては、ブロックの
大きさは2の累乗で増IJ++する、すなわち等比故列
的に増加するものであるが、条件付き桁−]二げ加算G
kAのブロックの大きさはF記l−た嵌に等差数り14
的にhm加する。従って条件1・」き桁上げ/Ill
l″藷]3の全連延時間は力10ンされるビット数の2
を底としt:対数に比例する。
!Bと条件付き桁上げ加算器Aとの主要な違いは次の様
である。条件付き桁上げ加げ器Bに於ては、ブロックの
大きさは2の累乗で増IJ++する、すなわち等比故列
的に増加するものであるが、条件付き桁−]二げ加算G
kAのブロックの大きさはF記l−た嵌に等差数り14
的にhm加する。従って条件1・」き桁上げ/Ill
l″藷]3の全連延時間は力10ンされるビット数の2
を底としt:対数に比例する。
条件付き桁十げ加v1¥;:A、+3の桁−ヒげは増分
器やブライオリティ・エンコーダのいずわを4i1J
、bQする場合でも適114するごとができる。増分器
はNビットで表わされる数に1を加える回路で、ル)す
、ブライオリティ・LンコーダはNビット入力中の最優
先(最ヒIi′r)ビットをコード化し、t:出力を発
生ずる(例えば8ピツI・−3ピツト・エンコーダ又は
I Oビット−4ヒ゛ツト・」−ンコーダ)モのテJ+
る。
器やブライオリティ・エンコーダのいずわを4i1J
、bQする場合でも適114するごとができる。増分器
はNビットで表わされる数に1を加える回路で、ル)す
、ブライオリティ・LンコーダはNビット入力中の最優
先(最ヒIi′r)ビットをコード化し、t:出力を発
生ずる(例えば8ピツI・−3ピツト・エンコーダ又は
I Oビット−4ヒ゛ツト・」−ンコーダ)モのテJ+
る。
第5図に条件付き桁」二げ加讐器Bにおける1行上げを
用いた増分器イビ示しまた増分器においてはツノ1日T
における第2の入力+3 +1))−43(7)を使用
しないので、これらをゼロにセットすることができる。
用いた増分器イビ示しまた増分器においてはツノ1日T
における第2の入力+3 +1))−43(7)を使用
しないので、これらをゼロにセットすることができる。
このとき第4図のステージ()で発生されるK 、 G
、 Pは以下の様になる。
、 Pは以下の様になる。
K := A・L3 = 。
q二A、 −1−H= fi。
p 二A XUHI(= A
同様に、増分器?、ikに・fネーブル状態にしておく
」場合には、Cinイ言号を“1 ”にセントすること
ができる。この様にして、第4図に示した条件付き桁上
げ加算器13から増分器としては論理的に冗長なり−ウ
を全−C除去することにより、第5図に示した増分器を
構成4″ることかできる。これと同様の冗1をゲートの
除去方法を用いて、第3A図の条件+jき桁上げ加Q器
Aを基に(すY成した−ものが第6図に示した増分器で
ある。第3A図及び第3B図に示した加115と同様に
、第6図の継続セルは各ブロックに於て心安なだけ何回
でも使用することができる。
」場合には、Cinイ言号を“1 ”にセントすること
ができる。この様にして、第4図に示した条件付き桁上
げ加算器13から増分器としては論理的に冗長なり−ウ
を全−C除去することにより、第5図に示した増分器を
構成4″ることかできる。これと同様の冗1をゲートの
除去方法を用いて、第3A図の条件+jき桁上げ加Q器
Aを基に(すY成した−ものが第6図に示した増分器で
ある。第3A図及び第3B図に示した加115と同様に
、第6図の継続セルは各ブロックに於て心安なだけ何回
でも使用することができる。
第7図は条件付き桁上げ加算器Bの高速術上げ方式を用
いた8ビット−3ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、H(n)〜
1.((71人力は” (1”にセットきれて枯り、桁
上げ信号け1°°にセットされていく)。
いた8ビット−3ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、H(n)〜
1.((71人力は” (1”にセットきれて枯り、桁
上げ信号け1°°にセットされていく)。
この実施列しこh5ては 桁上げ人力は[イネーブル伺
として示されており、本)゛ライオリtイエ/コダ〈ト
イネーブル状態にしてtd(都ff]・反転さJtでい
る。(つまりイネーブル瑞子日、寿1祭にはアースされ
て0゛°が与えられているυ)である)。各出力セルは
3状gMバッファ30を備えて1−30、対応するゲ−
ト40にJニリイネーブルどされる。最初の・1行の論
理素子により、8ビツト入jJ A、 (7)〜A(1
(至)のうち、@ lI+とな・フている1↑乏−を二
r)’f、ビットに対応するバッファ30のみがイネー
ブルされることが保証されている。名出力ヒルの各3状
態バツフア30への入力は各演算子入力のビット゛香号
に対応する適切に2進屯み付けされた信−りと結線され
ている。この様に、各3状態バツフア30は並タリ接続
されtコ3個のバッファでA1q成されてJdす、3ビ
ツト出力の3本のエンコード出力?、′Mを形成(、−
(いる。各3状j忠バツフア3〔)のイネーブル時の出
力の設ノtは、A +01桁は(1,0,0に、 A
(1+桁は0゜0、lに、等々、4・〜(7)1行の1
.1.1に至る迄セットされている。そして各3状態バ
ツフアへの3ピツト入力のうち最十’11’70入力に
対応する8個のバラノア(行桁から1つずつ)の出力は
共通接続されエンコード(())出力を形成し、中間重
み付けされtこ(すなわち重み2)入力に対応する8I
II!ilのバッファ(各桁から1つずつ)は共「出接
続されエンコードm出力を形成し、そして最−L位入力
に対応する811^(υンバソファ(6桁1IJhら1
つずつ)は共通接続されエンコード(2)出力を形1戊
(2ている。そしてこれら3本のエンコード・ラインは
8ビット−3ピツト・エンコーダ磯叱を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を71くず数を供給する。上6己した増分
器と同様にして、各ビットに対してa切な数の3状態バ
ツフアを追加することに加えて、冗長ゲーキ、 ト除麿の技法により、第3八図に示した条注イ」き桁上
げ加算器Aを基に第81を1に示したプライオリティ・
エンコーダを構成することができる。この場合にも、第
8図に示した継続セルは各プワツクに於て必ツ1に応じ
て111■回も使J11できる。
として示されており、本)゛ライオリtイエ/コダ〈ト
イネーブル状態にしてtd(都ff]・反転さJtでい
る。(つまりイネーブル瑞子日、寿1祭にはアースされ
て0゛°が与えられているυ)である)。各出力セルは
3状gMバッファ30を備えて1−30、対応するゲ−
ト40にJニリイネーブルどされる。最初の・1行の論
理素子により、8ビツト入jJ A、 (7)〜A(1
(至)のうち、@ lI+とな・フている1↑乏−を二
r)’f、ビットに対応するバッファ30のみがイネー
ブルされることが保証されている。名出力ヒルの各3状
態バツフア30への入力は各演算子入力のビット゛香号
に対応する適切に2進屯み付けされた信−りと結線され
ている。この様に、各3状態バツフア30は並タリ接続
されtコ3個のバッファでA1q成されてJdす、3ビ
ツト出力の3本のエンコード出力?、′Mを形成(、−
(いる。各3状j忠バツフア3〔)のイネーブル時の出
力の設ノtは、A +01桁は(1,0,0に、 A
(1+桁は0゜0、lに、等々、4・〜(7)1行の1
.1.1に至る迄セットされている。そして各3状態バ
ツフアへの3ピツト入力のうち最十’11’70入力に
対応する8個のバラノア(行桁から1つずつ)の出力は
共通接続されエンコード(())出力を形成し、中間重
み付けされtこ(すなわち重み2)入力に対応する8I
II!ilのバッファ(各桁から1つずつ)は共「出接
続されエンコードm出力を形成し、そして最−L位入力
に対応する811^(υンバソファ(6桁1IJhら1
つずつ)は共通接続されエンコード(2)出力を形1戊
(2ている。そしてこれら3本のエンコード・ラインは
8ビット−3ピツト・エンコーダ磯叱を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を71くず数を供給する。上6己した増分
器と同様にして、各ビットに対してa切な数の3状態バ
ツフアを追加することに加えて、冗長ゲーキ、 ト除麿の技法により、第3八図に示した条注イ」き桁上
げ加算器Aを基に第81を1に示したプライオリティ・
エンコーダを構成することができる。この場合にも、第
8図に示した継続セルは各プワツクに於て必ツ1に応じ
て111■回も使J11できる。
第1図は従来技術に八かるリノグル・アダーの1ビツト
分な示す回路図、第2図は従来技術にかかる桁上げ先見
加算器を示す回路図、第3 A、図は本発明の高速桁上
げ方式?用いたJll+ 3¥器を示す回路図、第31
3図は第3A図の加−く7冊のビット長を拡張1.た場
合の構成を例示するブロック図、第4図は本発明の高速
術−Lげ方式を用いた別の加算器を示す回路図、第5図
及び第6図は本発明の高速桁上げ方式を用いた増分器を
示す回路図、第7図及びm8図は本発明の高速桁上げ方
式を用いだプラ・イオリtイ・エンコーダを示す回路図
である。 A、 13 :オペランド、 1):相、Cin:桁上
げ入力、 Uout : Iq−,1,げ出力出願人
横河・ヒユーレット・バツカート湘゛式会社代理人 弁
理士 長 谷 川 次 男coいも701フ(き
ン FIG 3B FIG 5 FIG 6 FIG 8
分な示す回路図、第2図は従来技術にかかる桁上げ先見
加算器を示す回路図、第3 A、図は本発明の高速桁上
げ方式?用いたJll+ 3¥器を示す回路図、第31
3図は第3A図の加−く7冊のビット長を拡張1.た場
合の構成を例示するブロック図、第4図は本発明の高速
術−Lげ方式を用いた別の加算器を示す回路図、第5図
及び第6図は本発明の高速桁上げ方式を用いた増分器を
示す回路図、第7図及びm8図は本発明の高速桁上げ方
式を用いだプラ・イオリtイ・エンコーダを示す回路図
である。 A、 13 :オペランド、 1):相、Cin:桁上
げ入力、 Uout : Iq−,1,げ出力出願人
横河・ヒユーレット・バツカート湘゛式会社代理人 弁
理士 長 谷 川 次 男coいも701フ(き
ン FIG 3B FIG 5 FIG 6 FIG 8
Claims (1)
- 【特許請求の範囲】 複数ビット・オペランドの演算時に発生する桁上げ信号
を伝搬するムニめの高速桁−ヒげ方式において、 前記膜数ビット・オペランドのビット位置毎に回路ブロ
ックを設け、 前記回路ブロックの各々は、 自回路ブロックに対応する前記複数ビット・オペランド
中のビット及び下位側の回路ブロックからの中間桁トげ
48号を合成して新たな中間桁上げ信号な発生して上1
ヶ側の回路ブロックへ与えるとともに、 前記下f+211−1!+の回路ブロックからの中間桁
上げ信号及びg1工記?Jlビット・オペランドの各ビ
ットに並列に与えられる桁上げ信号とを合成して最終的
な桁上げ信号を発生ずる ことを特徴とする高速桁上げ方式。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41080782A | 1982-08-23 | 1982-08-23 | |
US410807 | 1982-08-23 |
Related Child Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2341187A Division JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
JP2341188A Division JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341185A Division JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341184A Division JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
JP2341186A Division JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5957343A true JPS5957343A (ja) | 1984-04-02 |
JPH0366693B2 JPH0366693B2 (ja) | 1991-10-18 |
Family
ID=23626312
Family Applications (6)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
Family Applications After (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
Country Status (3)
Country | Link |
---|---|
JP (6) | JPS5957343A (ja) |
DE (1) | DE3326388A1 (ja) |
GB (3) | GB2127187B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0275019A (ja) * | 1988-07-29 | 1990-03-14 | Siemens Ag | 桁上げ選択加算器 |
US7727200B2 (en) | 1998-08-17 | 2010-06-01 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Families Citing this family (4)
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JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
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JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
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DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
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JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 |
-
1983
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
Patent Citations (2)
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JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
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US7727200B2 (en) | 1998-08-17 | 2010-06-01 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Also Published As
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GB8330889D0 (en) | 1983-12-29 |
GB2130774B (en) | 1986-02-12 |
GB8330888D0 (en) | 1983-12-29 |
JPH0467213B2 (ja) | 1992-10-27 |
JPH0467211B2 (ja) | 1992-10-27 |
GB2130774A (en) | 1984-06-06 |
JPH03228120A (ja) | 1991-10-09 |
DE3326388A1 (de) | 1984-02-23 |
GB8306208D0 (en) | 1983-04-13 |
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JPH0467212B2 (ja) | 1992-10-27 |
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