JPS5957343A - 加算回路 - Google Patents
加算回路Info
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- JPS5957343A JPS5957343A JP15400083A JP15400083A JPS5957343A JP S5957343 A JPS5957343 A JP S5957343A JP 15400083 A JP15400083 A JP 15400083A JP 15400083 A JP15400083 A JP 15400083A JP S5957343 A JPS5957343 A JP S5957343A
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- Japan
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- block
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器等における桁上げに関し、特に
比較的少ないゲート使用惜で桁−しげ伝搬遅延な大きく
低下させる高速桁上げ方式に関する。
比較的少ないゲート使用惜で桁−しげ伝搬遅延な大きく
低下させる高速桁上げ方式に関する。
２つのＮビットオペランドケ加算し゛（Ｎビットの結果
を得ること（しげしば桁１−げ伝搬加１ｉＥと呼ばれる
）はデジタル−プロセッサの基本的な演算である。この
演ｎ？実行するために従来より種々の桁上げ方式が用い
られている。
を得ること（しげしば桁１−げ伝搬加１ｉＥと呼ばれる
）はデジタル−プロセッサの基本的な演算である。この
演ｎ？実行するために従来より種々の桁上げ方式が用い
られている。
桁上げ伝搬加算を簡単に実行するＱ（はいわゆるリップ
Ａｚ １１アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用
いればよい。リップル・アダーはビット当りのトランジ
スタが比較的少なくてすむが、一般的に比較的低速であ
る。リップル−アダーはこのように他の加算器の能力測
定の基準とし、てしばしげ用いられる様な、基本的では
あるが、それだけに低速なｉＪｎ 算器である。
Ａｚ １１アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用
いればよい。リップル・アダーはビット当りのトランジ
スタが比較的少なくてすむが、一般的に比較的低速であ
る。リップル−アダーはこのように他の加算器の能力測
定の基準とし、てしばしげ用いられる様な、基本的では
あるが、それだけに低速なｉＪｎ 算器である。
第１図は代表的なリップル・アダー・セルを示す図であ
る。第１図において、Ａ（ｉ）及びＬ（（ｉｌは加えら
れる２つのオペランドのそれぞれのビットであｋ）、Ｃ
ｉ口（Ｉ） は前段のりツブルーアダー・セルからの
桁−ヒげ入力であり、Ｃｏｕｔ （ｉ ） はこのリ
ップル・アダー・セルからσ）桁上げ出力であり、また
Ｄ（ｉ）はこのリップル・アダー・セルの和である。
る。第１図において、Ａ（ｉ）及びＬ（（ｉｌは加えら
れる２つのオペランドのそれぞれのビットであｋ）、Ｃ
ｉ口（Ｉ） は前段のりツブルーアダー・セルからの
桁−ヒげ入力であり、Ｃｏｕｔ （ｉ ） はこのリ
ップル・アダー・セルからσ）桁上げ出力であり、また
Ｄ（ｉ）はこのリップル・アダー・セルの和である。
ある１つのリップル・アダー・セルの桁−ヒげ出力は次
段のリップル・アダー・セルの桁上げ人力とｌよる。表
１にＰＡＳＣＡＬ風の言語で岩かれｔこ、Ｎビット・リ
ップル・アダーの論叩動作ろ・説明するプログラムを示
す。なお、表１のプロゲラムシこおいて「＋」は論理和
、［・Ｊは論理積、［Ｘ０１ｊｌは排他的論理和を示す
。
段のリップル・アダー・セルの桁上げ人力とｌよる。表
１にＰＡＳＣＡＬ風の言語で岩かれｔこ、Ｎビット・リ
ップル・アダーの論叩動作ろ・説明するプログラムを示
す。なお、表１のプロゲラムシこおいて「＋」は論理和
、［・Ｊは論理積、［Ｘ０１ｊｌは排他的論理和を示す
。
表 １
Ｆｏｒ ｉ＝＋１ ｔｏ Ｎ−Ｉ ＤＱ
（３ｂＧＩＮＫ（ｉ ） ＝＝ ７１−（ト）ｌ−ＩＪ
ｊｉ）’−１（１）＝ Ａ（ｉ）・ Ｌｊ（ｉ）Ｐ（ｉ
）＝ Ａｆｉ） Ｘ（月（）３（ｉ）Ｃｏｕｔ（ｉ）＝
Ｇ（ｉ） −１−（Ｋ（ｉ） −Ｃ１ｎ（ト）〕二〇ｉ
ロ （１（−１） Ｄ（ｉ）二Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ ことにより高速化することができる。桁上げ先見加算４
馨実現するｔこめに、リップル・アダーｑルは、例えば
４つのリップル・アゲ−・セルから成るブロックで構成
されている。４つの高速加算器の各ブロックは、第２図
に示すように、ゲートが１寸加さＪｌてｔｄす、このゲ
ートによりにビット（すなわち、ｏ ｉ−ｔゲー）Ｋ（
ｉ）の出力）が全て１′の時、前段のブロックからの４
を丁上げ出力がこのブロックを素通りして次段のブロッ
クに伝搬される。
（３ｂＧＩＮＫ（ｉ ） ＝＝ ７１−（ト）ｌ−ＩＪ
ｊｉ）’−１（１）＝ Ａ（ｉ）・ Ｌｊ（ｉ）Ｐ（ｉ
）＝ Ａｆｉ） Ｘ（月（）３（ｉ）Ｃｏｕｔ（ｉ）＝
Ｇ（ｉ） −１−（Ｋ（ｉ） −Ｃ１ｎ（ト）〕二〇ｉ
ロ （１（−１） Ｄ（ｉ）二Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ ことにより高速化することができる。桁上げ先見加算４
馨実現するｔこめに、リップル・アダーｑルは、例えば
４つのリップル・アゲ−・セルから成るブロックで構成
されている。４つの高速加算器の各ブロックは、第２図
に示すように、ゲートが１寸加さＪｌてｔｄす、このゲ
ートによりにビット（すなわち、ｏ ｉ−ｔゲー）Ｋ（
ｉ）の出力）が全て１′の時、前段のブロックからの４
を丁上げ出力がこのブロックを素通りして次段のブロッ
クに伝搬される。
桁上げ先Ｆｌ、 ）ｔｕ ｎｌ器は比較的高速であり、
ＭＯ８回路で安価に構成できる。
ＭＯ８回路で安価に構成できる。
他の方法ど（７て、１．ＩＬＪ：、 ）・ランザク／ヨ
ンズ魯オン番エレクトロニックーコンピューターズ（１
、Ｉｔ 、 ＩＥ 、 Ｔ ｒａ＋１ｓａｃｔｉｏｎｓ
ｏｎ Ｉ（Ｉｅｃ’ｔｒｏｎｉｃ Ｃｏｍｐｇｔｅｒ
ｓ ）Ｑ１９６０年６月号、第２２６頁に、メクラ／ス
キー（５ｋｌａｎｓｋｙ ）氏により「条件１寸き相に
よる１１１１ 算論理」として発表された条件付き相加
ｊ奉゛器がある。
ンズ魯オン番エレクトロニックーコンピューターズ（１
、Ｉｔ 、 ＩＥ 、 Ｔ ｒａ＋１ｓａｃｔｉｏｎｓ
ｏｎ Ｉ（Ｉｅｃ’ｔｒｏｎｉｃ Ｃｏｍｐｇｔｅｒ
ｓ ）Ｑ１９６０年６月号、第２２６頁に、メクラ／ス
キー（５ｋｌａｎｓｋｙ ）氏により「条件１寸き相に
よる１１１１ 算論理」として発表された条件付き相加
ｊ奉゛器がある。
条件付き相加算は非常に高速で動作するのだが、上述の
比較的低速の加算＆ヒ較べて非常に多くのロジックな必
要とする。その結果、条件付き相加算はビット当りの１
１１１Ｉ洛が非常に高いものとなってしまう。事実、こ
の方法は広範囲ｅこは使用されていない。
比較的低速の加算＆ヒ較べて非常に多くのロジックな必
要とする。その結果、条件付き相加算はビット当りの１
１１１Ｉ洛が非常に高いものとなってしまう。事実、こ
の方法は広範囲ｅこは使用されていない。
上記した様に、従来から桁上げ伝搬加算な実行するため
をこ種々の桁−ヒげ方式が使用されている。
をこ種々の桁−ヒげ方式が使用されている。
しかし、これら公知の方式は新世代のコンピュータにと
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高師なものであった。
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高師なものであった。
本発明は」二連の従来方式の欠点な除去し、高速かつ実
現容易な条１’ト付き桁上げ加算用の高速桁上げ方式を
提供することを目的とする。
現容易な条１’ト付き桁上げ加算用の高速桁上げ方式を
提供することを目的とする。
本発明を適用した加算器は中間桁上げ信号を発生するセ
ルの直り（ｊ接続構成となっている。従ってこれら各ビ
ット対の中間桁上げ信号は連続する段を・独立して次々
と伝搬して行（ことができる。従って本発明によれば、
公知例と比較して全加算器の遅延時間を減少させること
ができると共に、回路の複雑さを比較的低（おさえるこ
とができる。
ルの直り（ｊ接続構成となっている。従ってこれら各ビ
ット対の中間桁上げ信号は連続する段を・独立して次々
と伝搬して行（ことができる。従って本発明によれば、
公知例と比較して全加算器の遅延時間を減少させること
ができると共に、回路の複雑さを比較的低（おさえるこ
とができる。
本発明はまた増分器（１ｎｃｒｅ…（！旧ｏｒ）’ｔ”
グラ・イ十すテイ・エンコ一ダにも応用できる。これら
の応用例についても以下で説明場−る。
グラ・イ十すテイ・エンコ一ダにも応用できる。これら
の応用例についても以下で説明場−る。
本発明の高速桁−１二げ方式はセルの種類が比較的少な
くて一４″むので、圧意長のＩＪＩＩ ｌｐ器、増分４
又（Ｊブライオリティ・エンコーダを構成する場８・に
は以下に図示する様に規則的に容易に結合することがで
きる。従・つて本発明によれば、絶対＆＋ｉが速い回路
を実現することが出来るとＪ（にバイポーラにはＭ Ｏ
Ｓ技術のいずれによりＬＳＩを製造した場合でも、設計
上のＰＭ＃化を抑えて安価に構成することができる。
くて一４″むので、圧意長のＩＪＩＩ ｌｐ器、増分４
又（Ｊブライオリティ・エンコーダを構成する場８・に
は以下に図示する様に規則的に容易に結合することがで
きる。従・つて本発明によれば、絶対＆＋ｉが速い回路
を実現することが出来るとＪ（にバイポーラにはＭ Ｏ
Ｓ技術のいずれによりＬＳＩを製造した場合でも、設計
上のＰＭ＃化を抑えて安価に構成することができる。
以下、図面によって本発明を詳細にＡｌ１明する。
以下では、条件付き桁上げｔｎ＋ ｎ：と呼ばれている
桁上げ伝搬ａｒｔ ｎを実行するために本発明の高速桁
−ヒげ方式を用いた２つの加算器Ａ、Ｈを開示している
。これら２つの加ｌ′ｒ器Ａ、Ｂの４１０成は両方とも
加算器以外にも増分器や〕°ライオ９戸イ・エンコーダ
にも適用できることが後述する説明により理解できるだ
ろう。表２に於て、公知の方式と本発明＾・用いた条ｆ
’１ｉ−Ｆき桁上げ加算器との比較を示した。表２に於
て、加算器の速度は全加算を実行するのに必要なゲート
遅延段数によって示しである。表２に示したデータは３
２ピツト加痒器の場８１である。
桁上げ伝搬ａｒｔ ｎを実行するために本発明の高速桁
−ヒげ方式を用いた２つの加算器Ａ、Ｈを開示している
。これら２つの加ｌ′ｒ器Ａ、Ｂの４１０成は両方とも
加算器以外にも増分器や〕°ライオ９戸イ・エンコーダ
にも適用できることが後述する説明により理解できるだ
ろう。表２に於て、公知の方式と本発明＾・用いた条ｆ
’１ｉ−Ｆき桁上げ加算器との比較を示した。表２に於
て、加算器の速度は全加算を実行するのに必要なゲート
遅延段数によって示しである。表２に示したデータは３
２ピツト加痒器の場８１である。
第３Ａ図及び第３１３図は本発明の第１実施例である条
件＋１き桁上げ加算器Ａを示す図であり、表３は条件付
き桁−ヒげ加ＪＩ器Ａに関連する論理式である。第３Ａ
図には３種の異なるセルが示されている。それらはスタ
ート・セル、任意の数（０でも良い）の継続セル、及び
エンド命セルである。
件＋１き桁上げ加算器Ａを示す図であり、表３は条件付
き桁−ヒげ加ＪＩ器Ａに関連する論理式である。第３Ａ
図には３種の異なるセルが示されている。それらはスタ
ート・セル、任意の数（０でも良い）の継続セル、及び
エンド命セルである。
５ｇ３１３図は、９ビツト加算器の場合のセル構成例を
示す図である。この実施例に於て、各ブロックは２〜４
１固の１ビツト・セルを備えている。すなわちブロック
（）に２・つのセル、ブロックｌに３つのヒル、そして
ブロック２に４つのセルを備えている。例えば、第２ブ
ロツク（ｊ二１）は３つのセルｔ １１１えて１ｄす、
ビット静号２はスタート・セル、ビット番号３は継＾′
売（ｃｂｎｔｉｎｕｅ）セル、そしてビット爵号４はエ
ンド・セルである。
示す図である。この実施例に於て、各ブロックは２〜４
１固の１ビツト・セルを備えている。すなわちブロック
（）に２・つのセル、ブロックｌに３つのヒル、そして
ブロック２に４つのセルを備えている。例えば、第２ブ
ロツク（ｊ二１）は３つのセルｔ １１１えて１ｄす、
ビット静号２はスタート・セル、ビット番号３は継＾′
売（ｃｂｎｔｉｎｕｅ）セル、そしてビット爵号４はエ
ンド・セルである。
表 ２
す、ブルーアダ ３３ ２０
２６桁上げ先−１加誇器
１６ ２４ ３２
条件１４き和加算Ｒ’４ １４
７２ １０４条１＋１−１き＋ｉｉ、Ｌ
げｔｒｕ１４器Ａ １２ ２８
３８条ビトＩ＝ｔき桁ｌ−げ加算器Ｉ
Ｉ ８ ３６
５２表 ３ 今加算器に対して； Ｃｉｎ ブロック（（１） ＝ Ｃｉｎ加（）−４各ブ
ロックｊに対して： Ｃｉｎ （１（ｆ）） ＝ Ｏ Ｃｉｎ ｌ （Ｏ） ： Ｉ Ｃ０ＩＩｔブｏツク（ｊ） ＝ Ｃｒ）１＋ｔ １１
（ｉ ＋ｎ；＋ｘ ） ４−（Ｃｏｕｔ Ｉ （ｉ ＋
ｎａｘ ） ＊ Ｃｉｎブロック（ｊ）〕＝Ｃ１ｎブロ
ック（ｊ＋１ ） ブロックｊＬ／）名ビットｉに対して：Ｋ（１）” Ａ
（Ｉ） ＋ １３１＋）Ｇ（ｉ） ＝ Ａ（ｉ）・１
５（ｉ） Ｐ（ｉ） ” Ａ（ｉｌ Ｘ（Ｊ）Ｌ ｌ５（ｉ）Ｃ
ｏｏｌ ０（ｉ）−＝ｆｊ（ｉ）−） （Ｋ（ｉ） ＊
Ｃｉｎ ０（ｉ） ）＝Ｃ団Ｑ（ｉ−１−１） Ｃｏａｔ １（ｉ）＝ Ｇ（ｉ）＋ （Ｋ（ｉ） ・Ｃ
ｉｎ Ｅｌ）＝Ｃｉｎ ｌ（ｉ＋１ ） Ｃ１ｎ（ｉ）＝ Ｃｉｎ ０（１）＋（Ｃｉｎ １（ｉ
） ・Ｃｉｎブロック（ｊ）〕Ｄ（ｉ） 二Ｐ（ｉ）Ｘ
（月ｔ Ｃ４ｎ（ｉ）基本的に、各ブロックに於て（例
えばｊ＝ｏ〜２に於て）２つのリップル桁−ヒげ出力Ｃ
ｏｕｔ ０（ｉ）及びＣｏｕｔ １（ｉｌ が発生さ
れる。各ブロックのスターｌ・・セルに於て桁上げ人力
Ｃ１ｎ０及びＣ１ｎ１４ｔ。
２６桁上げ先−１加誇器
１６ ２４ ３２
条件１４き和加算Ｒ’４ １４
７２ １０４条１＋１−１き＋ｉｉ、Ｌ
げｔｒｕ１４器Ａ １２ ２８
３８条ビトＩ＝ｔき桁ｌ−げ加算器Ｉ
Ｉ ８ ３６
５２表 ３ 今加算器に対して； Ｃｉｎ ブロック（（１） ＝ Ｃｉｎ加（）−４各ブ
ロックｊに対して： Ｃｉｎ （１（ｆ）） ＝ Ｏ Ｃｉｎ ｌ （Ｏ） ： Ｉ Ｃ０ＩＩｔブｏツク（ｊ） ＝ Ｃｒ）１＋ｔ １１
（ｉ ＋ｎ；＋ｘ ） ４−（Ｃｏｕｔ Ｉ （ｉ ＋
ｎａｘ ） ＊ Ｃｉｎブロック（ｊ）〕＝Ｃ１ｎブロ
ック（ｊ＋１ ） ブロックｊＬ／）名ビットｉに対して：Ｋ（１）” Ａ
（Ｉ） ＋ １３１＋）Ｇ（ｉ） ＝ Ａ（ｉ）・１
５（ｉ） Ｐ（ｉ） ” Ａ（ｉｌ Ｘ（Ｊ）Ｌ ｌ５（ｉ）Ｃ
ｏｏｌ ０（ｉ）−＝ｆｊ（ｉ）−） （Ｋ（ｉ） ＊
Ｃｉｎ ０（ｉ） ）＝Ｃ団Ｑ（ｉ−１−１） Ｃｏａｔ １（ｉ）＝ Ｇ（ｉ）＋ （Ｋ（ｉ） ・Ｃ
ｉｎ Ｅｌ）＝Ｃｉｎ ｌ（ｉ＋１ ） Ｃ１ｎ（ｉ）＝ Ｃｉｎ ０（１）＋（Ｃｉｎ １（ｉ
） ・Ｃｉｎブロック（ｊ）〕Ｄ（ｉ） 二Ｐ（ｉ）Ｘ
（月ｔ Ｃ４ｎ（ｉ）基本的に、各ブロックに於て（例
えばｊ＝ｏ〜２に於て）２つのリップル桁−ヒげ出力Ｃ
ｏｕｔ ０（ｉ）及びＣｏｕｔ １（ｉｌ が発生さ
れる。各ブロックのスターｌ・・セルに於て桁上げ人力
Ｃ１ｎ０及びＣ１ｎ１４ｔ。
それぞれ０゛°及び１°°と定義されて（・ることに注
意されたい。この２つの桁−ヒげ出力Ｃｏｕｔ Ｇま現
在のブロックに入力された桁−ヒげ入力Ｃｉｎブロック
（ｊ）と結合することにより現在のブロックυ〕桁上げ
出力Ｃｏｕｔ ブロック（ｊ）（ど発生する。ｊ＝Ｏ
〜２の全てのブロックでそれらの２つの桁上げの連鎖（
ＣｏｕｔＱ −ｅｉｎ Ｏ醍びＣｏｕｔ ｌ−（：団１
）が同時に次々と伝搬される。ブロック０は最初にその
桁、ｌ二げ出力を発生し、そ（７てブロックｌに伝搬す
もその後、桁−Ｆげが各ブロックを［飛び越す−まため
にはゲート１段分の遅延しか必要ない。よって、条２ト
付き桁上げ加ｑ器Ａにおいては、桁−ヒげ伝搬遅延時間
を最小にしｔこ場合、ブロックの大きさ、すなわちピッ
＋長は、ブロック番号ｊＬ／）増加に・つれて等差数同
市（すなわち２．３．４・・・・・・等）に増加するか
ら、全遅延時間はオペランドのピット長の千方根にほぼ
比例して増加する。
意されたい。この２つの桁−ヒげ出力Ｃｏｕｔ Ｇま現
在のブロックに入力された桁−ヒげ入力Ｃｉｎブロック
（ｊ）と結合することにより現在のブロックυ〕桁上げ
出力Ｃｏｕｔ ブロック（ｊ）（ど発生する。ｊ＝Ｏ
〜２の全てのブロックでそれらの２つの桁上げの連鎖（
ＣｏｕｔＱ −ｅｉｎ Ｏ醍びＣｏｕｔ ｌ−（：団１
）が同時に次々と伝搬される。ブロック０は最初にその
桁、ｌ二げ出力を発生し、そ（７てブロックｌに伝搬す
もその後、桁−Ｆげが各ブロックを［飛び越す−まため
にはゲート１段分の遅延しか必要ない。よって、条２ト
付き桁上げ加ｑ器Ａにおいては、桁−ヒげ伝搬遅延時間
を最小にしｔこ場合、ブロックの大きさ、すなわちピッ
＋長は、ブロック番号ｊＬ／）増加に・つれて等差数同
市（すなわち２．３．４・・・・・・等）に増加するか
ら、全遅延時間はオペランドのピット長の千方根にほぼ
比例して増加する。
従って条件刊ぎ桁、ヒげ加ｎａＡは桁上げ先見加算器と
比較して、表２かられかる様にビット当りの素子な１７
％増加するりみで２５％の性能の向−ヒを得ることがで
きる。同様に、条ｆ’ｌ：イ・１き桁上げ加ｆ￥、器Ａ
＋ｔ、１ビット・セルによって構成されており、他の高
速化技術の様な複数ビットにま六二がっているセルを使
用してはいない。このことにより、実現メＪ′−？イ易
でか・つチノゾ面積の便用効率が良好である規則なレイ
アウトを持つ集積回路な作ることができろ。
比較して、表２かられかる様にビット当りの素子な１７
％増加するりみで２５％の性能の向−ヒを得ることがで
きる。同様に、条ｆ’ｌ：イ・１き桁上げ加ｆ￥、器Ａ
＋ｔ、１ビット・セルによって構成されており、他の高
速化技術の様な複数ビットにま六二がっているセルを使
用してはいない。このことにより、実現メＪ′−？イ易
でか・つチノゾ面積の便用効率が良好である規則なレイ
アウトを持つ集積回路な作ることができろ。
本発明の高速哨−１−げ方式を用いた第２の実施例であ
る、条件付き桁−Ｆ、げ加樟器Ｉ３な第４南に示し、ま
たその−肋作な示ずＩ）ＡＳＣＡＩＪ虱の言語で書かれ
ｔこプログラムを表４に示す。表４のプログラムはオペ
ランド長がＮビットの場合について示しており、またこ
こで１２＊本Ｊ″け２Ｊケ表わす。
る、条件付き桁−Ｆ、げ加樟器Ｉ３な第４南に示し、ま
たその−肋作な示ずＩ）ＡＳＣＡＩＪ虱の言語で書かれ
ｔこプログラムを表４に示す。表４のプログラムはオペ
ランド長がＮビットの場合について示しており、またこ
こで１２＊本Ｊ″け２Ｊケ表わす。
この実施例の構成は条Ｈ：訃ｊき桁上げ加算器Ａ（第３
Ａ図及び第３１３図）と勺Ｈ以しており、また同様にし
て人力はＣ団０＝１及びＣ１ｎ１＝１と見なされ、桁上
げ出力がそれに従って演算される。
Ａ図及び第３１３図）と勺Ｈ以しており、また同様にし
て人力はＣ団０＝１及びＣ１ｎ１＝１と見なされ、桁上
げ出力がそれに従って演算される。
表 ４
Ｆｏｒ ｉ −０ｌｏ （Ｎ−１） １１０ １３［
！＋ＧＩＮＯｏｕｌ Ｏ（０，ｉ ）−Ａｆｉｌ ・
ロｆｉｌ−（ＨｉｔＯｏｕｔ ｌ （０，ｉ ）−Ａ（
ｉｆ ＋ Ｂ（ｉｔ −Ｋ（ｉｌＰｆｉｌ
−Ａｌｉｌ Ｘ０ＩＬ ＢｆｉｌＥ＋＋ｄ Ｆｏｒ ｉ −Ｉ Ｌｏ ＬＯ（１２Ｎ Ｉ）（１旧；
ｆＧＩＮＷ＋＋２＊率。
！＋ＧＩＮＯｏｕｌ Ｏ（０，ｉ ）−Ａｆｉｌ ・
ロｆｉｌ−（ＨｉｔＯｏｕｔ ｌ （０，ｉ ）−Ａ（
ｉｆ ＋ Ｂ（ｉｔ −Ｋ（ｉｌＰｆｉｌ
−Ａｌｉｌ Ｘ０ＩＬ ＢｆｉｌＥ＋＋ｄ Ｆｏｒ ｉ −Ｉ Ｌｏ ＬＯ（１２Ｎ Ｉ）（１旧；
ｆＧＩＮＷ＋＋２＊率。
Ｆｏｒ Ｋ −Ｏｔｏ （Ｎ／Ｗ−１）１１０
口■・１／二ＨすＴ、Ｏ−Ｋ＊Ｗ Ｌｌ −（Ｋ” Ｗ＋Ｗ／２ ） ［２−（Ｋ”Ｗ＋Ｗ） Ｆｏｒｉ−（ｌ）Ｏ）ｌｎ（Ｌｉ−１）１１（ｌＦ３１
’＞（ｌｒＮＯｏｕｌＯ（ｉ、 １）−（ｉｎｕｔＯ（
ｉ −１，１）Ｏｏｕｔ Ｉ （ｊ、 ｉ ）−（Ｉｏ
旧＋（ｉ−１，ｉ）１’１ｒｕｌ ト’ｏｒｉ−（Ｉ、Ｉ）ｌｏ（Ｌ２１）＋１０旧弓（Ｆ
ＩＮｒｌｏ＋＋ＩＯ（４，＋ １− （１０１１１０（
Ｈ−ｉ、 ＋ ）＋ Ｌ（）ｏｕｌ Ｉ （Ｈ−＋、
■）・（’ｌｏｕ ｌ Ｏ（ｉ −１，Ｌｌ −１１）
Ｏｏｕｔ ｌ （ｉ＋ ｉ ） ＝ （Ｉｎ旧０ （ｊ
−１，ｉ Ｎ−（（ｉｎｕ口（ｉ−１，ｉ ）伊ｒｌｎ
＋目１ （４−４Ｌｉ −＋ １１■弓＋＋ｄ ｕｎｄ ｆｌｉｎｌｏｌ−山ｎ加ｎ器 Ｋ −１’、（）Ｇ２（へ） Ｆｏｒ ｉ ＝ ０１ｏ （Ｎ １ ） １１（Ｉ
ＢＩｉ＋＋３ＩＮＤ＋ｉｌ −Ｐｆｉｌ Ｘ０１ｔ
（１団ｆｉｔ第４図に於て、各スｔ−ジは各ビットか
ら発生される桁上げ出力Ｃｏｏｌ Ｏ（ｊ 、 ｉ ）
％びＧｏｕｔ Ｉ （ｊ、 ｌ）を、そのビットへの
桁−ヒげ入力がそれぞれ“０”及び”ｔ ”であると仮
定して発生する。但し、”」“はステージ滑号であり“
ｉ″はビット番号であるとする。こυ月」的は、ビット
のブロック全体に対して下ｒ）′ｌかも与えられる桁上
げ入力がそれぞれ”（）″及び”１’であるとして各ビ
ットに対する桁−ヒげ入力な発生ずるだめである。連続
する各ステージはこの機能を実行するとともに、またこ
のブロック用の付テ」二げ出力Ｃｏｕｔ ｌ及びＣｏｕ
ｔ Ｑな発生ずる。
口■・１／二ＨすＴ、Ｏ−Ｋ＊Ｗ Ｌｌ −（Ｋ” Ｗ＋Ｗ／２ ） ［２−（Ｋ”Ｗ＋Ｗ） Ｆｏｒｉ−（ｌ）Ｏ）ｌｎ（Ｌｉ−１）１１（ｌＦ３１
’＞（ｌｒＮＯｏｕｌＯ（ｉ、 １）−（ｉｎｕｔＯ（
ｉ −１，１）Ｏｏｕｔ Ｉ （ｊ、 ｉ ）−（Ｉｏ
旧＋（ｉ−１，ｉ）１’１ｒｕｌ ト’ｏｒｉ−（Ｉ、Ｉ）ｌｏ（Ｌ２１）＋１０旧弓（Ｆ
ＩＮｒｌｏ＋＋ＩＯ（４，＋ １− （１０１１１０（
Ｈ−ｉ、 ＋ ）＋ Ｌ（）ｏｕｌ Ｉ （Ｈ−＋、
■）・（’ｌｏｕ ｌ Ｏ（ｉ −１，Ｌｌ −１１）
Ｏｏｕｔ ｌ （ｉ＋ ｉ ） ＝ （Ｉｎ旧０ （ｊ
−１，ｉ Ｎ−（（ｉｎｕ口（ｉ−１，ｉ ）伊ｒｌｎ
＋目１ （４−４Ｌｉ −＋ １１■弓＋＋ｄ ｕｎｄ ｆｌｉｎｌｏｌ−山ｎ加ｎ器 Ｋ −１’、（）Ｇ２（へ） Ｆｏｒ ｉ ＝ ０１ｏ （Ｎ １ ） １１（Ｉ
ＢＩｉ＋＋３ＩＮＤ＋ｉｌ −Ｐｆｉｌ Ｘ０１ｔ
（１団ｆｉｔ第４図に於て、各スｔ−ジは各ビットか
ら発生される桁上げ出力Ｃｏｏｌ Ｏ（ｊ 、 ｉ ）
％びＧｏｕｔ Ｉ （ｊ、 ｌ）を、そのビットへの
桁−ヒげ入力がそれぞれ“０”及び”ｔ ”であると仮
定して発生する。但し、”」“はステージ滑号であり“
ｉ″はビット番号であるとする。こυ月」的は、ビット
のブロック全体に対して下ｒ）′ｌかも与えられる桁上
げ入力がそれぞれ”（）″及び”１’であるとして各ビ
ットに対する桁−ヒげ入力な発生ずるだめである。連続
する各ステージはこの機能を実行するとともに、またこ
のブロック用の付テ」二げ出力Ｃｏｕｔ ｌ及びＣｏｕ
ｔ Ｑな発生ずる。
第４図のステージ４に示される様に、各ビットシこ対し
ての最終的な桁上げ入力（表４のＣｏｕｔＯ（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対してＪ）桁上げ入力Ｃｉｎ が各ビットに
対する正しい桁」二げ入力（表４のＣｉｎ （ｉ ＋
１） ）を選択する。そしてこの選択された桁上げ入力
は適切なＰピッ） １”（ｉ）ｌ〜Ｐ（７）と排他的論
坤相がとられ最終的な相１’ｌ （０）〜Ｄ（７）が発
生されることを示している。
ての最終的な桁上げ入力（表４のＣｏｕｔＯ（ｋ、ｉ）
及びＣｏｕｔｌ （ｋ、 ｉ ））が発生された段階で
、加算器に対してＪ）桁上げ入力Ｃｉｎ が各ビットに
対する正しい桁」二げ入力（表４のＣｉｎ （ｉ ＋
１） ）を選択する。そしてこの選択された桁上げ入力
は適切なＰピッ） １”（ｉ）ｌ〜Ｐ（７）と排他的論
坤相がとられ最終的な相１’ｌ （０）〜Ｄ（７）が発
生されることを示している。
第４図から理解できるように、条件付き桁上げ加ｎ：ｅ
！Ｂと条件付き桁上げ加算器Ａとの主要な違いは次の様
である。条件付き桁上げ加げ器Ｂに於ては、ブロックの
大きさは２の累乗で増ＩＪ＋＋する、すなわち等比故列
的に増加するものであるが、条件付き桁−］二げ加算Ｇ
ｋＡのブロックの大きさはＦ記ｌ−た嵌に等差数り１４
的にｈｍ加する。従って条件１・」き桁上げ／Ｉｌｌ
ｌ″藷］３の全連延時間は力１０ンされるビット数の２
を底としｔ：対数に比例する。
！Ｂと条件付き桁上げ加算器Ａとの主要な違いは次の様
である。条件付き桁上げ加げ器Ｂに於ては、ブロックの
大きさは２の累乗で増ＩＪ＋＋する、すなわち等比故列
的に増加するものであるが、条件付き桁−］二げ加算Ｇ
ｋＡのブロックの大きさはＦ記ｌ−た嵌に等差数り１４
的にｈｍ加する。従って条件１・」き桁上げ／Ｉｌｌ
ｌ″藷］３の全連延時間は力１０ンされるビット数の２
を底としｔ：対数に比例する。
条件付き桁十げ加ｖ１￥；：Ａ、＋３の桁−ヒげは増分
器やブライオリティ・エンコーダのいずわを４ｉ１Ｊ
、ｂＱする場合でも適１１４するごとができる。増分器
はＮビットで表わされる数に１を加える回路で、ル）す
、ブライオリティ・ＬンコーダはＮビット入力中の最優
先（最ヒＩｉ′ｒ）ビットをコード化し、ｔ：出力を発
生ずる（例えば８ピツＩ・−３ピツト・エンコーダ又は
Ｉ Ｏビット−４ヒ゛ツト・」−ンコーダ）モのテＪ＋
る。
器やブライオリティ・エンコーダのいずわを４ｉ１Ｊ
、ｂＱする場合でも適１１４するごとができる。増分器
はＮビットで表わされる数に１を加える回路で、ル）す
、ブライオリティ・ＬンコーダはＮビット入力中の最優
先（最ヒＩｉ′ｒ）ビットをコード化し、ｔ：出力を発
生ずる（例えば８ピツＩ・−３ピツト・エンコーダ又は
Ｉ Ｏビット−４ヒ゛ツト・」−ンコーダ）モのテＪ＋
る。
第５図に条件付き桁」二げ加讐器Ｂにおける１行上げを
用いた増分器イビ示しまた増分器においてはツノ１日Ｔ
における第２の入力＋３ ＋１））−４３（７）を使用
しないので、これらをゼロにセットすることができる。
用いた増分器イビ示しまた増分器においてはツノ１日Ｔ
における第２の入力＋３ ＋１））−４３（７）を使用
しないので、これらをゼロにセットすることができる。
このとき第４図のステージ（）で発生されるＫ 、 Ｇ
、 Ｐは以下の様になる。
、 Ｐは以下の様になる。
Ｋ ：＝ Ａ・Ｌ３ ＝ 。
ｑ二Ａ、 −１−Ｈ＝ ｆｉ。
ｐ 二Ａ ＸＵＨＩ（＝ Ａ
同様に、増分器？、ｉｋに・ｆネーブル状態にしておく
」場合には、Ｃｉｎイ言号を“１ ”にセントすること
ができる。この様にして、第４図に示した条件付き桁上
げ加算器１３から増分器としては論理的に冗長なり−ウ
を全−Ｃ除去することにより、第５図に示した増分器を
構成４″ることかできる。これと同様の冗１をゲートの
除去方法を用いて、第３Ａ図の条件＋ｊき桁上げ加Ｑ器
Ａを基に（すＹ成した−ものが第６図に示した増分器で
ある。第３Ａ図及び第３Ｂ図に示した加１１５と同様に
、第６図の継続セルは各ブロックに於て心安なだけ何回
でも使用することができる。
」場合には、Ｃｉｎイ言号を“１ ”にセントすること
ができる。この様にして、第４図に示した条件付き桁上
げ加算器１３から増分器としては論理的に冗長なり−ウ
を全−Ｃ除去することにより、第５図に示した増分器を
構成４″ることかできる。これと同様の冗１をゲートの
除去方法を用いて、第３Ａ図の条件＋ｊき桁上げ加Ｑ器
Ａを基に（すＹ成した−ものが第６図に示した増分器で
ある。第３Ａ図及び第３Ｂ図に示した加１１５と同様に
、第６図の継続セルは各ブロックに於て心安なだけ何回
でも使用することができる。
第７図は条件付き桁上げ加算器Ｂの高速術上げ方式を用
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｈ（ｎ）〜
１．（（７１人力は” （１”にセットきれて枯り、桁
上げ信号け１°°にセットされていく）。
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｈ（ｎ）〜
１．（（７１人力は” （１”にセットきれて枯り、桁
上げ信号け１°°にセットされていく）。
この実施列しこｈ５ては 桁上げ人力は［イネーブル伺
として示されており、本）゛ライオリｔイエ／コダ〈ト
イネーブル状態にしてｔｄ（都ｆｆ］・反転さＪｔでい
る。（つまりイネーブル瑞子日、寿１祭にはアースされ
て０゛°が与えられているυ）である）。各出力セルは
３状ｇＭバッファ３０を備えて１−３０、対応するゲ−
ト４０にＪニリイネーブルどされる。最初の・１行の論
理素子により、８ビツト入ｊＪ Ａ、 （７）〜Ａ（１
（至）のうち、＠ ｌＩ＋とな・フている１↑乏−を二
ｒ）’ｆ、ビットに対応するバッファ３０のみがイネー
ブルされることが保証されている。名出力ヒルの各３状
態バツフア３０への入力は各演算子入力のビット゛香号
に対応する適切に２進屯み付けされた信−りと結線され
ている。この様に、各３状態バツフア３０は並タリ接続
されｔコ３個のバッファでＡ１ｑ成されてＪｄす、３ビ
ツト出力の３本のエンコード出力？、′Ｍを形成（、−
（いる。各３状ｊ忠バツフア３〔）のイネーブル時の出
力の設ノｔは、Ａ ＋０１桁は（１，０，０に、 Ａ
（１＋桁は０゜０、ｌに、等々、４・〜（７）１行の１
．１．１に至る迄セットされている。そして各３状態バ
ツフアへの３ピツト入力のうち最十’１１’７０入力に
対応する８個のバラノア（行桁から１つずつ）の出力は
共通接続されエンコード（（））出力を形成し、中間重
み付けされｔこ（すなわち重み２）入力に対応する８Ｉ
ＩＩ！ｉｌのバッファ（各桁から１つずつ）は共「出接
続されエンコードｍ出力を形成し、そして最−Ｌ位入力
に対応する８１１＾（υンバソファ（６桁１ＩＪｈら１
つずつ）は共通接続されエンコード（２）出力を形１戊
（２ている。そしてこれら３本のエンコード・ラインは
８ビット−３ピツト・エンコーダ磯叱を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を７１くず数を供給する。上６己した増分
器と同様にして、各ビットに対してａ切な数の３状態バ
ツフアを追加することに加えて、冗長ゲーキ、 ト除麿の技法により、第３八図に示した条注イ」き桁上
げ加算器Ａを基に第８１を１に示したプライオリティ・
エンコーダを構成することができる。この場合にも、第
８図に示した継続セルは各プワツクに於て必ツ１に応じ
て１１１■回も使Ｊ１１できる。
として示されており、本）゛ライオリｔイエ／コダ〈ト
イネーブル状態にしてｔｄ（都ｆｆ］・反転さＪｔでい
る。（つまりイネーブル瑞子日、寿１祭にはアースされ
て０゛°が与えられているυ）である）。各出力セルは
３状ｇＭバッファ３０を備えて１−３０、対応するゲ−
ト４０にＪニリイネーブルどされる。最初の・１行の論
理素子により、８ビツト入ｊＪ Ａ、 （７）〜Ａ（１
（至）のうち、＠ ｌＩ＋とな・フている１↑乏−を二
ｒ）’ｆ、ビットに対応するバッファ３０のみがイネー
ブルされることが保証されている。名出力ヒルの各３状
態バツフア３０への入力は各演算子入力のビット゛香号
に対応する適切に２進屯み付けされた信−りと結線され
ている。この様に、各３状態バツフア３０は並タリ接続
されｔコ３個のバッファでＡ１ｑ成されてＪｄす、３ビ
ツト出力の３本のエンコード出力？、′Ｍを形成（、−
（いる。各３状ｊ忠バツフア３〔）のイネーブル時の出
力の設ノｔは、Ａ ＋０１桁は（１，０，０に、 Ａ
（１＋桁は０゜０、ｌに、等々、４・〜（７）１行の１
．１．１に至る迄セットされている。そして各３状態バ
ツフアへの３ピツト入力のうち最十’１１’７０入力に
対応する８個のバラノア（行桁から１つずつ）の出力は
共通接続されエンコード（（））出力を形成し、中間重
み付けされｔこ（すなわち重み２）入力に対応する８Ｉ
ＩＩ！ｉｌのバッファ（各桁から１つずつ）は共「出接
続されエンコードｍ出力を形成し、そして最−Ｌ位入力
に対応する８１１＾（υンバソファ（６桁１ＩＪｈら１
つずつ）は共通接続されエンコード（２）出力を形１戊
（２ている。そしてこれら３本のエンコード・ラインは
８ビット−３ピツト・エンコーダ磯叱を実行するための
適切に重み付けされた出力を供給し、適切にイネーブル
望の優先順位を７１くず数を供給する。上６己した増分
器と同様にして、各ビットに対してａ切な数の３状態バ
ツフアを追加することに加えて、冗長ゲーキ、 ト除麿の技法により、第３八図に示した条注イ」き桁上
げ加算器Ａを基に第８１を１に示したプライオリティ・
エンコーダを構成することができる。この場合にも、第
８図に示した継続セルは各プワツクに於て必ツ１に応じ
て１１１■回も使Ｊ１１できる。
第１図は従来技術に八かるリノグル・アダーの１ビツト
分な示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３ Ａ、図は本発明の高速桁上
げ方式？用いたＪｌｌ＋ ３￥器を示す回路図、第３１
３図は第３Ａ図の加−く７冊のビット長を拡張１．た場
合の構成を例示するブロック図、第４図は本発明の高速
術−Ｌげ方式を用いた別の加算器を示す回路図、第５図
及び第６図は本発明の高速桁上げ方式を用いた増分器を
示す回路図、第７図及びｍ８図は本発明の高速桁上げ方
式を用いだプラ・イオリｔイ・エンコーダを示す回路図
である。 Ａ、 １３ ：オペランド、 １）：相、Ｃｉｎ：桁上
げ入力、 Ｕｏｕｔ ： Ｉｑ−，１，げ出力出願人
横河・ヒユーレット・バツカート湘゛式会社代理人 弁
理士 長 谷 川 次 男ｃｏいも７０１フ（き
ン ＦＩＧ ３Ｂ ＦＩＧ ５ ＦＩＧ ６ ＦＩＧ ８
分な示す回路図、第２図は従来技術にかかる桁上げ先見
加算器を示す回路図、第３ Ａ、図は本発明の高速桁上
げ方式？用いたＪｌｌ＋ ３￥器を示す回路図、第３１
３図は第３Ａ図の加−く７冊のビット長を拡張１．た場
合の構成を例示するブロック図、第４図は本発明の高速
術−Ｌげ方式を用いた別の加算器を示す回路図、第５図
及び第６図は本発明の高速桁上げ方式を用いた増分器を
示す回路図、第７図及びｍ８図は本発明の高速桁上げ方
式を用いだプラ・イオリｔイ・エンコーダを示す回路図
である。 Ａ、 １３ ：オペランド、 １）：相、Ｃｉｎ：桁上
げ入力、 Ｕｏｕｔ ： Ｉｑ−，１，げ出力出願人
横河・ヒユーレット・バツカート湘゛式会社代理人 弁
理士 長 谷 川 次 男ｃｏいも７０１フ（き
ン ＦＩＧ ３Ｂ ＦＩＧ ５ ＦＩＧ ６ ＦＩＧ ８
Claims (1)
- 【特許請求の範囲】 複数ビット・オペランドの演算時に発生する桁上げ信号
を伝搬するムニめの高速桁−ヒげ方式において、 前記膜数ビット・オペランドのビット位置毎に回路ブロ
ックを設け、 前記回路ブロックの各々は、 自回路ブロックに対応する前記複数ビット・オペランド
中のビット及び下位側の回路ブロックからの中間桁トげ
４８号を合成して新たな中間桁上げ信号な発生して上１
ヶ側の回路ブロックへ与えるとともに、 前記下ｆ＋２１１−１！＋の回路ブロックからの中間桁
上げ信号及びｇ１工記？Ｊｌビット・オペランドの各ビ
ットに並列に与えられる桁上げ信号とを合成して最終的
な桁上げ信号を発生ずる ことを特徴とする高速桁上げ方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41080782A | 1982-08-23 | 1982-08-23 | |
| US410807 | 1982-08-23 |
Related Child Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341187A Division JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341188A Division JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341185A Division JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Division JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341186A Division JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957343A true JPS5957343A (ja) | 1984-04-02 |
| JPH0366693B2 JPH0366693B2 (ja) | 1991-10-18 |
Family
ID=23626312
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
Family Applications After (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
Country Status (3)
| Country | Link |
|---|---|
| JP (6) | JPS5957343A (ja) |
| DE (1) | DE3326388A1 (ja) |
| GB (3) | GB2127187B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| JPH0275019A (ja) * | 1988-07-29 | 1990-03-14 | Siemens Ag | 桁上げ選択加算器 |
| US7727200B2 (en) | 1998-08-17 | 2010-06-01 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | ２入力加算器 |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
Citations (2)
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|---|---|---|---|---|
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
| US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
| DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| GB1143886A (ja) * | 1966-10-13 | |||
| GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
| GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 |
-
1983
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| JPS57111737A (en) * | 1980-11-15 | 1982-07-12 | Itt | Binary metal oxide semiconductor carry-look-ahead parallel adder |
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|---|---|---|---|---|
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| JPH0460252B2 (ja) * | 1985-09-30 | 1992-09-25 | Toshiba Kk | |
| JPH0275019A (ja) * | 1988-07-29 | 1990-03-14 | Siemens Ag | 桁上げ選択加算器 |
| US7727200B2 (en) | 1998-08-17 | 2010-06-01 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Also Published As
| Publication number | Publication date |
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| GB8330888D0 (en) | 1983-12-29 |
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| JPH03228120A (ja) | 1991-10-09 |
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| GB2127187A (en) | 1984-04-04 |
| JPH03229321A (ja) | 1991-10-11 |
| GB2127187B (en) | 1986-03-05 |
| JPH03228122A (ja) | 1991-10-09 |
| JPH03228121A (ja) | 1991-10-09 |
| DE3326388C2 (ja) | 1993-04-01 |
| GB2130771B (en) | 1986-02-12 |
| JPH0450615B2 (ja) | 1992-08-14 |
| JPH0366693B2 (ja) | 1991-10-18 |
| GB2130771A (en) | 1984-06-06 |
| JPH0467212B2 (ja) | 1992-10-27 |
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