JPH01304542A - パリテイ予測回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はディジタル計算機システムのためのエラー検出
に係り、特に高速２通加算器のためのパリティ予測論理
に係る。

Ｂ、従来技術及びその課題 ２進加算器はディジタル計算機システムの重要な構成要
素であり、従ってその速度及び信頼性が計算機システム
設計で大きな関心を集めている。

よく知られているように、２つのオペランドに対する演
算結果の生成という点では、リプル桁上げ加算器よりも
析上げ先見加算器の方が速い。桁上げ先見加算器は様々
な形を取得るが１本発明は高速２進加算器の設計ではな
くて、そのエラー検出のための検査論理に関する。

計算機の使用形態は、過去においては、オフラインのバ
ッチ処理が殆んどであり、ハードウェアの誤動作が検出
されなくてもそれ程の影響はなかった。しかし今日では
、メインフレーム計算機でさえ、オンラインの情報処理
、データ入力及び検索、プロセスの実時間制御等に利用
されている。

これらのアプリケーションでは、計算機の誤動作はでき
るだけ早く検出する必要がある。ところが。

ディジタル計算機の大型化及び複雑化に伴ない、正確な
動作の確認が益々難しくなってきている。

最近の計算機システムは、信頼性を上げるためにエラー
検出機構を組み込んでいる。その代表的なものがパリテ
ィ検査であり、通常はバイト毎に１つのパリティ・ビッ
トを付加している。計算機システムの構成ユニット間で
のデータ転送は標準のフォーマツ１−で行われ１例えば
４バイトのワード単位で転送する場合は、全部で３６ビ
ット（３２データ・ビット＋４パリテイ・ビット）が転
送される。

このようなワードが例えば加算器で操作される時は、パ
リティ・ビットは各バイトから切離され。

別に処理される６２つのワードを加算で組合わして結果
のワードを生成する場合、結果の各バイトに対してパリ
ティ・ビットを生成しなければならない。以前は、この
ようなパリティ・ビットは、加算器から結果ワードが出
力されてから生成されていた。しかし現在では、加算操
作の速度を上げるため、加算操作と並行して結果のパリ
ティ・ビットを予測することが一般に行われている。生
成された予測パリティは結果ワードの実パリティと比較
され、もし不一致であれば、その時発生されるエラー信
号により加算操作が繰返される。再びエラーが検出され
ると、加算器が誤動作したものとみなされる。

加算機は一般に２つの複数ビット・オペランドを使用す
る。オペランドを組合せて演算結果を生成する際にオペ
ランド・ビットが２進加算器によって変換されるので、
演算結果のパリティ・ビットを予測するのは難しい。こ
の問題を解決するため、加算器のエラー検査で一般に使
用されている技術は、２つの同じ加算器を装備して、そ
れらの演算結果をビット単位で比較することにより、エ
ラーが生じていないかどうかを検査するものである。３
つの同じ加算器を用いて、それらの演算結果に対し多数
決をとるものもある。

しかし、上述の技術は何れも欠点がある。まず、同じ加
算器を重複して設けるとコスト高になる。

また、加算器の動作中ずっとパリティ・ビットを保存し
ておくことはできない。これは、同じシステムの他のす
べての区域でパリティ・ビットがずっと保存されている
場合には望ましくない。

従って、加算器の出力に対する正しいパリティを予測す
るためのパリティ予測論理を構築するのが好ましい。

パリティ予測方式は例えば米国特許第３９２５６４７号
明細書及び１９８１年５月刊のＩＢＭＴｅｃｈｎｉｃａ
ｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ第２３巻
、第１２号に掲載Ｋａｌａｎｄｒａ外の文献に記載され
ている。しかし、これらで使用されているパリティ予測
回路はかなり複雑であり、場合によっては加算器自身よ
りも長い遅延が生じることがある。遅延をなくすことは
、特にパイプライン式処理システムでは重要である。パ
リティ予測遅延があると、システム設計者は、システム
を加算器の速度で動作させ且つ加算器の誤動作によるシ
ステム・エラーを解決するための手段を設けるか、又は
パリティ予測回路の遅延を考慮してシステムの動作速度
を下げるかの選択を迫られる。

米国特許第３９１１２６１号明細書は別のパリティ予測
方式を開示しているが、Ｎ段の装置（例えばレジスタ）
のうちのに段（ＫＩＮ）からの情報を用いてパリティを
予測しているので、予測確率は１００％ではない。予測
が外れた時のエラー及び遅延は今日の計算機では許容し
得ないものである。

Ｃ１課題を解決するための手段 本発明に従う２オペランド加算器のためのパリティ予測
回路は少なくとも加算器自身と同程度の速さで動作する
。これは、オペランドの加算結果を表わす和のバイトを
セグメント化することにより達成される。各和バイトは
、所定の連続ビットから成る少なくとも３つのグループ
にセグメント化される。後述の実施例では、第１グルー
プは和バイトの上位２ビットを含み、第２グループは次
の３ビットを含み、第３グループは下位３ビットを含む
。各グループに対して部分パリティ・ビットが生成され
、それらの排他的ＯＲをとることにより、当該和バイト
のためのパリティ・ビットが生成される。パリティは、
オペランド及び該オペランドと共に加算器に供給される
桁上げビットから予測される。従って、外部で生成され
たパリティ入力ビット及び内部桁上げビットを使用する
必要はない。後述の実施例は最小限の論理ゲート（排他
的ＯＲゲート）でパリティ予測を行う。

Ｄ、実施例 本発明を実施し得る代表的な計算機システムの構成を第
２図に示す。このシステムは、それぞれが主記憶装置１
０及びｒ／○資源１４を有する１以上のＣＰＵｌ０を含
む。ＣＰＵｌ０で演算されるオペランドは、アドレス・
バス１５ヘアドレスを出力することによって主記憶装置
１２からデータ・バス１６を介して得られる。米国特許
第３４００３７１号明細書はこのようなシステムの詳細
を開示している。

ＣＰＵｌ０の内部構造の１例を第３図に示す。制御装置
（Ｃ）１８はアドレス・レジスタ（ＡＲ）１９を介して
アドレス・バス１５ヘアドレス情報を出力する。それに
応答して主記憶装置１２から読み出されたプログラム命
令はデータ・バス１６及びデータ・レジスタ（ＤＲ）２
０を介して命令レジスタ（ＩＲ）２１にロードされる。

制御装置１８は命令レジスタ２１にロードされた命令を
解読し、ＣＰＵ動作を制御する同期及び制御信号を発生
する。これらの信号に応答して、主記憶装置１２からオ
ペランドが取出されて、一対のオペランド・レジスタ（
○ＰＡ、０ＰＢ）３０に供給され、ＡＬＵ３２で演算さ
れる。ＡＬＵ３２は演算結果を出力レジスタ３４に供給
する。この演算結果は、主記憶装置１２に書込まれたり
、ＣＰＵｌ０の他の内部レジスタに転送されたりする。

本発明の装置を含むＡＬＵ３２の詳細を第１図に示す。

図示のように、ＡＬＵは、オペランド・レジスタ３０か
ら２つのオペランドＡ及びＢを受取る通常の桁上げ先見
加算器（ＣＬＡ）４０を含む。

各オペランドは、４つの８ビット・バイトへグループ分
けされる３２データ・ビットから成る標準形式で供給さ
れる。ここでは、オペランドＡのバイトをＡ　（０）〜
Ａ（３）で示し、オペランドＢのバイトをＢ（０）〜Ｂ
（３）で示すことにする。

オペランドＡ及びオペランドＢ共に、バイトの重みはＡ
（０）及びＢ（０）が最高であり、以下類に下ってＡ（
３）〜Ｂ（３）が最下位バイトになっている。従って、
バイトＡ　（ｉ）はバイトＡ（ｉ＋１）よりも桁が上で
ある。各オペランドのビットはａｉ又はｂｌで示す。ｉ
はＯから３１までの値をとる正の整数である。バイトの
場合と同じく、ビットの重みもｉが大きくなるにつれて
下がり、ビットｊはビットｉ＋１よりも上位の桁になる
。

ＣＬＡ４０は公知の手順に従って、オペランドと桁上げ
選択回路４２からの桁上げ入力信号Ｃｉｎとを組合せる
。Ｌａｎｇｄｏｎ外の論文“Ｃｏｎｃｕｒｒｅｎｔ　Ｅ
ｒｒｏｒＤｅｃｔｉｏｎ　ｆｏｒ　Ｇｒｏｕｐ　Ｌｏｏ
ｋ−Ａｈｅａｄ　Ｂｉｎａｒｙ　Ａｄｄｒｅｓ”、Ｉ　
Ｂ　Ｍ　　Ｔｅｃｈｎｉｃａｌ　Ｒｅｐｏｒｔ、ＴＲ０
１，１２００，１９６９年８月２６日、はこのような桁
上げ先見加算器の動作を詳しく説明している。桁上げ選
択回路４２も通常のもので、例えば米国特許第３９８６
０１５号明細書に記載の如き回路を使用できる。Ｃｉｎ
は２値信号であり、それが第１の状態にあると、ＣＬＡ
４０の最下位ビット位置に１の桁上げが入力される。

これに対して、Ｃｉｎが反対の第２状態にあると、Ｏの
桁上げが入力される。ＣＬＡ４０はオペランドＡ及びＢ
をＣｉｎ信号と組合せて、演算結果を表わす３２ビット
の和Ｓを生成する。和Ｓは、４つの和バイト５（０）〜
５（３）に区分けされる３２データ・ビット５ｏ＝ｓ３
１を含む。和Ｓのビット及びパイ！−の重みづけはオペ
ランドの場合と同じである。

本実施例におけるＣＬＡ４０は、前述のＬａｎｇｄｏｎ
外の論文に記載されている型の加算器であり、パリティ
回路４４でエラー検出を行うものとする。パリティ回路
４４は和ビットｓＯ〜ｓ３１に応答して各和バイトＳ　
（０）〜５（３）に対するパリティ・ビットを計算する
。パリティ回路４４も通常のものであり、例えば前述の
米国特許明細書に記載の如き回路を使用できる。パリテ
ィ回路４４の出力は排他的ＯＲ（ＸＯＲ）回路４６へ供
給される。ＸＯＲ回路４６には、本発明の回路、すなわ
ちパリティ予、則回路４８の出力も供給される。

パリティ予測回路４８は、加算器４０へ供給される両方
のオペランド及びＣｉｎ信号を受取り、パリティを予測
して、和Ｓの各バイトに対する適切に条件づけられたパ
リティ・ビットを供給する。パリティ予測回路４８の出
力はＸＯＲ回路４６へ送られ、そこでパリティ回路４４
からのパリティ・ビットと比較される。ＸＯＲ回路４６
は、回路４４及び４８の出力が同じかどうかを示す信号
Ｅを出力する。

次に、数式を用いてパリティ予測を説明する。

以下では、次のような表記法及びプール等価式を用いる
。

１８表記法 １）′は反転を表わす。

２）（ａ＋ｂ）はａ及びｂのＯＲを表わす。

３）（ａｂ）はａ及びｂのＡＮＤを表わす。

４）■は排他的ＯＲ（ＸＯＲ）を表わす。

５）Ｔｉはビットｉの桁上げ伝播を表わす。

６）Ｇｉはビットｉの桁上げ生成を表わす。

７）Ｈｉはビットｊの半和を表わす。

８）Ｔｘ−ｙはビットＸからビットｙまでの桁上げ伝播
信号を表わす。

９）Ｇｘ−ｙはピッ１〜Ｘからビットｙまでの桁上げ生
成信号を表わす。

１０）Ｐｃｘ−ｙはビットＸからビットｙまでの桁上げ
のパリティを表わす。

１１）Ｐｓｘ−ｙはビットＸからビットｙまでの和のパ
リティを表わす。

１２）Ｏは最上位ビットを表わす。

■、プール等価式 ％式％ ″桁上げ″は、同じ桁のオペランド・セグメントを組合
せることによって生成され、次の上位桁のオペランド・
セグメントの組合せへ伝播される量のことである。例え
ばＩＩ　ｃｉｎｕは、オペランドＡ及びＢの最下位バイ
トの加算に使用すべく加算器に送られる。次の桁のオペ
ランド・バイトＡ（２）及びＢ（２）の組合せに対する
桁上げ入力は、Ａ　（３）　、　Ｂ　（３）及びＣｉｎ
の和の桁」二げ出力である。

前述のＬａｎｇｄｏｎ外の論文は、桁上げ先見加算器の
ための従来のパリティ予測方式を記載している。

それによれば、加算に対するパリティは次式で与えられ
る。

Ｐｓ＝ＰａのｐｂのＰｃ　　　　（１）上式において、
Ｐｓは和のパリティ、ＰａはオペランドＡのパリティ、
ｐｂはオペランドＢのパリティ、Ｐｃは桁上げのパリテ
ィをそれぞれ表わす。上式を直接実現しようとすると、
加算結果の生成に関してかなりのパリティ予測遅延が生
じる。

成るビットへの桁上げが計算されてしまうと、普通は和
を生成するのに１段分の遅延しか必要としないが、桁」
二げのパリティＰｃを計算するためには、各ピッ１−へ
の桁上げの計算後にＸＯＲ＋−り一を必要とし、従って
演算結果よりもがなり遅れてパリティが生成される。

加算操作に要する実行サイクルの数を減ららすためには
、和のパリティを予測することによってパリティ及び演
算結果が同時に得られるようにするのがよい。

Ｌａｎｇｄｏｎ外の論文では、パリティ予測式の実現は
、今日までずっと踏襲されてきた初期の桁上げ先見アー
キテクチャに基いている。当時の回路技術ではファンイ
ンに制限があったため、オペランド及び和のバイトは２
つの４ビット・グループに分割されていた。各４ビット
・グループの和及び桁上げ出力は、隣接する下位の４ビ
ット・グループからの桁上げ先見の生成によって左右さ
れいた。

Ｌａｎｇｄｏｎ外の論文に見られる従来のパリティ予測
の公式化は、次のステップに従うセグメント化を反映し
ている。

］、和及びオペランドの各バイトを２つの４ビット・グ
ループに分ける。

２．１ｇ接する下位のグループに応じて各グループへの
桁上げを生成する。

３、グループ内部の半和Ｈｉを生成する。

４．グループ内部の伝播信号Ｔ及び生成信号Ｇを生成す
る。

５、次式に従ってグループのパリティを計算する。

Ｐｓ＝Ｐａ＄Ｐｂ■ＧＯ■Ｇ１■Ｇ２の（ＧＯＨＩＨ２
’＋Ｇ　ＩＨ２）■Ｃｉ　ｎ（Ｉ（Ｏ’＋Ｉ（ＩＨ２’
）　　　　　　　　　　　　　　　　　　　　　　　　
（２ａ）６、あるいは次式を使ってもよい。

Ｐｓ＝ＴＯ■Ｔ１■Ｔ２０Ｈ３■（Ｇ　ＯＨＩＨ２’＋
ＧＩＨ２）ｅ（Ｃｉ　ｎＨＯ’＋ｃｉ　ｎＨＩＨ２’）
（２ｂ） 式（２ａ）及び（２ｂ）は何れも４ビットのグループを
仮定しているので、８ビット・バイトに適用するには修
正する必要がある。式（２ａ）の場合は次のようになる
。

Ｐｓ＝Ｐａｌ■Ｐｂｌ■ＧＯΦＧ１■Ｇ２ノ（ＧＯＨＩ
Ｈ２’＋ＧＩＨ２）　ｅＣ４（ＨＯ’＋ＨＩ　Ｈ２’）
■Ｐａ２のＰｂ２■Ｇ４のＧ５のＧ６■（Ｇ４Ｈ５Ｈ６
’＋Ｇ５Ｈ６）のＣ１ｎ（Ｈ４′十Ｈ５Ｈ６′）　　　
　　　　　　　　　　　（３）上式において、Ｐａ　１
．Ｐｂ　１は和バイトの最初の４ビット・グループのパ
リティを表わし、Ｐａ２．Ｐｂ２は第２の４ビット・グ
ループのパリティを表わす。Ｃ４はバイトの上位４ビッ
トへの桁上げである。式（３）を実現するには、バイト
、入力のパリティ及び第３ビットへの桁上げに対して１
３個のＸ、　ＯＲゲートを必要とする。式（２ｂ）を和
バイトのパリティ予測のために修正すると次のようにな
る。

Ｐｓ＝ＴＯ■Ｔ１＄Ｔ２のＨ３の（Ｇ　ＯＨＩＨ２’＋
ＧＩＨ２）　　■　（Ｃ４ＨＯ’＋Ｃ４ＨＩＨ２’）＄
　Ｔ４　＄　Ｔ５　＄　Ｔ６　＄　Ｈ７＄　（Ｇ４Ｈ５
Ｈ６’＋Ｇ５Ｈ６）■（ＣｉｎＨ４’＋Ｃ１ｎＨ５Ｈ６
’）（４）式（４）の場合は、必要なＸＯＲゲートの数
が１１に減っている。

前述のように、加算操作におけるパリティは式（１）で
与えられるが、本発明もこれに基いているので、次に再
記しておく。

Ｐｓ＝Ｐａ　　■Ｐｂ　■Ｐｃ　　　　　　（２，１）
バイト当りのパリティを１ピッ１−にするのであれば、
和の各バイトに対して式（２，１）を実現しなければな
らない。そのため、本発明では和バイトのグループ分け
を行う。。例えば、次のように和バイトを２ビット−３
ビット−３ビットのグループに分ける。

上記において、和バイト５（ｊ）のビットは、番号ｉが
最上位であり、ｉ＋７が最下位である。

他の和バイト及びオペランド・バイトについてもビット
の重みづけは同じである。Ｃｉｎは１つ下位の和バイト
Ｓ　（ｊ＋１）からの桁上げ出力を表す。ただしｊ＝３
の場合は、桁上げ選択回路４２からの桁上げ信号になる
。Ｃ１ｎ１はビット・グループｉ＋２〜ｉ＋４への桁上
げ入力であり、Ｃ１ｎ２はビット・グループｉ　＝　ｉ
　＋　１への桁上げ入力である。

和バイトのパリティはその各ビットｓＯ〜ｓ７の排他的
ＯＲをとることによって得られるが、上述のグループ分
けに従うと次式で与えられる。

ＰｓＯ−７＝ＰｓＯ−１■Ｐｓ２−４■Ｐｓ５−７（２
，２） 式（２，１）に従って右辺の各項を書き直すと次のよう
になる。

Ｐｓ５−７＝Ｐａ５−７■Ｐｂ５−７■Ｐｃ５−７Ｐ　
ｓ　２−４＝Ｐａ　２−４■Ｐｂ２−４■Ｐｃ２−４Ｐ
ｓＯ−１＝ＰａＯ−１（ｆ３　ＰｂＯ−１のＰｃ０−１
３ビットのグループにおいては、次式から４つの桁上げ
が計算される。

Ｃ１ｎ＝当該グループへの桁上げ入力 Ｃ１＝Ｇｉ＋ＴｉＣ１ｎ Ｃｉ−１＝Ｇｉ−１＋　（Ｔｉ−１）Ｇｉ＋　（Ｔｉ−
１）ｉＣｉ　ｎ Ｃ１−２＝当該グループからの桁上げ出力ビット５〜７
のグループにおける桁上げは次のようになる。

Ｃｉ　ｎ＝前の桁上げ Ｃ７＝　０７　＋　Ｔ　７　Ｃｉ　ｎ Ｃ６＝Ｇ６＋Ｔ６Ｇ７＋Ｔ６Ｔ７Ｃｉ　ｎＣ３＝Ｃｏｕ
ｔ 従って、 Ｐｃ５−７＝Ｃｉｎ　■Ｃ７■Ｃ６ ＝Ｃ１ｎ　■　（Ｃ７＋　Ｔ７Ｃｉｎ）■　（Ｇ６＋Ｔ
６Ｇ７＋Ｔ６Ｔ７ Ｃｉｎ）　　　　　　　　（３，２） 式（１，１）、（１，２）及び（１，６）を用いて右辺
の第２項を書き直すと、 Ｃ７＋Ｔ７Ｃｉ　ｎ＝０７　■Ｔ７Ｃｉｎ■Ｇ　７　Ｔ
　７　Ｃｉ　ｎ ＝Ｃ７■Ｔ７Ｃｉｎ （１＋　０７） ＝Ｃ７■Ｈ７Ｃｉｎ　（３，３） 同様にして式（３，２）の右辺第３項を書き直すと、 Ｇ６＋Ｔ６Ｇ７＋Ｔ６Ｔ７Ｃｉｎ ＝Ｃ６のＴｅＯ２のＧ６Ｔ６Ｇ７ ■　Ｔ６Ｔ７Ｃｉ　ｎ　　■　Ｇ　６　Ｔ　６　Ｔ　７
　Ｃｉ　ｎ■Ｔ６Ｔ７０７Ｃｉｎ　　ｅ　Ｔ６Ｔ７０６
０７Ｃｉ　ｎ　　　　　　　　　　　　　　　　（３，
４）ここで、 ｘ　＝　Ｔ　６　Ｇ　７　　■　Ｇ６Ｔ６Ｇ７＝Ｔ６Ｇ
７　　（１■　Ｇ６） ＝Ｔ６Ｇ７Ｇ６’ ＝　Ｈ６Ｇ　７ ｙ＝Ｔ６Ｔ７ｃｉ　ｎ　　（ｌ　　ｅ　Ｇ６）＝Ｈ６Ｔ
７Ｃｉｎ ｚ＝Ｔ６Ｔ７ｃｊ、ｎ　　（１０Ｇ６）＝　Ｈ６Ｔ　７
０７　Ｃｉ　ｎ とおくと、 Ｇ６＋Ｔ６Ｇ７＋Ｔ６Ｔ７Ｃｉ　ｎ ＝０６　　■Ｘ　■ｙ　■　Ｚ ＝Ｃ６ＱＨ６Ｃ７■Ｈ６Ｔ　７　Ｃｉ　ｎ■Ｈ６Ｔ７Ｇ
７Ｃｉ　ｎ ＝Ｃ６■Ｈ６Ｇ　７　　■Ｈ６Ｔ７Ｃｉｎ（１の０７） となるから、結局式（３，４）は次式のようになる。

Ｇ６＋Ｔ６Ｇ７＋Ｔ６Ｔ７Ｃｉ　ｎ ＝Ｃ６■Ｈ６Ｃ７のＨ６Ｔ７Ｃｉ　ｎ　　（３，５）式
（３，３）及び（３，５）を式（３，２）に代入すると
、 Ｐｃ５−７＝Ｃｉｎ　　■　（Ｃ７■Ｈ７Ｃｉ　ｎ　）
ｅ　（Ｇ６　　Ｑ　Ｈ６Ｔ７　　■Ｈ６Ｈ７Ｃｉｎ） ＝Ｃ６ｆＤＣ７■Ｈ６Ｇ　７　　■Ｇｉｎ（１■Ｈ７■
Ｈ６Ｈ７） ＝Ｃ６■ａ７ｏＩ４６Ｇ７　■Ｃ１ｎ （１ｅＨ７（１■Ｈ６）） ＝Ｃ６■Ｇ７　■Ｈ６Ｇ　７　■Ｃ１ｎ（１［Ｆ］Ｈ７
Ｈ６’） ＝Ｃ６ｅＣ７■Ｈ６Ｇ７のＣ１ｎ （Ｈ７’＋Ｈ６）　　　　　　　（３，６）同様にして
次式も導ける。

Ｐｃ２−４＝０３１ｆ）Ｇ４　■Ｈ３Ｇ　４　のＣｉ、
ｎｌ　（Ｈ４’＋Ｈ３）　　　（３，７）ＰｃＯ−１は
２ビットのグループに対するものであり、このグループ
における桁上げは、Ｃ１ｎ２＝桁上げ入力 Ｃ１＝Ｇ１＋ＴｌＣ１ｎ２ ＣＯ＝桁上桁上力 出力るから、Ｐｃ０−１は次のように導ける。

Ｐｃ０−１＝Ｃｉｎ２■Ｃ１ ＝Ｃ１ｎ２　＠　　（Ｇ１＋ＴｌＣ１ｎ２）＝Ｃｉｎ２
■Ｇ１■Ｔ　Ｉ　Ｃ３，ｎ　２■ＧＩＴＩＣｉｎ２ ＝Ｃｉｎ２■Ｇ１■ＴｌＣ１ｎ２ （１■Ｇｌ） ＝Ｃｊｎ２■Ｇ１■ＨＩ　Ｃｊ、　ｎ　２＝Ｇ１■Ｃ１
ｎ２（１の■（１） ＝Ｇｌ　ｆＥ）　Ｈ１’Ｃｊ、　ｎ　２　　　　　（３
，８）バイト内の各グループの桁上げの予測パリティを
まとめると次のようになる。

Ｐｃ５−７＝Ｇ６■Ｇ７■Ｈ６Ｇ７■ Ｃｉ　ｎ　（Ｈ７’　＋Ｈ６）　　　（３，６）Ｐｃ２
−４＝Ｇ３■Ｇ４　＄　Ｈ３Ｇ４■Ｃ１ｎ１（Ｈ４’＋
Ｈ３）　　　（３，７）ＰｃＯ−１＝０１の［１’　Ｃ
１ｎ２　　　（３，８）グループのパリティ 桁上げのパリティ予測のための式を用いて、３つの和グ
ループのパリティを導くことができる。

ビット５．６及び７のグループに対するパリティＰａ及
びｐｂは次のようになる。

Ｐａ５−７＝ａ５の８６のａ７ Ｐｂ５−７＝ｂ５のｂ６のｂ７ 従って、和ビット５５〜Ｓ７のパリティはＰｓ５−７＝
ａ５■ａ６のａ７のｂ５■ｂ６■ｂ７■Ｇ６■Ｇ７■Ｈ
６Ｇ７％） Ｃｉｎ　　（Ｈ７’　＋Ｈ６） ここで、 ａ６■ｂ６ΦＧ６＝ａ６のｂ６のａ６のｂ６＝ａ６　＋
　ｂ６ ＝Ｔ６ ａ７■ｂ７■Ｇ７＝Ｔ７ 及び ａ５■ｂ　５　＝Ｈ５ が成立するから、パリティは次のようになる。

Ｐｓ５−７＝Ｔ６■Ｔ７０Ｈ５■Ｈ６Ｇ７０Ｃｉｎ　（
Ｈ７’　＋Ｈ６）　　　（４，１）同様にして、和の他
のグループ・パリテイも次のように導くことができる。

Ｐｓ２−４＝Ｔ３■Ｔ４■Ｈ２ｅＨ３Ｇ４のＣｉ　ｎｌ
　（Ｈ４’　十Ｈ３）（４，２）ＰｓＯ−１＝Ｔ１■Ｈ
Ｏ■Ｈ１’　Ｃ１ｎ２　　（４，３）式（４，１）の右
辺は次のように書き直せる。

Ｔ６　６ＥＩ　Ｔ７　６３　Ｈ５６３Ｈ２Ｏ２（Ｅ）　
　（Ｈ７’　　＋Ｈ６）Ｃｉｎ ＝Ｔ６　■Ｔ　７　（Ｃｉ　ｎ＋ｃｉ　ｎ’　）　　ｆ
Ｅ）　Ｈ５■Ｈ６Ｇ　７の（Ｈ７’　Ｈ６）　Ｃｉ　ｎ
＝Ｔ６■Ｔ７ＣｉｎのＴ　７　Ｃｉ　ｎ　’のＨ５■　
Ｈ２Ｏ２（Ｅｒ　　Ｏ−ｒ　７′　＋１（６）Ｃｉｎこ
こで、 Ｔ７Ｃｉ　ｎ　　■Ｃｉ　ｎ　　（Ｈ７’　　＋Ｔ（６
）＝Ｃｉ　ｎ　（Ｔ７　ｅＥ）（Ｈ７’　＋Ｈ６））＝
Ｃｉ　ｎ　（Ｔ７’　　（Ｈ７’　＋Ｈ６）＋Ｔ７Ｈ７
Ｈ６’）＝Ｃｉ　ｎ　（Ｔ７’　十Ｔ７’　Ｈ６＋Ｔ７
Ｈ７Ｈ６’　）＝Ｃｉｎ　　（Ｔ７’　　＋Ｔ７Ｈ７Ｈ
６’）＝Ｃｉｎ　　（Ｔ７’　＋Ｔ７Ｔ７Ｇ７’　Ｈ６
）＝Ｃｉ　ｎ　　（Ｔ７’　　＋Ｔ７Ｇ７’　　Ｈ６）
＝Ｃｉ　ｎ　（Ｔ７’　＋０７’　Ｈ６’　）であるか
ら、 Ｐｓ５−７＝Ｈ５■Ｔ６　■Ｈ６Ｇ７　■Ｔ　７　Ｃｉ
　ｎ　’　　■Ｃ１ｎ（Ｔ７’■Ｇ７’　Ｈ６’　） となり、ここで Ｔ７Ｃｉｎ’　　■Ｃｉ　ｎ　　（Ｔ７’　　＋Ｇ７’
　　Ｈ６’　）＝Ｃｉ　ｎ　　（Ｔ７’　　＋０７’　
　Ｈ６’　　）＋Ｔ７Ｃｉｎ’ とすると。

Ｐｓ５−７＝Ｈ５■Ｔ６■Ｈ６Ｇ７の （（Ｔ７’　＋Ｇ７’　Ｈ６’　）Ｃｉｎ＋Ｔ７Ｃｉｎ
’） 上式の右辺中で、 Ｔ６　＄　Ｈ６Ｇ７＝Ｇ６＋Ｔ６Ｇ７’であるから、結
局次式が成立する。

Ｐｓ５−７＝Ｈ５■　（Ｇ６　＋　Ｔ６Ｇ７’　）■　
（（Ｔ７’　＋Ｇ７’　Ｈ６’　）Ｃｉ　ｎ＋Ｔ７Ｃｉ
　ｎ’　）　　　　（４，４）式（４，４）の右辺は排
他的ＯＲを２つしか含んでいない。ビット２〜４に対し
ても同様にして導くことができる。

Ｐｓ２−４＝Ｈ２■　（Ｇ３＋Ｔ３Ｇ４’　）■　（（
Ｔ４’　＋Ｇ４’　Ｈ３’　）Ｃｉｎｌ＋Ｔ４Ｃｉｎｌ
’　）　　　（４，５）ビット０及び１−に対する和の
パリティは次のようになる。

ＰｓＯ−１＝ＨＯ■ＴｌＣ１ｎ　２の ＴｌＣ１ｎ２’　　■Ｉ−（１’Ｃ１ｎ２＝ＨＯ［Ｆ］
ＴｌＣ１ｎ２　（ｆ） ＴＩＣｉｎ２’の（Ｔｌ’　＋Ｇｌ） １ｎ２ ＝ＨＯ■ＴｌＣ１ｎ２’　　■Ｃ１ｎ２（ＴＩ　［Ｆ］
　（Ｔ］′十Ｇ］−））＝ＨＯ（ｆ）ＴＩＣｉ　ｎ　２
’　　■Ｃ１ｎ２（Ｔｌ’　（Ｔｌ’　　＋Ｇ１））＋
Ｔ１（ＴＩＧＩ’）） ＝ＨＯ■ＴｌＣ１ｎ２’　　■Ｃ１ｎ２（Ｔｌ’　　＋
　　ＴＩＧＩ’　） ＝ＨＯ’ａ　ＴｌＣ１ｎ２’　　■Ｃ１ｎ２（Ｔｌ’　
　＋Ｇ１’　） ＝ＨＯｅ　（ＴＩＣｉ　ｎ２’　　＋　（（、ｊ、ｎ２
’十ＴＩＧ１）＋Ｃ１ｎ２　（Ｔｌ’　＋Ｇ１’（Ｔｌ
’　　＋Ｃ１ｎ２）） ＝ＨＯ＠　　（ＴＩＣｉｎ２’　　＋Ｃ１ｎ２（Ｔｌ’
　　＋０１’　　）） ＝ＨＯ■　（ＴＩＣｉｎ２’　　＋　　Ｇｌ’　　Ｃ１
ｎ２）　　　　　　　　　　　　（４，６）バイト内の
各グループに対する和のパリティをまとめると次のよう
になる。

Ｐｓ５−７＝Ｈ５■　（Ｇ６＋Ｔ６Ｇ７’　）■　（（
Ｔ７’　＋Ｇ７’　ｎ６’　）Ｃｉ　ｎ＋Ｔ７Ｃｉ　ｎ
’　）　　　　　（４，４）Ｐｓ２−４＝Ｈ２■　（Ｇ
３＋Ｔ３Ｇ４’）の　（（Ｔ４’　＋０４’　ｎ３’　
）Ｃｉｎｌ＋Ｔ４Ｃｉｎｌ’　）　　　（４，５）Ｐｓ
Ｏ−１＝ＨＯ■（ＴＩＣｉｎ２’＋０１’　Ｃ１ｎ２）
　　　　　　’　　　　　　　　（４，６）式（４，４
）〜（４，６）は、和バイトの３つのグループに対する
第１のパリティ予測方法を記述するものである。

式（４，１）〜（４，３）から和バイトのグループに対
する第２のパリティ予測方法を導くことができる。これ
は正の桁上げ入力順だけを用いるものである。式（４，
１）及び（４，２）は次のように変形される。

Ｐｓ５−７＝Ｔ６　■Ｔ７■Ｈ５■Ｉ−Ｉ　６　Ｇ　７
■Ｃｊ−ｎ　（Ｈ７’　＋Ｈ６） ＝Ｔ７　■Ｈ５＄Ｔ６　■Ｔ６ＧＧ’ Ｇ　７　　■　Ｃ１ｎ（ｎ７’　　　十　Ｆ＋６）＝Ｔ
７　■Ｈ５■Ｔ６（１■Ｇ６’Ｇ ７）ｌｆ）Ｃｉ　ｎ　（ｎ７’　＋）−Ｉ６）＝Ｔ７の
Ｈ５の（Ｇ６＋Ｔ６Ｇ７’　）■Ｃｉ　ｎ　　（ｎ７’
　＋Ｈ６）　　　（４，７）同様に、 Ｐｓ２−４＝Ｔ４　■Ｈ２■　（Ｇ３＋Ｔ３Ｇ４’　）
■Ｃｉ　ｎ　１　（ｎ４’　＋Ｈ３）（４，８）ＰｓＯ
−１を与える式（４，３）は変わらない。

これで和のパリティを与えるための２つの方法が導かれ
たことになる。第１の方法は式（４，４）（４，５）及
び（４，６）に従い、第２の方法は式（４，７）、（４
，８）及び（４，３）に従う。次にこれらの式を用いて
和のバイトのパリティを決定するステップについて述べ
る。　和バイトのパリティは桁上げ入力順によって左右
される。前述のようなグループ分けの場合、桁」二げ入
力順は次のようになる。

Ｃｉ　ｎ＝　　当該バイトへの桁上げ入力Ｃｉ　ｎ　１
＝０５−７＋Ｔ５−７Ｃｉ　ｎＣｉ、ｎ２＝０２−７＋
Ｔ２−７Ｃｉｎこれから明らかなように、バイトのパリ
ティはＣｉｎによって異なるが、バイト内部の桁上げに
は関係しない。前述の第１及び第２の方法を規定する式
をこれらの桁上げ入力順を用いて書き直すと次にように
なる。

方広上 Ｐ　ｓ　５−７　＝　Ｈ５■　（Ｇ６＋Ｔ６Ｇ７”）　
　■（（Ｔ７’　＋０７’　ｎ６’　）Ｃｉ　ｎ＋Ｔ７
Ｃｉｎ’　）　　　　　　　　　（５，１）Ｐｓ２−４
＝Ｈ２■　（Ｇ３＋Ｔ３Ｇ４’　）　　■（（Ｔ４’　
＋Ｇ４″　ｎ３’　）（Ｇ５−７＋Ｔ５−７Ｃｉｎ）＋
Ｔ４　（Ｇ５−７＋Ｔ５−７Ｃｉ　ｎ）’　）　　　　
　　（５，２）ＰｓＯ−１＝ＨＯ■Ｔｌ　（Ｇ２−７＋
Ｔ２−７Ｃｉｎ　）　’　＋　０１　’　　（Ｇ　２−
７　＋Ｔ　２−７　Ｃ１ｎ））　　　　　　　　　　　
　　（５，３）方広又 Ｐｓ５−７＝Ｈ５■Ｔ７　■　（Ｇ６＋Ｔ６Ｇ７’　）
のＣｊ　ｎ　（Ｈ７’　＋Ｈ６）　　（５，４）Ｐｓ２
−４＝Ｈ２■Ｔ４　■　（Ｇ３＋Ｔ３Ｇ４’　）ＩＰ）
（（Ｇ５−７＋Ｔ５−７Ｃｉ　ｎ）（Ｈ４’　十Ｈ３）
）　　　　　　　（５，５）ＰｓＯ−１＝Ｔ１　　■Ｈ
Ｏ■　（Ｇ２−７＋Ｔ２−７Ｃｉｎ）Ｈ１’　　　　　
　　　　　（５，６）何れの方法においても、和バイト
のパリティは３つの式の排他的ＯＲをとることによって
得られる。第１の方法でパリティを生成する場合。必要
な排他的ＯＲゲートの数は７つである。

これらの式を実現する場合、Ｃｉｎの計算に数サイクル
を要することがあるので、各パイ１〜についてＣｉｎが
予測される。桁上げ回路はよく知られており、例えばＬ
ａｎｇｄｏｎ外の論文にある式（３）〜（６）によって
実現される。ＣｉｎがＯの場合及びＣｉ　ｎが１の場合
のパリティを得るのに並列ハードウェアを使用すること
ができる。これは、方法１では次のようになる。

以ｉ−［己↓妬豊今 Ｐｑ５−７　＝８５　　の　（Ｇ６＋Ｔ６Ｇ７’　）　
　■　（ｉ”７’　　＋０７’　　Ｈ６’　　）　　　
　　　（５，１ａ）Ｐｓ２−４＝Ｈ２の　（Ｇ３＋Ｔ３
Ｇ４’　）■（（Ｔ４’　　＋０４’　　Ｈ３’　　）
　　（Ｇ５−７＋Ｔ５−７）　十Ｔ４　（Ｇ５−７’　
Ｔ５−７’　））（５，２ａ） ＰｓＯ−１＝ＨＯ■　（Ｔｌ　　（Ｇ２−７’　　Ｔｌ
−７’　）＋０１’　　（Ｇ２−７＋７２−７））（５
，３ａ） Ωユｎ＝ｏ（７）譬今 Ｐｓ５−７＝Ｈ５■　（０６＋Ｔ６Ｇ’７’　）　　■
Ｔ７（５，４ａ） Ｐｓ２−４　＝Ｈ２■　（Ｇ３＋Ｔ３Ｇ４’　　）　　
■（（Ｔ４’　　＋０４’　　Ｈ３’　　）Ｇ５−７＋
Ｔ４Ｇ５−７’　　）　　　　　　　　（５，５ａ）Ｐ
ｓＯ−１，＝ＨＯ■　（ＴｉＯ２−７’　　＋ＧＩＧ２
−７）　　　　　　　　　　　　　　　　（５，６ａ）
式（５，１ａ）及び（５，４ａ）はそれぞれ次のように
書き直すことができる。

Ｐｓ５−７＝Ｈ５■　（Ｔ６’　　Ｇ７’　　＋０６’
　　Ｈ７＋０６Ｇ’７）　　　　　　　　　　　　（５
，１ｂ）Ｐｓ５−７＝Ｈ５■　（Ｔ６’　　Ｇ７’　　
＋Ｔ６Ｔ７’　　＋０６’Ｇ７）　　　　　　　　　　
（５，４ｂ）第４図はパリティ予測回路４８の構成を示
したもので、桁上げ生成回路５０．　Ｈ，Ｔ及びＧを生
成する中間項生成回路５２、グループ・パリテイ予測回
路５６．並びに複数の３人力排他的ＯＲ（ＸＯＲ）回路
５８を含んでいる。

桁上げ生成回路５０の構成及び動作はすべて公知のもの
であり、外部からのＣｉｎ、オペランドＡ及びオペラン
ドＢに応答して、バイト桁上げ信号Ｃｉｎ、Ｃｉｎ　（
２）、Ｃｉｎ　（１）及びＣ１ｎ（０）を生成する。こ
れらは、成る和バイトから次の上位桁の和バイトへの桁
上げを表わす。例えばＣｉｎは、最下位の和ビットを生
成する回路への桁上げ入力を表わし、オペランドＡ及び
Ｂの最下位ビットと組合わされる。Ｃｊ、ｎ（２）は最
下位の和バイト５（３）の生成から生じる桁上げ出力を
表わし、和バイト５（２）の生成のための桁上げ入力と
なる。同様に、Ｃｊ、ｎ（１）及びＣ１ｎ　（０）はそ
れぞれ和バイト５（１）及びＳ（○）を生成するための
桁上げ入力である。桁上げ生成回路５０からの桁上げ信
号は式（５，１）〜（５゜６）におけるＣｉｎ項に対応
している。Ｃｉ　ｎの生成は容易である。例えば第４図
では１反転器５１によってＣ１ｎ（０）の補数であるＣ
１ｎ（０）’を生成している。第４図には示していない
が、他のＣｉｎの補数も同様にして生成することができ
る。

第５図は、最初の和バイトＳ　（Ｏ）のパリティ・ビッ
トを計算するために、式（１，４）〜（１゜６）に従っ
て中間項Ｈ，Ｔ及びＧを生成する回路を示している。第
５図から明らかなように、これらの項はオペランドＡ及
びＢの最上位バイトを構成する８ビットａｏ−Ｇ７及び
ｂｏ−ｂ７から生成される。第６図及び第７図は、ＡＮ
Ｄゲート及びＯＲゲートの組合せによってＧ５−７、Ｔ
５−７、Ｇ２−７及びＴ２−７を生成する回路を示して
いる。これらの項も公知であり、Ｌａｎｇｄｏｎ外の論
文の第２頁に記載されている。第５図〜第７図の回路は
、オペランド・レジスタ３０を除いて、中間項生成回路
５２に含まれる。図には示していないが、中間項生成回
路５２は和バイト５（１）〜５（３）のための同様な回
路を含んでいる。

第４図に示したグループ・パリテイ予測回路５６は、桁
上げ生成回路５０からの桁上げ信号及びそれらの補数信
号を回路５２からの中間項信号と組合せることにより、
和バイト５（０）〜５（３）に対する予測パリティ・ビ
ットＰＯ〜Ｐ３を計算するのに必要なグループ・パリテ
イ予測ビットを生成する。以下では、グループ・パリテ
イ予測回路５６において、パリティ・ビットＰＯの計算
に必要なグループ・パリテイ・ビットを生成する部分だ
けを説明するが、他のグループ・パリテイ・ピッ（へも
同様にして生成することができる。

和バイトＳ　（０）のパリティ・ビットＰＯを計算する
ためには、前述の２組の式（５，ｌ）〜（５，３）及び
（５，４）〜（５，６）の何れかに従って３つのグルー
プ・パリテイ・ビットＰｓＯ−１，Ｐｓ２−４及びＰｓ
５−７を生成しなければならない。

方法１すなわち式（５，１）〜（５，３）に従ってグル
ープ・パリテイ・ビットを生成する回路を第８図〜第１
０図に示す。これらの回路は最終段のＸＯＲゲート６０
．６２及び６４からグループ・パリチー４”ビットＰｓ
５−７、Ｐｓ２−４、及びＰｓＯ−１をそれぞれ生成す
る。これらのグループ・パリテイ・ビットはＸＯＲ回路
５８で組合わされて、和バイト５（０）の予測パリティ
・ビットＰ○が生成される。

第１１図〜第１３図は、式（５，４）〜（５，６）に従
ってグループ・パリテイ・ビットＰｓ５−７゜Ｐ　ｓ　
２−４及びＰｓＯ−１を生成する回路を示している。こ
れらのグループ・パリテイ・ビットもその排他的ＯＲを
とることによって予測パリティ・ビットＰＯを生成する
。

第８図〜第１３図の回路を構成している種々の論理ゲー
トの入出力接続は、図から明らかなように。

式（５，１）〜（５，６）にそれぞれ従ってなされてい
る。

Ｅ０発明の効果 本発明によれば、最小限の遅延で加算操作のためのパリ
ティ予測を行うことができる。

【図面の簡単な説明】

第１図は本発明に従うパリティ予測回路を組込んだ加算
器の構成を示すブロック図。 第２図は本発明を適用し得る計算機システムの概略を示
すブロック図。 第３図は第２図の計算器システムにおけるＣＰＵの構成
を示すブロック図・ 第４図はパリティ予測回路４８の構成を示すブロック図
。 第５図乃至第７図は中間項生成回路５２の一部を示す論
理回路図。 第８図乃至第１３図はグループ・パリテイ予測回路５６
の構成を示す論理回路図。 、　　　　　　　昧 第４図 Ｇ６□ 第９図 第１ｏ図 第１１図

Claims (1)

1. 【特許請求の範囲】 ２つのオペランド及び析上げ入力を受取って和を表わす
   演算結果を出力する加算器のためのパリテイ予測回路で
   あって、 前記和のバイトを構成する８ビットをそれぞれ所定数の
   ビットから成る複数のグループに分け、前記オペランド
   及び前記析上げ入力に応答して各該グループに対するグ
   ループ・パリテイ信号を生成するグループ・パリテイ予
   測回路と、 前記グループ・パリテイ信号を組合せることによって前
   記和のバイトに対するパリテイ信号を生成する排他的Ｏ
   Ｒ回路と を設けたことを特徴とするパリテイ予測回路。