JPS6261120A

JPS6261120A - けた上げ選択加算器

Info

Publication number: JPS6261120A
Application number: JP14930386A
Authority: JP
Inventors: ブルース　マイケル　アンダーソン; ブライアン　エドワード　ブローデリツク
Original assignee: Sperry Corp
Current assignee: Sperry Corp
Priority date: 1985-09-11
Filing date: 1986-06-25
Publication date: 1987-03-17
Also published as: ES2001127A6; EP0214836A1; BR8602717A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は一般にディジタルコンピュータハードウェアに
関するものであシ、よ）％定すれば、ディジタル加算を
行なう回路に関するものである。

（ロ）従来技術および問題点２進加算のための実行時間は多くのディジタル回路の性
能における限定要素となっている。

加算は、多重の単一ビット加算器回路によって実現され
るので、各回路は単一ビット位置に対する和およびけた
上げ出力を発生する。しかし、この手法では、最悪の場
合の遅延において、けた上げは各ビット位置を介して、
順次に変化（リップル）しなければならないので、大き
いワードの加算に対して低速である。高性能加算器は「
けた上げ先回り」技術を利用してけた上げ論理回路に要
する遅延を最小にしている。けた上げ先回りの単一レベ
ルは、論理回路のための限定された入力数のために、大
きいワードサイズに対しては実行できないけれども、先
回シ論理回路の多重レベルは大型加算器用の全けた上げ
先回シ論理回路を与えるのに利用することができる。

多重レベル先回シ論理回路を利用する場合、加算器は、
先ず、幾つかの部に分割される。各部は幾つかの連続す
る加算器ビット（通常４ビツトから８ビツト）から成っ
ておシ、そして各部分は内部的に全けた上げ先回シ技術
によって設計されている。該加算器の最上位ビット１−
備える部分を除いて、各加算器部もまた、該部分の連続
するビットに対して「けた上げ発生」出力および「けた
上げ伝搬」出力全供給するよう設計されている。次いで
これらの信号はけた上げ先回夛論理回路の第２レベルに
よって利用されることができて、加算器部の各々にけた
上げ入力信号を発生する。非常に大きなワードサイズ（
例えば、３２ビツトから６４ビツト）については、最大
の性能を達成するためには、３つの異なるレベルのけた
上げ先回り論理回路が必要とされる。本発明は、全先回
り加算器回路に変更を加えることによって、２進加算の
性能全改善している。

（ハ）作用本発明は、けた上げ先回り論理回路全利用する加算器部
から和の出力を発生する改良回路である。該加算器部は
２つの条件つき和の出力を発生する。正しい和は、加算
器部へのけた上げ入力によって、加算器出力にゲートさ
れる。条件つき和はけた上げ入力の発生と同時に発生さ
れるので、それによって全体の伝搬遅延は低減される。

に）実施例次に本発明の実施例について図面を参照して説明する。

第１図では、第２レベルけた上げ先回り論理回路１１を
利用する１６ピツト加算器１０が、そｎぞれ４ビツトの
４つの区分１２，１３．１４および１５に分割されてい
る。けた上げ入力Ｃ４゜Ｃ８”　１２はけた上げ先回り
論理回路１１から与えられる。下記の式は加算器１０の
演算を定めている。

各４ビツト加算器部の和の出力は、下記の式によって与
えられる。

（■−ＥＸＯ几、・−ＡＮＤ、　　＋　−０几）８１−
Ａ４■Ｂｉ■Ｃ１Ｓｉ＋＋＝Ａｉ＋１＄Ｂ、＋１ｅｃ　Ｊ　＋（Ｊ　”　
Ｃ１）　］Ｓｉ＋ｚ−Ａｘ＋ｚ　ｅＢ＊＋２ｅ’（ｇｉ
＋　１　”　（ｐｉ＋　１　’　　ｇｉ　）　　”（ｐ
ｉ＋１　°　ｐｉ　＠　Ｃ凰　）〕Ｓ１＋３″′Ａｉ＋
３■Ｂｉ−＋−ｓ■［−ｇｌ＋ｚ　＋（ｐｉ＋ｚ°ｇｉ
＋＋　）　＋（ｐｉ＋２°ｐｉ＋ｔ°ｇ　）　＋（ｐｉ
−＋−ｚ　＠ｐｉ＋１すｉ＠Ｃ１）〕ｆｆ１Ｌ、ｒｉＪ
は４ビツト部（セクション）の最小位ビットであり、Ｃ
１は４ビツト部へのけた上げ入力であり、そしてｇとｐ
は、それぞれ、内部発生および内部伝搬の信号となって
いる。信号ｇとｐは下記のように定められる。

ｇ　１−Ａｒ・馬ｐｌ＝Ａｉ＋　８４４ビツト加算器部からの発生信号と伝搬信号は、それぞ
れ、Ｇ　およびＰ１＋５と称されるが、１＋５但しビット位置「１」は４ビツト部の最小位ビットであ
る。それらは下記によって与えられる。

Ｇｉ＋３−ｇ１＋ｓ　＋（ｐｉ＋ｘ°ｇｉ＋ｚ　）　＋
（ｐｉ＋３・ｐ１＋２°ｇＩ＋１）＋（ｐｉ＋３・ｐｉ
＋ｚ・ｐ１＋１−ｇｌ）Ｐｉ＋ｓす鳳＋５°ｐｉ＋ｚ”
Ｐｉ＋１°ｐｉ大文字のＰとＧは外部の発生と伝搬の信
号であり、小文字のｇとｐは、４ビツト加算器の内部の
発生と伝搬の信号であることに注目されたい。

４ビツト加算器部へのけた上げ入力は、外部の先回り論
理回路から発生されて、下記のように表わされる。

Ｃ４−０３＋　（Ｐ３−　Ｃｏ）Ｃ８−Ｇ、＋（Ｐ、−Ｇ３Ｊ＋（Ｐ、、Ｐ３−Ｃｏ）Ｃ
１２”Ｇｊ　＋　＋（Ｐｉ　１　”７　）　＋（Ｐｊ　
ｊ　・Ｐ７・ＧＳ）　＋（Ｐｌｌ・Ｐ７”　Ｐ３・ＣＯ
）加算器１０を介するＡとＢ入力から８　（、ＴＯ）出
力への最長遅延通路は外部けた上げ先回り論理回路１１
を介する。加算器１０を介する全遅延は３つの成分の遅
延から成っている。第１成分の遅延は、各４ビツト加算
器１２，１５．１４および１５のＡとＢの入力からＧと
Ｐの出力へ達する。第２図で見られるように、第１の遅
延は典型的に３つのゲート遅延から構成される。第２の
成分遅延は、外部けた上げ先回り論理回路１１全介して
４ビツト加算器部のけた上げ入力Ｃ４，Ｃ８，Ｃ１□へ
伝えられる。Ｃ４，Ｃ８，Ｃ１゜のための式から、明ら
かなように、第２の成分遅延は２つのゲートの遅延から
構成される。最後の遅延成分は、４ビツト加算器部１２
，１３．１４および１５のけた上げ入力Ｃ８，Ｃ４，Ｃ
８およびＣ１２からＳ（和）出力へと伝えられる。従っ
て、加′ｎ器１０全介する最悪の場合の通路には総計８
ゲートの遅延かめる。

次に第２図では、本発明によって、最終の成分遅延（す
なわち、けた上げ入力Ｃから、加算器部１２，１３．１
４および１５の和の出力Ｓ、。

Ｓ　、Ｓ　およびＳ１＋３への遅延）における低減、凰
＋１　　　１＋２従って全体の遅延における低減を実現する。各加算器部
１２，１３．１４および１５は、Ａ１＋６およびＢｉ＋
５に介して、各入力セットＡｉおよびＨ。

に対する２つの和金求めるように構成されている。入力
Ａ１およびＢｌに対する和はリード２０および２１に現
われる。Ａ８＋、およびＢｉ、　Ｋ対する和はリード２
２および２５に現われる。

Ａ・　およびＢｉ＋２に対する和はリード２４およ１＋
２び２５に現われ、そしてＡｉ＋ｓおよびＢＩ＋３に対す
る和はリード２６および２７に現われる。リード２０，
２２．２４および２６に現われる和は、けた上げ入力Ｃ
１−０と想定して導出される。リード２１，２３．２５
および２７に現われる和は、けた上げ入力Ｃ１−１と想
定して導出される。

従って、Ｃ１−０である場合、リード２０．２２゜２４
および２６に机われる和は、それぞれ下記の通りである
。

Ｓ、＝Ａｉ■Ｂ。

Ｓｉ　＋１−　Ａｉ　＋１■Ｂ１＋、ωｇ１Ｓｉ＋ｚ＝
Ａｉ＋２　ｆｆ１ＢＩ＋２　ｆｆ３　（ｇｉ＋、ｅ）　
（ｐｉ＋＊　”　Ｊ　）　）Ｓｉ＋、ｓ’″Ａ１＋５■
Ｂｉ＋５の〔ｇｉ＋２■（ｐｉ＋ｚ°ｇｉ＋１）“（ｐ
ｉ＋ｚ°ｐｉ＋１°ｇｌ）〕ｃ、　−１の場合には、リード２１，２５．２５および
２７に現われる和は、それぞれ下記の通りである。

Ｓ、−Ａ、　ｆｐＢｉＳｉ−Ｈ＝Ａｉ＋＋■Ｂｌ＋１■ｐｉＳｉ＋ｚ＝Ａｉ＋ｚ＄Ｂｉ＋ｚ■Ｉ−ｇｉ＋１＋（ｐｉ
−１−１・ｐ７））Ｓ１＋３−Ａ１＋３ｅＢ、、ｅ［ｇ
ｉ＋２＋（ｐｉ＋２　”　ｇｎｔ　）　”（ｐｉ＋ｚす
！＋１°ｐ１）〕項ｐｉ　＋ｇｉはＣ１−１の場合のｐｌに等しいので、
Ｃ１−１に対する式は簡素化されている。リード２０と
２１に現われる和は、マルチプレクチアンドオアインバ
ート（ＡＯＩ）回路３０に与えられる。リード２２と２
５に現われる和はＡＯＩ回路３１に与えられる。リード
２４と２５に現われる和はＡＯｉｕ路６２に与えられる
。リード２６と２７に現われる和はＡＯＩ回路３５に与
えられる。けた上げ入力Ｃ１もまた各ＡＵＩ回路に与え
られ、そして各ＡＯＩ回路に与えられた２つの和のいず
れがＡＯＩ回路を介してゲートされるかを選択するのに
利用される。各ＡＯＩ回路への入力の和はけた上げ入力
Ｃ１と同時に発生されるので、加算器部１２，１３．１
４および１５の遅延時間における全体的な低減が生ずる
。特に、最悪の場合の加算器遅延は、本発明を利用する
ことによって、８ゲート遅延から７ゲート遅延へと低減
されている。

本発明の良好な実施例について述べて来たが、使用した
用語は限定のためでなく説明のためであシ、その広い範
囲において、発明の真の範囲および精神から逸脱するこ
となく、種々の変更がなされ得ることを理解され九い。

【図面の簡単な説明】

第１図は典型的な１６ビツト２進加算器を示す。第２図
は、第１図に示された典型的１６ビツト加算器の１部分
についての良好な実施例を示す件細な論理回路図である
。図中、１１はけた上は先回り加算器、１２゜１３．１４
．１５は４ビツト加算器部（ｉ−それぞれ示す。

Claims

【特許請求の範囲】

（１）加算器部へのけた上げ入力を表わす信号が多重レ
ベルけた上げ先回り論理回路から与えられている複数の
加算器部を有する、２進加算を行なうけた上げ選択加算
装置において、前記複数の加算器部は、第１の和の出力が０のけた上げ入力信号を表わし、第２
の和の出力が１のけた上げ入力信号を表わす第１と第２
の条件つき和の出力を発生する２進加算手段と、前記第１と第２の条件つき和およびけた上げ入力信号を
受信するよう結合されて、前記けた上げ入力信号が０の
場合、前記第１の和の出力を発生し、そして前記けた上
げ入力信号が１の場合、前記第２の和の出力を発生する
マルチプレクス手段、とを備えていることを特徴とする前記けた上げ選択加算
装置。
（２）特許請求の範囲第１項記載の装置において、前記
複数の加算器部は４つの加算器部となつていることを特
徴とする前記けた上げ選択加算装置。
（３）特許請求の範囲第２項記載の装置において、前記
４つの加算器部の各々からの前記第１の条件つき和の出
力は、ゼロのけた上げ入力信号に対しては下記のように
定められ、Ｓ＿ｉ＝Ａ■ＢＳ＿ｉ＿＋＿１＝Ａ＿ｉ＿＋＿１■Ｂ＿ｉ＿＋＿１■ｇ
＿ｉＳ＿ｉ＿＋＿２＝Ａ＿ｉ＿＋＿２■Ｂ＿ｉ＿＋＿２
■〔ｇ＿ｉ＿＋＿１＋（ｐ＿ｉ＿＋＿１・ｇ＿ｉ）〕Ｓ
＿ｉ＿＋＿３＝Ａ＿ｉ＿＋＿３■Ｂ＿ｉ＿＋＿３■〔ｇ
＿ｉ＿＋＿２＋（ｐ＿ｉ＿＋＿２・ｇ＿ｉ＿＋＿１）＋
（ｐ＿ｉ＿＋＿２・ｐ＿ｉ＿＋＿１・ｇ＿ｉ）〕前記４
つの加算器部の各々からの前記第２の条件つき和の出力
は、１のけた上げ入力信号に対しては下記のように定め
られるがＳ＿ｉ＝Ａ＿ｉ■Ｂ＿ｉＳ＿ｉ＿＋＿１＝Ａ＿ｉ＿＋＿１■Ｂ＿ｉ＿＋＿１■ｐ
＿ｉＳ＿ｉ＿＋＿２＝Ａ＿ｉ＿＋＿２■Ｂ＿ｉ＿＋＿２
■〔ｇ＿ｉ＿＋＿１＋（Ｐ＿ｉ＿＋＿１・ｐ＿ｉ）〕Ｓ
＿ｉ＿＋＿３＝Ａ＿ｉ＿＋＿３■Ｂ＿ｉ＿＋３■〔ｇ＿
ｉ＿＋＿２＋（ｐ＿ｉ＿＋＿２・ｇ＿ｉ＿＋＿１）＋（
ｐ＿ｉ＿＋＿２・ｐ＿ｉ＿＋＿１・ｐ＿ｉ）〕但し、ＡとＢは加算さるべき入力であり、ｉは最小位のビットであり、ｇ＿ｉはＡ・Ｂであり、ｐ＿ｉはＡ＋Ｂであり、 ■は排他的ＯＲ演算であり、・はＡＮＤ演算であり、＋はＯＲ演算である、ことを特徴とする前記けた上げ選択加算装置。
（４）特許請求の範囲第３項記載の装置において、前記
マルチプレクス手段は、前記第１の条件つき和の信号の入力および０である前記
けた上げ入力信号を受信する第１ＡＮＤ回路と、前記第２の条件つき和の信号の入力および１である前記
けた上げ入力信号を受信する第２ＡＮＤ回路と、および前記第１と第２のＡＮＤ回路の出力を受信し、かつ、前
記けた上げ信号が０である場合に、逆の第１の条件つき
和を表わす信号を発生し、そして前記けた上げ信号が１
である場合には、逆の第２の条件つき和を表わす信号を
発生するＯＲ反転回路、とを備えていることを特徴とする前記けた上げ選択加算
装置。