JPH0454256B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はデイジタル計算機システムのためのエ
ラー検出に係り、特に高速２進加算器のためのパ
リテイ予測論理に係る。

Ｂ 従来技術及びその課題 ２進加算器はデイジタル計算機システムの重要
な構成要素であり、従つてその速度及び信頼性が
計算機システム設計で大きな関心を集めている。
よく知られているように、２つのオペランドに対
する演算結果の生成という点では、リプル桁上げ
加算器よりも桁上げ先見加算器の方が速い。桁上
げ先見加算器は様々な形を取るが、本発明は高速
２進加算器の設計ではなくて、そのエラー検出の
ための検査論理に関する。

計算機の使用形態は、過去においては、オフラ
インのバツチ処理が殆んどであり、ハードウエア
の誤動作が検出されなくてもそれ程の影響はなか
つた。しかし今日では、メインフレーム計算機で
さえ、オンラインの情報処理、データ入力及び検
策、プロセスの実時間制御等に利用されている。
これらのアプリケーシヨンでは、計算機の誤動作
はできるだけ早く検出する必要がある。ところ
が、デイジタル計算機の大型化及び複雑化に伴な
い、正確な動作の確認が益々難しくなつてきてい
る。

最近の計算機システムは、信頼性を上げるため
にエラー検出機構を組み込んでいる。その代表的
なものがパリテイ検査であり、通常はバイト毎に
１つのパリテイ・ビツトを付加している。計算機
システムの構成ユニツト間でのデータ転送は標準
のフオーマツトで行われ、例えば４バイトのワー
ド単位で転送する場合は、全部で36ビツト（32デ
ータ・ビツト＋４パリテイ・ビツト）が転送され
る。

このようなワードが例えば加算器で操作される
時は、パリテイ・ビツトは各バイトから切離さ
れ、別に処理される。２つのワードを加算で組合
わして結果のワードを生成する場合、結果の各バ
イトに対してパリテイ・ビツトを生成しなければ
ならない。以前は、このようなパリテイ・ビツト
は、加算器から結果ワードが出力されてから生成
されていた。しかし現在では、加算操作の速度を
上げるため、加算操作と並行して結果のパリテ
イ・ビツトを予測することが一般に行われてい
る。生成された予測パリテイは結果ワードの実パ
リテイと比較され、もし不一致であれば、その時
発生されるエラー信号により加算操作が繰返され
る。再びエラーが検出されると、加算器が誤動作
したものとみなされる。

加算器は一般に２つの複数ビツト・オペランド
を使用する。オペランドを組合せて演算結果を生
成する際にオペランド・ビツトが２進加算器によ
つて変換されるので、演算結果のパリテイ・ビツ
トを予測するのは難しい。この問題を解決するた
め、加算器のエラー検査で一般に使用されている
技術は、２つの同じ加算器を装備して、それらの
演算結果をビツト単位で比較することにより、エ
ラーが生じでいないかどうかを検査するものであ
る。３つの同じ加算器を用いて、それらの演算結
果に対し多数決をとるものもある。

しかし、上述の技術は何れも欠点がある。ま
ず、同じ加算器を重複して設けるとコスト高にな
る。また、加算器の動作中ずつとパリテイ・ビツ
トを保存しておくことはできない。これは、同じ
システムの他のすべての区域でパリテイ・ビツト
がずつと保存されている場合には望ましくない。

従つて、加算器の出力に対する正しいパリテイ
を予測するためのパリテイ予測論理を構築するの
が好ましい。

パリテイ予測方式は例えば米国特許第3925647
号明細書及び1981年５月刊のIBM Technical
Disclosure Bulletin第23巻、第12号に掲載
Kalandra外の文献に記載されている。しかし、
これらで使用されているパリテイ予測回路はかな
り複雑であり、場合によつては加算器自身よりも
長い遅延が生じることがある。遅延をなくすこと
は、特にパイプライン式処理システムでは重要で
ある。パリテイ予測遅延があると、システム設計
者は、システムを加算器の速度で動作させ且つ加
算器の誤動作によるシステム・エラーを解決する
ための手段を設けるか、又はパリテイ予測回路の
遅延を考慮してシステムの動作速度を下げるかの
選択を迫られる。

米国特許第3911261号明細書は別のパリテイ予
測方式を開示しているが、Ｎ段の装置（例えばレ
ジスタ）のうちのＫ段（Ｋ＜Ｎ）かの情報を用い
てパリテイを予測しているので、予測確率は100
％ではない。予測が外めた時のエラー及び遅延は
今日の計算機では許容し得ないものである。

Ｃ 課題を解決するための手段 本発明に従う２オペランド加算器のためのパリ
テイ予測回路は少なくとも加算器自身と同程度の
速さで動作する。これは、オペランドの加算結果
を表わす和のバイトをセグメント化することによ
り達成される。各和バイトは、所定の連続ビツト
から成る少なくとも３つのグループにセグメント
化される。後述の実施例では、第１グループは和
バイトの上位２ビツトを含み、第２グループは次
の３ビツトを含み、第３グループは下位３ビツト
を含む。各グループに対して部分パリテイ・ビツ
トが生成され、それらの排他的ORをとることに
より、当該和バイトのためのパリテイ・ビツトが
生成される。パリテイは、オペランド及び該オペ
ランドと共に加算器に供給される桁上げビツトか
ら予測される。従つて、外部で生成されたパリテ
イ入力ビツト及び内部桁上げビツトを使用する必
要はない。後述の実施例は最小限の論理ゲート
（排他的ORゲート）でパリテイ予測を行う。

Ｄ 実施例 本発明を実施し得る代表的な計算機システムの
構成を第２図に示す。このシステムは、それぞれ
が主記憶装置１０及びＩ／Ｏ資源１４を有する１
以上のCPU１０を含む。CPU１０で演算される
オペラインドは、アドレス・バス１５へアドレス
を出力することによつて主記憶装置１２からデー
タ・バス１６を介して得られる。米国特許第
3400371号明細書はこのようなシステムの詳細を
開示している。

CPU１０の内部構造の１例を第３図に示す。
制御装置(C)１８はアドレス・レジスタ（AR）１
９を介してアドレス・バス１５へアドレス情報を
出力する。それに応答して主記憶装置１２から読
み出されたプログラム命令はデータ・バス１６及
びデータ・レジスタ（DR）２０を介して命令レ
ジスタ（IR）２１にロードされる。制御装置１
８は命令レジスタ２１にロードされた命令を解読
し、CPU動作を制御する同期及び制御信号を発
生する。これらの信号に応答して、主記憶装置１
２からオペランドが取出されて、一対のオペラン
ド・レジスタ（OPA、OPB）３０に供給され、
ALU３２で演算される。ALU３２は演算結果を
出力レジスタ３４に供給する。この演算結果は、
主記憶装置１２に書込まれたり、CPU１０の他
の内部レジスタに転送されたりする。

本発明の装置を含むALU３２の詳細を第１図
に示す。図示のように、ALUは、オペランド・
レジスタ３０から２つのオペランドＡ及びＢを受
取る通常の桁上げ先見加算器（CLA）４０を含
む。

各オペランドは、４つの８ビツト・バイトヘグ
ループ分けされる32データ・ビツトから成る標準
形式で供給される。ここでは、オペランドＡのバ
イトをＡ〓〜Ａ(3)で示し、オペランドＢのバイト
Ｂ〓〜Ｂ(3)で示すことにする。オペランドＡ及び
オペランドＢ共に、バイトの重みはＡ〓及びＢ〓
が最高であり、以下順に下つてＡ(3)〜Ｂ(3)が最下
位バイトになつている。従つて、バイトＡ(i)はバ
イトＡ（ｉ＋１）よりも桁が上である。各オペラ
ンドのヒツトはai又はbiで示す。ｉは０から31ま
での値をとる正の整数である。バイトの場合と同
じく、ビツトの重みもｉが大きくなるにつれて下
がり、ビツトｉはビツトｉ＋１よりも上位の桁に
なる。

CLA４０は公知の手順に従つて、オペランド
と桁上げ選択回路４２からの桁上げ入力信号Cin
とを組合せる。Langdon外の論文“Concurrent
Error Dection for Group Look−Ahead
Binary Addres”、IBM Techinal Report、
TR01.1200、1969年８月26日、はこのような桁上
げ先見加算器の動作を詳しく説明している。桁上
げ選択回路４２も通常のもので、例えば米国特許
第3986015号明細書に記載の如き回路を使用でき
る。Cinは２値信号であり、それが第１の状態に
あると、CLA４０の最下位ビツト位置に１の桁
上げが入力される。これに対して、Cinが反対の
第２状態にあると、０の桁上げが入力される。
CLA４０はオペランドＡ及びＢをCin信号と組合
せて、演算結果を表わす32ビツトの和Ｓを生成す
る。和Ｓは、４つの和バイトＳ〓〜Ｓ(3)に区分さ
れる32データ・ビツトs0〜s31を含む。和のビツ
ト及びバイトの重みづけはオペランドの場合と同
じである。

本実施例におけるCLA４０は、前述の
Langdon外の論文に記載されている型の加算器
であり、パリテイ回路４４でエラー検出を行うも
のとする。パリテイ回路４４は和ビツトs0〜s31
に応答して各和バイトＳ〓〜Ｓ(3)に対するパリテ
イ・ビツトを計算する。パリテイ回路４４も通常
のものであり、例えば前述の米国特許明細書に記
載の如き回路を使用できる。パリテイ回路４４の
出力は排他的OR（XOR）回路４６へ供給される。
XOR回路４６には、本発明の回路、すなわちパ
リテイ予測回路４８の出力も供給される。

パリテイ予測回路４８は、加算器４０へ供給さ
れる両方のオペランド及びCin信号を受取り、パ
リテイを予測して、和Ｓの各バイトに対する適切
に条件づけられたパリテイ・ビツトを供給する。
パリテイ予測回路４８の出力はXOR回路４６へ
送られ、そこでパリテイ回路４４からのパリテ
イ・ビツトと比較される。XOR回路４６は、回
路４４及び４８の出力が同じかどうかを示す信号
Ｅを出力する。

次に、数式を用いてパリテイ予測を説明する。
以下では、次のような表記法及びブール等価式を
用いる。

表記法 (1)′は反転を表わす。

(2) （ａ＋ｂ）はａ及びｂのORを表わす。

(3) （ab）はａ及びｂのANDを表わす。

(4) は排他的OR（XOR）を表わす。

(5) Tiはビツトｉの桁上げ伝播を表わす。

(6) Giはビツトｉの桁上げ生成を表わす。

(7) Hiはビツトｉの半和を表わす。

(8) Tx−ｙはビツトｘからビツトｙまでの桁
上げ伝播信号を表わす。

(9) Gx−ｙはビツトｘからビツトｙまでの桁
上げ生成信号を表わす。

(10) Pcx−ｙはビツトｘからビツトｙまでの桁
上げのパリテイを表わす。

(11) Psx−ｙはビツトｘからビツトｙまでの
和のパリテイを表わす。

(12) ０は最上位ビツトを表わす。

ブール等価式 (1.1) １ａ＝a′ (1.2) ａ＋ｂ＝ａｂab (1.3) ａ＋a′b＝ａ＋ｂ (1.4) Ti＝（ai＋bi） (1.5) Gi＝（aibi） (1.6) Hi＝（aibi）＝TiGi′ “桁上げ”は、同じ桁のオペランド・セグメン
トを組合せることによつて生成され、次の上位桁
のオペランド・セクメントの組合せへ伝播される
量のことである。例えば“Cin”は、オペランＡ
及びＢの最下位バイトの加算に使用すべく加算器
に送られる。次の桁のオペランド・バイトＡ２及
びＢ２の組合せに対する桁上げ入力は、Ａ３，Ｂ
３及びCinの和の桁上げ出力である。

前述のLangdon外の論文は、桁上げ先見加算
器のための従来のパリテイ予測方式を記載してい
る。それによれば、加算に対するパリテイは次式
で与えられる。

Ps＝PsPbPc (1) 上式において、Psは和のパリテイ、Psはオペ
ランドＡのパリテイ、PbはオペランドＢのパリ
テイ、Pcは桁上げのパリテイをそれぞれ表わす。
上式を直接実現しようとすると、加算結果の生成
に関してかなりのパリテイ予測遅延が生じる。或
るビツトへの桁上げが計算されてしまうと、普通
は和を生成するのに１段分の遅延しか必要としな
いが、桁上げのパリテイPcを計算するためには、
各ビツトへの桁上げの計算後にXORトリーを必
要とし、従つて、演算結果よりもかなり遅れてパ
リテイが生成される。

加算操作に要する実行サイクルの数を減ららす
ためには、和のパリテイを予測することによつて
パリテイ及び演算結果が同時に得られるようにす
るのがよい。

Langdon外の論文では、パリテイ予測式の実
現は、今日までずつと踏襲されてきた初期の桁上
げ先見アーキテクチヤに基いている。当時の回路
技術ではフアンインに制限があつたため、オペラ
ンド及び和のバイトは２つの４ビツト・グループ
に分割されていた。各４ビツト・グループの和及
び桁上げ出力は、隣接する下位の４ビツト・グル
ープからの桁上げ先見の生成によつて左右されて
いた。Longdon外の論文に見られる従来のパリ
テイ予測の公式化は、次のステツプに従うセグメ
ント化を反映している。

１ 和及びオペランドの各バイトを２つの４ビツ
ト・グループに分ける。

２ 隣接する下位のグループに応じて各グループ
への桁上げを生成する。

３ グループ内部の半和Hiを生成する。

４ グループ内部の伝播信号Ｔ及び生成信号Ｇを
生成する。

５ 次に従つてグループのパリテイを計算する。

Ps＝PaPbG0G1２（G0H1H2′＋G1H2）Cin（H
0′＋H1H2′）（2a） ６ あるいは次式を使つてもよい。

Ps＝T0T1T2H3（G0H1H2′＋G1H2）（CinH0′
＋CinH1H2′）（2b） 式（2a）及び（2b）は何れも４ビツトのグル
ープを仮定しているので、８ビツト・バイトに適
用するには修正する必要がある。式（2a）の場
合は次のようになる。

Ps＝Pa1Pb1G0G1G2（G0H1H2′＋G1H2）C4（
H0′ ＋H1H2′）Pa2Pb2G4５G6（G4H5H6′＋G5
H6）Cin（H4′＋H5H6′）(3) 上式において、Pa1、Pb1は和バイトの最初の
４ビツト・グループのパリテイを表わし、Pa2、
Pb2は第２の４ビツト・グループのパリテイを表
わす。C4はバイトの上位４ビツトへの桁上げで
ある。式(3)を実現するには、バイト、入力のバリ
テイ及び第３ビツトへの桁上げに対して13個の
XORゲートを必要とする。式（2b）を和バイト
のパリテイ予測のために修正すると次のようにな
る。

Ps＝T0T1T2H3（G0H1H2′＋G1H2）（C4H0′ ＋C4H1H2′）T4T5T6H7（G4H5H6′ ＋G5H6）（CinH4′＋CinH5H6′） (4) 式(4)の場合は、必要なXORゲートの数が11に
減つている。

前述のように、加算操作におけるパリテイは式
(1)で与えられるが、本発明もこれに基いているの
で、次に再記しておく。

Ps＝PaPbPc （2.1） バイト当りのパリテイを１ビツトにするのであ
れば、和の各バイトに対して式（2.1）を実現し
なければならない。そのため、本発明では和バイ
トのグループ分けを行う。。例えば、次のように
和バイトを２ビツト−３ビツト−３ビツトグルー
プに分ける。

上記において、和バイトＳ(j)のビツトは、番号
ｉが最上位であり、ｉ＋７が最下位である。他の
和バイト及びオペライト・バイトについてもビツ
トの重みづけは同じである。Cinは１つ下位の和
バイトＳ（ｊ＋１）からの桁上げ出力を表す。た
だしｊ＝３の場合は、桁上げ選択回路４２からの
桁上げ信号になる。Cin1はビツト・グループｉ
＋２〜ｉ〜４への桁上げ入力であり、Cin2はビ
ツト・ウループｉ〜ｉ＋１への桁上げ入力であ
る。

和バイトのパリテイはその各ビツトs0〜s7の排
他的ORをとることによつて得られるが、上述の
グループ分けに従うと次式で与えられる。

Ps0−７＝Ps0−１Ps2−４Ps5−７ （2.2） 式（2.1）に従つて右辺の各項を書き直すと次
のようになる。

Ps5−７＝Pa5−７Pb5−７Pc5−７ Ps2−４＝Pa2−４Pb2−４Pc2−４ Ps0−１＝Pa0−１Pb0−１Pc0−１ ３ビツトのグループにおいては、次式から４つ
の桁上げが計算される。

Cin＝当該グループへの桁上げ入力 Ci＝Gi＋TiCin Ci−１＝Gi−１＋（Ti−１）G1＋（Ti−１）TiCin Ci−２＝当該グループからの桁上げ出力 ビツト５〜７のグループにおける桁上げは次の
ようになる。

Cin＝前の桁上げ C7＝G7＋T7Cin C6＝G6＋T6G7＋T6T7Cin C5＝Cout 従つて、 Pc5−７＝CinC7C6＝Cin（G7＋T7Cin）（G6＋T6
G7＋T6T7Cin）（3.2） 式（1.1）、（１、２）及び（1.6）を用いて右辺
の第２項を書き直すと、 G7＋T7Cin＝G7T7CinG7T7Cin＝G7T7Cin（１＋G7）
＝G7H7Cin（3.3） 同様にして式（3.2）の右辺第３項を書き直す
と、 G6＋T6G7＋T6T7Cin＝G6T6G7G6T6G7T6T7CinG6T6
T7Cin T6T7G7CinT6T7G6G7Cin （3.4） ここで、 ｘ＝T6G7G6T6G7＝T6G7（１G6）＝T6G7G6′＝H6G7 ｙ＝T6T7Cin（１G6）＝H6T7Cin ｚ＝T6T7Cin（１G6）＝H6T7G7Cin とおくと、 G6＋T6G7＋T6T7Cin＝G6ｘｙｚ＝G6G6G7H6T7C
inH6T7G7Cin ＝G6H6G7H6T7Cin（１G7） となるから、結局式（3.4）は次式のようになる。

G6＋T6G7＋T6T7Cin＝G6H6G7H6T7Cin （3.5） 式（3.3）及び（3.5）を式（3.2）に代入する
と、 Pc5−７＝Cin（G7H7Cin）（G6H6T7H6H7Cin） ＝G6G7H6G7Cin（１H7H6H7） ＝G6G7H6G7Cin（１Ｈ（１H6） ＝G6G7H6G7Cin（１H7H6′） ＝G6G7H6G7Cin（H7′＋H6） （3.6） 同様にして次式も導ける。

Po2−４＝G3G4H3G4Cin1（H4′＋H3） （3.7） Pc0−１は２ビツトのグループに対するもので
あり、このグループにおける桁上げは、 Cin2＝桁上げ入力 C1＝G1＋T1Cin2 C0＝桁上下出力 であるかる、Pc0−１は次のように導ける。

Pc0−１＝Cin2C1＝Cin2（G1＋T1Cin2） ＝Cin2G1T1Cin2G1T1Cin2＝Cin2G1T1Cin2（
１G1） ＝Cin2G1H1Cin2＝G1Cin2（１H1）＝G1H1′
Cin2（3.8） バイト内の各グループの桁上げの予測パリテイ
をまとめると次のようになる。

Pc5−７＝G6G7H6G7Cin（H7′＋H6） （3.6） Pc2−４＝G3G4H3G4Cin1（H4′＋H3） （3.7） Pc0−１＝G1H1′Cin2 （3.8） グループのパリテイ 桁上げのパリテイ予測のための式を用いて、３
つの和グループのパリテイを導くことができる。

ビツト５、６及び７のグループに対するパリテ
イPa及びPbは次のようになる。

Pa5−７＝a5a6a7 Pb5−７＝b5b6b7 従つて、和ビツトs5〜s7のパリテイは Ps5−７a6a7b5b6b7G6G7H6G7Cin（H7
′＋H6） ここで、 a6b6G6＝a6b6a6b6＝a6＋b6＝T6 a7b7G7＝T7 及び a5b5＝H5 が成立するから、パリテイは次のようになる。

Ps5−７＝T6T7H5H6G7Cin（H7′＋H6） （4.1） 同様にして、和の他のグループ・バリテイも次
のように導くことができる。

Ps2−４＝T3T4H2H3G4Cin1（H4′＋H3）（4.2） Ps0−１＝T1H0H1′Cin2 （4.3） 式（4.1）の右辺は次ように書き直せる。

T6T7H5H6G7（H7′＋H6）Cin ＝T6T7（Cin＋Cin′）H5H6G7（H7′H6）Cin
） ＝T6T7CinT7Cin′H5H6G7（H7′＋H6）Cin ここで、 T7CinCin（H7′＋H6）＝Cin（T7（H7′＋H6））＝C
in（T7′（H7′＋H6）＋T7H7H6′）＝Cin（T7′＋T7′H
6
＋T7H7H6′） ＝Cin（T7′＋T7H7H6′）＝Cin（T7′＋T7T7G7′H6） ＝Cin（T7′＋T7G7′H6）＝Cin（T7′＋G7′H6′） であるから、 Ps5−７＝H5T6H6G7T7Cin′Cin（T7′G7′H6
） となり、ここで T7Cin′Cin（T7′＋G7′H6′）＝Cin（T7′＋G7′H6
′）＋T7Cin′ とすると、 Ps5−７＝H5T6H6G7（（T7′＋G7′H6′）Cin＋T7
Cin′） 上式で右辺中で、 T6H6G7＝G7＋T6G7′ であるから、結局次式が成立する。

Ps5−７＝H5（G6＋T6G7′）（（T7′＋G7′H6′）C
in＋T7Cin′）（4.4） 式（4.4）の右辺は排他的ORを２つしか含んで
いない。ビツト２〜４に対しても同様にして導く
ことができる。

Ps2−４＝H2（G3＋T3G4′）（（T4′＋G4′H3′）C
in1＋T4Cin1）（4.5） ビツト０及び１に対する和のパリテイは次のよ
うになる。

Ps0−１＝H0T1Cin2T1Cin2′H1′Cin2 ＝H0T1Cin2T1Cin2′（T1′＋G1）Cin2 ＝H0T1Cin2′Cin2（T1（T1′＋G1）） ＝H0T1Cin2′Cin2（T1′（T1′＋G1））＋T1（T1
G1′）） ＝H0T1Cin2′Cin2（T1′＋T1G1′） ＝H0T1Cin2′Cin2（T1′＋G1′） ＝H0（T1Cin2′＋（Cin2′＋T1G1）＋Cin2（T1′＋
G1′（T1′＋Cin2）） ＝H0（T1Cin2′＋Cin2（T1′＋G1′）） ＝H0（T1Cin2′＋G1′Cin2｝ （4.6） バイト内の各グループに対する和のパリテイを
まとめると次のようになる。

Ps5−７＝H5（G6＋T6G7′）（（T7′＋G7′H6′）C
in＋T7Cin′）（4.4） Ps2−４＝H2（G3＋T3G4′）（（T4′＋G4′H3′）C
in1＋T4Cin1′）（4.5） Ps0−１＝H0（T1Cin2′＋G1′Cin2） （4.6） 式（4.4）〜（4.6）は、和バイトの３つのグル
ープに対する第１のパリテイ予測方法を記述する
ものである。

式（4.1）〜（4.3）から和バイトのグループに
対する第２のパリテイ予測法を導くことができ
る。これは正の桁上げ入力項だけを用いるもので
ある。式（4.1）及び（4.2）は次のように変形さ
れる。

Ps5−７＝T6T7H5H6G7Cin（H7′＋H6）＝T7H5
T6T6G6′G7Cin（H7′＋H6） ＝T7H5T6（１G6′G7）Cin（H7′＋H6） ＝T7H5（G6＋T6G7′）Cin（H7′＋H6）（4.7） 同様に、 Ps2−４＝T4H2（G3＋T3G4′）Cin1（H4′＋H3）
（4.8） Ps0−１を与える式（4.3）は変わらない。

これで和のパリテイを与えるための２つの方法
が導かれたことになる。第１の方法は式（4.4）
（4.5）及び（4.6）に従い、第２の方法は式
（4.7）、（4.8）及び（4.3）に従う。次にこれらの
式を用いて和のバイトのパリテイを決定するステ
ツプについて述べる。和バイトのパリテイは桁上
げ入力項によつて左右される。前述のようなグル
ープ分けの場合、桁上げ入力項は次のようにな
る。

Cin＝当該バイトへの桁上げ入力 Cin1＝G5−７＋T5−7Cin Cin2＝G2−７＋T2−7Cin これから明らかなように、バイトのパリテイは
Cinによつて異なるが、バイト内部の桁上げには
関係しない。前述の第１及び第２の方法を規定す
る式をこれらの桁上げ入力項を用いて書き直すと
次のようになる。

方法１ Ps5−７＝H5（G6＋T6G7′）（（T7′＋G7′H6′）C
in＋T7Cin′）（5.1） ２−４＝H2（G3＋T3G4′）（（T4′＋G4′H3′）（
G5−７＋T5− 7Cin）＋T4（G5−７＋T5−7Cin）′） （5.2） Ps0−１＝H0T1（G2−７＋T2−7Cin）′＋G1′（G1′
（G2−７＋T2−7Cin））（5.3） 方法２ Ps5−７＝H5T7（G6＋T6G7′）Cin（H7′＋H6）（
5.4） Ps2−４＝H2T4（G3＋T3G4′）（（G5−７＋T5−7
Cin）（H4′＋H3））（5.5） Ps0−１＝T1H0（G2−７＋T2−7Cin）H1′ （5.6） 何れの方法においても、和バイトのパリテイは
３つの式の排他的ORをとることによつて得られ
る。第１の方法でパリテイを生成する場合。必要
な排他的ORゲートの数は７つである。

これらの式を実現する場合、Cinの計算に数サ
イクルを要することがあるので、各バイトについ
てCinが予測される。桁上げ回路はよく知られて
おり、例えばLangdon外の論文にある式(3)〜(6)
によつて表現される。Cinが０の場合及びCinが
１の場合のパリテイを得るのに並列ハードウエア
を使用することができる。これは、方法１では次
のようになる。

Cin＝１の場合 Ps5−７＝H5（G6＋T6G7′）（T7′＋G7′H6′）（5
.1a） Ps2−４＝H2（G3＋T3G4′）（（T4′＋G4′H3）（G
5−７＋T5−７） ＋T4（G5−7′T5−7′）） （5.2a） Ps0−１＝H0（T1（G2−7′T2−7′）＋G1′（G2−７
＋T2−７））（5.3a） Cin＝０の場合 Ps5−７＝H5（G6＋T6G7′）T7 （5.4a） Ps2−４＝H2（G3＋T3G4′）（（T4′＋G4′H3′）G
5−７＋T4G5−7′）（5.5a） Ps0−１＝H0（T1G2−7′＋G1G2−７）（5.6a） 式（5.1a）及び（5.4a）はそれぞれ次のように
書き直すことができる。

Ps5−７＝H5（T6′G7′＋G6′H7＋G6G7｝ （5.1b） Ps5−７＝H5（T6′G7′＋T6T7′＋G6′G7） （5.4b） 第４図はパリテイ予測回路４８の構成を示した
もので、桁上げ生成回路５０、Ｈ、Ｔ及びＧを生
成する中間項生成回路５２、グループ・パリテイ
予測回路５６、並びに複数の３入力排他的OR
（XOR）回路５８を含んでいる。

桁上げ生成回路５０の構成及び動作はすべて公
知のものであり、外部からのCin、オペランドＡ
及びオペランドＢに応答して、バイト桁上げ信号
Cin、Cin(2)、Cin(1)及びCin〓を生成する。これ
らは、或る和バイトから次の上位桁の和バイトへ
の桁上げを表わす。例えばCinは、最下位の和ビ
ツトを生成する回路への桁上げ入力を表わし、オ
ペランドＡ及びＢの最下位ビツトと組合わされ
る。Cin(2)は最下位の和ビツトＳ(3)の生成から生
じる桁上げ出力を表わし、和バイトＳ(2)の生成の
ための桁上げ入力となる。同様に、Cin(1)及び
Cin〓はそれぞれ和バイトＳ(1)及びＳ〓を生成す
るための桁上げ入力である。桁上げ生成回路５０
からの桁上げ信号は式（5.1）〜（5.6）における
Cin項に対応している。Cinの生成は容易である。
例えば第４図では、反転器５１によつてCin〓の
補数であるCin〓′を生成している。第４図には
示していないが、他のCinの補数も同様にして生
成することができる。

第５図は、最初の和バイトＳ〓のパリテイ・ビ
ツトを計算するために、式（1.4）〜（1.6）に従
つて中間項Ｈ、Ｔ及びＧを生成する回路を示して
いる。第５図から明らかなように、これらの項は
オペランドＡ及びＢの最上位バイトを構成する８
ビツトa0〜a7及びb0〜b7から生成される。第６
図及び第７図は、AWDゲート及びORゲートの
組合せによつてG5−７、T5−７、G2−７及び
T2−７を生成する回路を示している。これらの
項も公知であり、Langdon外の論文の第２頁に
記載されている。第５図〜第７図の回路は、オペ
ランド・レジスタ３０を除いて、中間項生成回路
５２に含まれる。図には示していないが、中間項
生成回路５２は和バイトＳ(1)〜Ｓ(3)のための同様
な回路を含んでいる。

第４図に示したグループ・パリテイ予測回路５
６は、桁上げ生成回路５０からの桁上げ信号及び
それらの補数信号を回路５２からの中間項信号と
組合せることにより、和バイトＳ〓〜Ｓ(3)に対す
る予測パリテイ・ビツトP0〜P3を計算するのに
必要なグループ・パリテイ予測ビツトを生成す
る。以下では、グループ・パリテイ予測回路５６
において、パリテイ・ビツトP0の計算に必要な
グループ・パリテイ・ビツトを生成する部分だけ
を説明するが、他のグループ・パリテイ・ビツト
も同様にして生成することができる。

和バイトＳ〓のパリテイ・ビツトP0を計算す
るためには、前述の２組の式（５、１）〜（5.3）
及び（5.4）〜（5.6｝の何れかに従つて３つのグ
ループ・パリテイ・ビツトPs0−１、Ps2−４及
びPs5−７を生成しなければならない。

方法１すなわち式（5.1）〜（5.3）に従つてグ
ループ・パリテイ・ビツトを生成する回路を第８
図〜第１０図に示す。これらの回路は最終段の
XORゲート６０，６２及び６４からグループ・
パリテイ・ビツトPs5−７、Ps2−４、及びPs0−
１をそれぞれ生成する。これらのグループ・パリ
テイ・ビツトはXOR回路５８で組合わされて、
和バイトＳ〓の予測パリテイ・ビツトP0が生成
される。

第１１図〜第１３図は、式（5.4）〜（5.6）に
従つてグループ・パリテイ・ビツトPs5−７、
Ps2−４及びPs0−１を生成する回路を示してい
る。これらのグループ・パリテイ・ビツトもその
排他的ORをとることによつて予測パリテイ・ビ
ツトP0を生成する。

第８図〜第１３図の回路を構成している種々の
論理ゲートの入出力接続は、図から明らかなよう
に、式（5.1）〜（5.6）にそれぞれ従つてなされ
ている。

Ｅ 発明の効果 本発明によれば、最小限の遅延で加算操作のた
めパリテイ予測を行うことができる。

【図面の簡単な説明】

第１図は本発明に従うパリテイ予測回路を組込
んだ加算器の構成を示すブロツク図。第２図は本
発明を適用し得る計算機システムの概略を示すブ
ロツク図。第３図は第２図の計算器システムにお
けるCPUの構成を示すブロツク図。第４図はパ
リテイ予測回路４８の構成を示すブロツク図。第
５図乃至第７図は中間項生成回路５２の一部を示
す論理回路図。第８図乃至第１３図はグループ・
パリテイ予測回路５６の構成を示す論理回路図。

Claims (1)

1. 【特許請求の範囲】 １ ２つのオペランド及び桁上げ入力を受取つて
   和を表わす演算結果を出力する加算器のためのパ
   リテイ予測回路であつて、 前記和のバイトを構成する８ビツトをそれぞれ
   所定数のビツトから成る複数のグループ（s0s1、
   s2s3s4、s5s6s7）に分け、前記オペライド及び前
   記桁上げ入力に応答して各該グループに対するグ
   ループ・パリテイ信号（Ps0−１、Ps2−４、Ps5
   −７）を、１のオペランドを成すビツトのグルー
   プ（a0−１、a2−４、a5−７）各々に対するパ
   リテイ（Pa0−１、Pa2−４、Pa5−７）と他の
   オペランドを成すビツトのグループ（b0−１、
   b2−４、b5−７）各々に対するパリテイ（Pb0−
   １、Pb2−４、Pb5−７）と各グループに対する
   桁上げ信号のパリテイ（Pc0−１、Pc2−４、
   Pc5−７）との排他的論理和 Ps0−１＝Pa0−１Pb0−１Pc0−１ Ps2−４＝Pa2−４Pb2−４Pc2−４ Ps5−７＝Pa5−７Pb5−７Pc5−７ をとつて生成するグループ・パリテイ予測回路
   と、 前記和のバイトに対するパリテイ信号Ｐを、前
   記グループ・パリテイ信号の排他的論理和 Ｐ＝Pa0−１Ps2−４Pc5−７ をとることによつて、生成する排他的OR回路と を設けたことを特徴とするパリテイ予測回路。