JP2554452B2 - 自己検査型補数加算器ユニット - Google Patents
自己検査型補数加算器ユニットInfo
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- JP2554452B2 JP2554452B2 JP6151942A JP15194294A JP2554452B2 JP 2554452 B2 JP2554452 B2 JP 2554452B2 JP 6151942 A JP6151942 A JP 6151942A JP 15194294 A JP15194294 A JP 15194294A JP 2554452 B2 JP2554452 B2 JP 2554452B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Description
【０００１】
【産業上の利用分野】本発明は、各々、複数のマルチビ
ットディジットおよび関連のパリティビットを有するオ
ペランドからの高性能減算用の、自己チェック型補数加
算器ユニットに関する。
ットディジットおよび関連のパリティビットを有するオ
ペランドからの高性能減算用の、自己チェック型補数加
算器ユニットに関する。
【０００２】
【従来の技術】浮動小数点プロセッサの能力の臨界要因
の一つは、加算および減算の迅速な実行である。こうし
たプロセッサの設計上の要件に合致する最適な方法は、
繰り上げ選択加算器のコンセプトを使用することである
（ＵＳ−ＰＳ４、９８２、３５７）。繰り上げ選択加算
器は２個の仮の和を生成し、その１方はオペランドに対
しｃａｒｒｙ−ｉｎがあるという仮定に基づき、他方は
ｃａｒｒｙ−ｉｎがないという仮定に基づく。加算の際
に発生したバイト繰り上げに基づき、部分和を上記仮の
和から選択して真の和を生成する。この繰り上げ選択加
算器の能力は、それらを公知の繰り上げ先取りコンセプ
トと組み合わせて増大させることができる。そのコンセ
プトでは、真の和を得るため採用する正確な部分和を選
択する際に使用したバイト繰り上げ数を、繰り上げ先取
り回路によって生成する（ＩＢＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、３０巻，Ｎ
ｏ．１０、１９８８年３月、ｐｐ．３３１−３３４）。
の一つは、加算および減算の迅速な実行である。こうし
たプロセッサの設計上の要件に合致する最適な方法は、
繰り上げ選択加算器のコンセプトを使用することである
（ＵＳ−ＰＳ４、９８２、３５７）。繰り上げ選択加算
器は２個の仮の和を生成し、その１方はオペランドに対
しｃａｒｒｙ−ｉｎがあるという仮定に基づき、他方は
ｃａｒｒｙ−ｉｎがないという仮定に基づく。加算の際
に発生したバイト繰り上げに基づき、部分和を上記仮の
和から選択して真の和を生成する。この繰り上げ選択加
算器の能力は、それらを公知の繰り上げ先取りコンセプ
トと組み合わせて増大させることができる。そのコンセ
プトでは、真の和を得るため採用する正確な部分和を選
択する際に使用したバイト繰り上げ数を、繰り上げ先取
り回路によって生成する（ＩＢＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、３０巻，Ｎ
ｏ．１０、１９８８年３月、ｐｐ．３３１−３３４）。
【０００３】迅速な減算を実施するために、この２個の
加算器を組み合わせたタイプを使用することができる。
各加算器のオペランドの１つの補数をとる際に、この加
算器は共通のｃａｒｒｙ−ｉｎ信号を受信する。両加算
器は補数（complementary）加算によって減算を実行
し、一方は和（Ａ＋Ｂ＋１）を生成し、他方は和（Ａバ
ー＋Ｂ＋１）を生成する。正記号の和を以降に補数をと
る必要のない正しい結果として選択する。こうした処理
をおこなう加算器を補数加算器と称する。なお、ここで
本明細書では数１の表記を便宜上「Ａバー」と記載す
る。
加算器を組み合わせたタイプを使用することができる。
各加算器のオペランドの１つの補数をとる際に、この加
算器は共通のｃａｒｒｙ−ｉｎ信号を受信する。両加算
器は補数（complementary）加算によって減算を実行
し、一方は和（Ａ＋Ｂ＋１）を生成し、他方は和（Ａバ
ー＋Ｂ＋１）を生成する。正記号の和を以降に補数をと
る必要のない正しい結果として選択する。こうした処理
をおこなう加算器を補数加算器と称する。なお、ここで
本明細書では数１の表記を便宜上「Ａバー」と記載す
る。
【数１】
【０００４】繰り上げ選択加算器の正確な処理をチェッ
クするために、和の比較回路（ＵＳ−ＰＳ５、０１８、
０９３）あるいはパリティ予測ツリーを使用することが
できる（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓ
ｕｒｅ Ｂｕｌｌｅｔｉｎ、１３巻，Ｎｏ．６、１９７
０年１１月、ｐｐ．１５０４−１５０５）。インクレメ
ンタおよびデクレメンタ回路（ＩＢＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、３３
巻，Ｎｏ．１Ｂ、１９９０年６月、ｐｐ．２２７）で使
用されたような方法で、仮の結果にたいするパリティ予
測により繰り上げ選択加算器の演算をチェックする経費
を減少させることも公知である。しかし、この構成は回
路や処理時間、特に補数加算器に応用する際に、かなり
の経費が必要となる。
クするために、和の比較回路（ＵＳ−ＰＳ５、０１８、
０９３）あるいはパリティ予測ツリーを使用することが
できる（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓ
ｕｒｅ Ｂｕｌｌｅｔｉｎ、１３巻，Ｎｏ．６、１９７
０年１１月、ｐｐ．１５０４−１５０５）。インクレメ
ンタおよびデクレメンタ回路（ＩＢＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、３３
巻，Ｎｏ．１Ｂ、１９９０年６月、ｐｐ．２２７）で使
用されたような方法で、仮の結果にたいするパリティ予
測により繰り上げ選択加算器の演算をチェックする経費
を減少させることも公知である。しかし、この構成は回
路や処理時間、特に補数加算器に応用する際に、かなり
の経費が必要となる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、補数
加算器を使用して高性能減算用の自己チェック機能のあ
る加算器ユニットを提供することである。また、本発明
の他の目的は、結果を生成する時間とほぼ同じ時間内に
小型の回路によって、その結果にたいするチェック信号
を生成することである。
加算器を使用して高性能減算用の自己チェック機能のあ
る加算器ユニットを提供することである。また、本発明
の他の目的は、結果を生成する時間とほぼ同じ時間内に
小型の回路によって、その結果にたいするチェック信号
を生成することである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、高性能減算は補数加算器として演
算をおこなう２個の繰り上げ選択加算器によって達成さ
れる。各繰り上げ選択加算器は、仮定のｃａｒｒｙ−ｉ
ｎ／ｎｏ−ｃａｒｒｙ−ｉｎ条件に基づいた仮想和を生
成する一対のリップル繰り上げ加算器を有する。平行し
て、繰り上げ先取り回路は、オペランドから真の和を形
成するための複数の部分和を選択するために使用する真
の繰り上げ信号を作る。繰り上げ選択加算器は、真の表
示および補数表示で加算器の入力に送信するオペランド
の差Ａ−ＢおよびＢ−Ａを作る。この結果の記号に基づ
き、これら差の一方が減算の結果として選択される。
に、本発明によれば、高性能減算は補数加算器として演
算をおこなう２個の繰り上げ選択加算器によって達成さ
れる。各繰り上げ選択加算器は、仮定のｃａｒｒｙ−ｉ
ｎ／ｎｏ−ｃａｒｒｙ−ｉｎ条件に基づいた仮想和を生
成する一対のリップル繰り上げ加算器を有する。平行し
て、繰り上げ先取り回路は、オペランドから真の和を形
成するための複数の部分和を選択するために使用する真
の繰り上げ信号を作る。繰り上げ選択加算器は、真の表
示および補数表示で加算器の入力に送信するオペランド
の差Ａ−ＢおよびＢ−Ａを作る。この結果の記号に基づ
き、これら差の一方が減算の結果として選択される。
【０００７】制御信号として繰り上げ先取り回路の一つ
から高位の繰り上げを受けるマルチプレクサ回路によっ
て適切な差の選択がなされる。結果をチェックするため
にパリティ予測ツリーを使用する代わり、本発明は仮想
和のパリティ信号の交差比較、また同時に繰り上げ先取
り回路で生成した繰り上げ信号の比較を提供する。この
技術は演算における並行演算の増加と回路の経費の減少
を両立させる。したがってチェック信号は減算の結果と
ほぼ同時に得られる。
から高位の繰り上げを受けるマルチプレクサ回路によっ
て適切な差の選択がなされる。結果をチェックするため
にパリティ予測ツリーを使用する代わり、本発明は仮想
和のパリティ信号の交差比較、また同時に繰り上げ先取
り回路で生成した繰り上げ信号の比較を提供する。この
技術は演算における並行演算の増加と回路の経費の減少
を両立させる。したがってチェック信号は減算の結果と
ほぼ同時に得られる。
【０００８】
【実施例】本発明の理解を容易にするため、減算を行う
ための補数加算器として繰り上げ選択加算器を使用する
原理について添付の図１を参照にして説明する。この図
は２個の繰り上げ選択加算器６、１２を示し、各加算器
は一対のリップル繰り上げ加算器７、８および１３、１
４を有する。これら加算器は、各々が２つのバイナリコ
ーディド・ディジットを表す４つ（あるいはそれ以上）
のオペランドバイトを処理するように構成されている。
繰り上げ選択加算器６、１２もそれぞれ繰り上げ先取り
回路９、１５を有し、オペランドからリップル繰り上げ
加算器７、８および１３、１４の演算にたいし並列に繰
り上げ信号を生成する。マルチプレクサ回路１０および
１６を、それぞれ加算器７、８および１３、１４の和出
力端に接続する。マルチプレクサ回路１０は繰り上げ先
取り回路９からの繰り上げ信号によって制御され、加算
器７あるいは８からの部分和をゲート処理して繰り上げ
選択加算器６の出力バスに出力する。したがって、マル
チプレクサ回路１６は繰り上げ先取り回路１５からの繰
り上げ信号によって制御され、加算器１３あるいは１４
からの部分和の同様な選択を行う。繰り上げ選択加算器
６はオペランドＡおよびＢを受け、その差Ａ−Ｂを生成
するか、加算の場合にはオペランドＡおよびＢを受けそ
の和Ａ＋Ｂを形成する。繰り上げ選択加算器１２はオペ
ランドＡバーおよびＢを受け、その差Ｂ−Ａを生成す
る。繰り上げ選択加算器６および１２の出力バスをマル
チプレクサ回路１８に接続し、回路１８は繰り上げ先取
り回路９からの最も高位の数字順序の繰り上げ信号によ
って制御される。この繰り上げ信号が１なら、マルチプ
レクサ回路１８は出力バス１９へ第１繰り上げ選択加算
器６の結果Ａ−Ｂをゲート通過させるように設定され、
一方繰り上げ信号が０なら、繰り上げ選択加算器１２の
結果Ｂ−Ａを選択し、出力バス１９へ送るようにマルチ
プレクサ回路１８は設定される。加算器７、８の演算を
以下に示した１０進数字で表される例によって詳細に説
明する。
ための補数加算器として繰り上げ選択加算器を使用する
原理について添付の図１を参照にして説明する。この図
は２個の繰り上げ選択加算器６、１２を示し、各加算器
は一対のリップル繰り上げ加算器７、８および１３、１
４を有する。これら加算器は、各々が２つのバイナリコ
ーディド・ディジットを表す４つ（あるいはそれ以上）
のオペランドバイトを処理するように構成されている。
繰り上げ選択加算器６、１２もそれぞれ繰り上げ先取り
回路９、１５を有し、オペランドからリップル繰り上げ
加算器７、８および１３、１４の演算にたいし並列に繰
り上げ信号を生成する。マルチプレクサ回路１０および
１６を、それぞれ加算器７、８および１３、１４の和出
力端に接続する。マルチプレクサ回路１０は繰り上げ先
取り回路９からの繰り上げ信号によって制御され、加算
器７あるいは８からの部分和をゲート処理して繰り上げ
選択加算器６の出力バスに出力する。したがって、マル
チプレクサ回路１６は繰り上げ先取り回路１５からの繰
り上げ信号によって制御され、加算器１３あるいは１４
からの部分和の同様な選択を行う。繰り上げ選択加算器
６はオペランドＡおよびＢを受け、その差Ａ−Ｂを生成
するか、加算の場合にはオペランドＡおよびＢを受けそ
の和Ａ＋Ｂを形成する。繰り上げ選択加算器１２はオペ
ランドＡバーおよびＢを受け、その差Ｂ−Ａを生成す
る。繰り上げ選択加算器６および１２の出力バスをマル
チプレクサ回路１８に接続し、回路１８は繰り上げ先取
り回路９からの最も高位の数字順序の繰り上げ信号によ
って制御される。この繰り上げ信号が１なら、マルチプ
レクサ回路１８は出力バス１９へ第１繰り上げ選択加算
器６の結果Ａ−Ｂをゲート通過させるように設定され、
一方繰り上げ信号が０なら、繰り上げ選択加算器１２の
結果Ｂ−Ａを選択し、出力バス１９へ送るようにマルチ
プレクサ回路１８は設定される。加算器７、８の演算を
以下に示した１０進数字で表される例によって詳細に説
明する。
【０００９】Ａ＝ ５３ ７６ ２７ ６３ Ｂ＝ ２２ ５６ ４３ ５２
【００１０】加算器７、８は、各々が２個の数字を表す
部分結果のバイトを生成する。 繰り上げ＝０ ７５ （３２） ７０ （１５） 加算器７の部分結果 繰り上げ＝１ （７６） ３３ （７１） １６ 加算器８の部分結果 繰り上げ先取り−＞１ ０ １ ０ Ａ＋Ｂ＝ ７６ ３２ ７１ １５ 結果
部分結果のバイトを生成する。 繰り上げ＝０ ７５ （３２） ７０ （１５） 加算器７の部分結果 繰り上げ＝１ （７６） ３３ （７１） １６ 加算器８の部分結果 繰り上げ先取り−＞１ ０ １ ０ Ａ＋Ｂ＝ ７６ ３２ ７１ １５ 結果
【００１１】この結果のパリティビットを図２に示すよ
うな等価回路２１のツリーであるパリティ予測回路２０
によって加算器７、８の演算と並列にチェックする。こ
のツリーの入力信号は、繰り上げ先取り回路９の演算か
ら得られたバイトｉのビット位置０乃至７の繰り上げ信
号Ｃi0乃至Ｃi7である。さらに、このツリーはオペラン
ドＡとＢのうちバイトｉのパリティビットＰAiおよびＰ
Biを受ける。比較回路２２の演算により、ツリー２０の
出力が和Ｓ＝Ａ＋ＢのパリティビットＰSiと比較され、
チェック信号を生成する。これは図２においてバイトｉ
で示される。図示しない手段によって、バイトｉのパリ
ティビットＰSiが加算器６で生成され、また、これがマ
ルチプレクサ回路１０によって選択された結果の部分で
ある。等価回路２３によって比較が行われ、等価回路は
バイトｉのチェック信号ＣＨＫiを出力する。全てのバ
イトの信号ＣＨＫiをＮＡＮＤ回路２４によって組み合
わされて、マルチプレクサ回路１０によって選択した結
果にたいする共通チェック信号ＣＨＫSを生成する。そ
の信号ＣＨＫSがゼロなら、和の結果は正しく、一方１
なら和の結果バイトは誤りを有する。
うな等価回路２１のツリーであるパリティ予測回路２０
によって加算器７、８の演算と並列にチェックする。こ
のツリーの入力信号は、繰り上げ先取り回路９の演算か
ら得られたバイトｉのビット位置０乃至７の繰り上げ信
号Ｃi0乃至Ｃi7である。さらに、このツリーはオペラン
ドＡとＢのうちバイトｉのパリティビットＰAiおよびＰ
Biを受ける。比較回路２２の演算により、ツリー２０の
出力が和Ｓ＝Ａ＋ＢのパリティビットＰSiと比較され、
チェック信号を生成する。これは図２においてバイトｉ
で示される。図示しない手段によって、バイトｉのパリ
ティビットＰSiが加算器６で生成され、また、これがマ
ルチプレクサ回路１０によって選択された結果の部分で
ある。等価回路２３によって比較が行われ、等価回路は
バイトｉのチェック信号ＣＨＫiを出力する。全てのバ
イトの信号ＣＨＫiをＮＡＮＤ回路２４によって組み合
わされて、マルチプレクサ回路１０によって選択した結
果にたいする共通チェック信号ＣＨＫSを生成する。そ
の信号ＣＨＫSがゼロなら、和の結果は正しく、一方１
なら和の結果バイトは誤りを有する。
【００１２】加算器７、８が図１の加算器１３、１４で
示されるように二重なら、減算の正しい結果を選択する
ために結果の記号を使用することができる。これによ
り、減算は、減算対象のオペランドの補数を加える公知
の原理によって行われる。このことは以下に示す例によ
って示される。
示されるように二重なら、減算の正しい結果を選択する
ために結果の記号を使用することができる。これによ
り、減算は、減算対象のオペランドの補数を加える公知
の原理によって行われる。このことは以下に示す例によ
って示される。
【００１３】Ａ＝ ５ ３ ７ ６ ２ ７ ６ ３ Ｂ＝ ２ ２ ５ ６ ４ ３ ５ ２ Ａ−Ｂ＝ ３ １ １ ９ ８ ４ １ １ 正記号−
−−＞ 選択する Ｂ−Ａ＝−６ ８ ８ ０ １ ５ ８ ９ 負記号
−−＞ 選択する Ｂ−Ａ＝−６ ８ ８ ０ １ ５ ８ ９ 負記号
【００１４】この方法では、別途の再補数サイクルなし
で正しい結果が生成される。この二重加算器構造は補数
加算器と称される。図１の繰り上げ選択加算器６、１２
は補数加算器の機能を有しており、共通ｃａｒｒｙ−ｉ
ｎ信号を受ける。両加算器において、１つのオペランド
が真であり、他は以下によって補数される。
で正しい結果が生成される。この二重加算器構造は補数
加算器と称される。図１の繰り上げ選択加算器６、１２
は補数加算器の機能を有しており、共通ｃａｒｒｙ−ｉ
ｎ信号を受ける。両加算器において、１つのオペランド
が真であり、他は以下によって補数される。
【００１５】加算器１：Ｓ1＝Ａ＋Ｂバー＋Ｃi 加算器２：Ｓ2＝Ａバー＋Ｂ＋Ｃi なお、ここで本明細書では数２の表記を便宜上「Ｂバ
ー」と記載する。
ー」と記載する。
【数２】
【００１６】複数の結果の選択は繰り上げ先取り回路９
による高位のバイトｃａｒｒｙ−ｏｕｔに基づく。この
ｃａｒｒｙ−ｏｕｔが１なら、繰り上げ選択加算器６の
結果はマルチプレクサ回路１８の演算により出力バス１
９にゲート通過させられる。一方、ｃａｒｒｙ−ｏｕｔ
が０なら、繰り上げ選択加算器１２の和がバス１９にゲ
ート通過させられる。
による高位のバイトｃａｒｒｙ−ｏｕｔに基づく。この
ｃａｒｒｙ−ｏｕｔが１なら、繰り上げ選択加算器６の
結果はマルチプレクサ回路１８の演算により出力バス１
９にゲート通過させられる。一方、ｃａｒｒｙ−ｏｕｔ
が０なら、繰り上げ選択加算器１２の和がバス１９にゲ
ート通過させられる。
【００１７】この構成において、結果のチェックは分離
したパリティ予測ツリーおよび、和のパリティビットと
予測パリティの比較によって行うことができる。したが
って、繰り上げ選択加算器１２はパリティツリー２０に
対応するパリティツリー２６と接続させる。比較回路２
７は、比較回路２２が加算器６に行ったのと同じ機能を
加算器１２用に有する。この比較回路２２、２７の出力
信号はＯＲ回路２８によって組み合わされ、出力バス１
９で生成した差の結果にたいするチェック信号を生成す
る。
したパリティ予測ツリーおよび、和のパリティビットと
予測パリティの比較によって行うことができる。したが
って、繰り上げ選択加算器１２はパリティツリー２０に
対応するパリティツリー２６と接続させる。比較回路２
７は、比較回路２２が加算器６に行ったのと同じ機能を
加算器１２用に有する。この比較回路２２、２７の出力
信号はＯＲ回路２８によって組み合わされ、出力バス１
９で生成した差の結果にたいするチェック信号を生成す
る。
【００１８】図３に示したユニットは図１で示したコン
セプトを有する補数加算器を使用している。繰り上げ選
択加算器６に対応する繰り上げ選択加算器３０は、リッ
プル繰り上げ加算器３１、３２、繰り上げ先取り回路３
３、およびマルチプレクサ回路３４を有する。繰り上げ
選択加算器１２に対応する繰り上げ選択加算器３６は、
加算器３７、３８、繰り上げ先取り回路３９、およびマ
ルチプレクサ回路４０を有する。加算器３０、３６の出
力バスは、マルチプレクサ回路１８に対応し、加算器ユ
ニットの出力バス４３に接続したマルチプレクサ回路４
２に接続されている。差の結果を生成するこれらの回路
の機能は図１で説明したものに等しい。
セプトを有する補数加算器を使用している。繰り上げ選
択加算器６に対応する繰り上げ選択加算器３０は、リッ
プル繰り上げ加算器３１、３２、繰り上げ先取り回路３
３、およびマルチプレクサ回路３４を有する。繰り上げ
選択加算器１２に対応する繰り上げ選択加算器３６は、
加算器３７、３８、繰り上げ先取り回路３９、およびマ
ルチプレクサ回路４０を有する。加算器３０、３６の出
力バスは、マルチプレクサ回路１８に対応し、加算器ユ
ニットの出力バス４３に接続したマルチプレクサ回路４
２に接続されている。差の結果を生成するこれらの回路
の機能は図１で説明したものに等しい。
【００１９】この結果のチェックは比較論理４４によっ
て行われる。この比較論理は以下の考察に基づいてい
る。各々繰り上げ選択加算器を有する２つの補数加算器
があるので、各部分加算にたいして４つのパリティビッ
トが存在する。
て行われる。この比較論理は以下の考察に基づいてい
る。各々繰り上げ選択加算器を有する２つの補数加算器
があるので、各部分加算にたいして４つのパリティビッ
トが存在する。
【００２０】（１） Ｐ１＝Ｐ（ａ＋ｂ＋１） Ｐ２＝Ｐ（ａ＋ｂ＋０） Ｐ３＝Ｐ（ａバー＋ｂ＋０） Ｐ４＝Ｐ（ａバー＋ｂ＋０） Ｐ（ｘ）：ｘのパリティビット ａ，ｂ：部分オペランド なお、ここで本明細書では数３の表記を便宜上「ａバ
ー」と記載する。
ー」と記載する。
【数３】
【００２１】補数法則を適用すると、 −ａ＝ａ＋１ ａ＝−ａ−１
【００２２】上記式（１）に該当するアプリケーション
は以下の式を導く。 （２） （ａ＋ｂ）＝−（ａ＋ｂ）−１ ＝−ａ−ｂ−１ ＝ａバー＋１＋ｂ＋１−１ ＝ａバー＋ｂ＋１ −−−＞Ｐ２＝Ｐ３
は以下の式を導く。 （２） （ａ＋ｂ）＝−（ａ＋ｂ）−１ ＝−ａ−ｂ−１ ＝ａバー＋１＋ｂ＋１−１ ＝ａバー＋ｂ＋１ −−−＞Ｐ２＝Ｐ３
【００２３】（オペランドビットの数が偶数なら：Ｐ
（ｘ）＝Ｐ（ｘ）） （３） （ａ＋ｂ＋１）＝−（ａ＋ｂ＋１）−１ ＝−ａ−ｂ−１−１ ＝ａバー＋１＋ｂ＋１−１ ＝ａバー＋ｂ −−−＞Ｐ１＝Ｐ４
（ｘ）＝Ｐ（ｘ）） （３） （ａ＋ｂ＋１）＝−（ａ＋ｂ＋１）−１ ＝−ａ−ｂ−１−１ ＝ａバー＋１＋ｂ＋１−１ ＝ａバー＋ｂ −−−＞Ｐ１＝Ｐ４
【００２４】繰り上げ選択加算器３０では、加算器３１
が第１仮想和および関連のパリティビットＰi1を生成す
る第１加算器であるか考察され、加算器３２が第２仮想
和およびパリティビットＰi2を生成する第２加算器であ
るか考察される。ここで、ｉは仮想和のバイトを示す。
したがって、繰り上げ選択加算器３６では、加算器３７
が第３仮想和および関連のパリティビットＰi3を生成す
る第３加算器であるか考察され、加算器３８が第４仮想
和およびパリティビットＰi4を生成する第４加算器であ
るか考察される。この構成に基づき、上記式（２）、
（３）は、繰り上げ選択加算器３０、３６によって生成
した結果のチェックが、式（２）に関連して加算器３２
によって作られた第２仮相和のパリティビットＰi2と加
算器３７によって作られた第３仮説和のパリティビット
Ｐi3と比較して、また式（３）に関連して加算器３１に
よって作られた第１仮相和のパリティビットＰi1と加算
器３８によって作られた第４仮相和のパリティビットＰ
i4と比較して行われることを示している。このチェック
には、繰り上げ先取り回路３３、３９によって作られた
ｃａｒｒｙ−ｉｎビットＣi1とＣi2も含まれる。ｃａｒ
ｒｙ−ｉｎビットＣi1とＣi2はそれぞれ加算器３０、３
６からの真のｃａｒｒｙ−ｏｕｔビットＣ”i1とＣ”i2
と比較される。ここで、ｉは繰り上げ信号を関連させる
部分結果バイトを表している。これらの比較は、並列に
設けられた等価回路４５、４６、５０、５２から構成し
た比較論理４４にて行われる。等価回路からの出力信号
はＡＮＤ回路４８によって組み合わされる。ＮＡＮＤ回
路４９は、図３の加算器ユニットの全てのバイト位置の
ＡＮＤ回路４８からの出力信号を組み合わせ、バス４３
に出現する結果が間違いを有していることを示す役割を
するチェック信号ＣＨＫとなる。これがそのケースでは
ない、つまり全てのＡＮＤ回路４８が等価回路において
等しい条件を示す際には、結果が正しい。ＮＡＮＤ回路
４９の出力の信号レベルが低い場合には、バス４３の結
果が正しいことを示している。チェック演算は、マルチ
プレクサ回路３４、４０、４２の演算による真の和の選
択と並列で行う。
が第１仮想和および関連のパリティビットＰi1を生成す
る第１加算器であるか考察され、加算器３２が第２仮想
和およびパリティビットＰi2を生成する第２加算器であ
るか考察される。ここで、ｉは仮想和のバイトを示す。
したがって、繰り上げ選択加算器３６では、加算器３７
が第３仮想和および関連のパリティビットＰi3を生成す
る第３加算器であるか考察され、加算器３８が第４仮想
和およびパリティビットＰi4を生成する第４加算器であ
るか考察される。この構成に基づき、上記式（２）、
（３）は、繰り上げ選択加算器３０、３６によって生成
した結果のチェックが、式（２）に関連して加算器３２
によって作られた第２仮相和のパリティビットＰi2と加
算器３７によって作られた第３仮説和のパリティビット
Ｐi3と比較して、また式（３）に関連して加算器３１に
よって作られた第１仮相和のパリティビットＰi1と加算
器３８によって作られた第４仮相和のパリティビットＰ
i4と比較して行われることを示している。このチェック
には、繰り上げ先取り回路３３、３９によって作られた
ｃａｒｒｙ−ｉｎビットＣi1とＣi2も含まれる。ｃａｒ
ｒｙ−ｉｎビットＣi1とＣi2はそれぞれ加算器３０、３
６からの真のｃａｒｒｙ−ｏｕｔビットＣ”i1とＣ”i2
と比較される。ここで、ｉは繰り上げ信号を関連させる
部分結果バイトを表している。これらの比較は、並列に
設けられた等価回路４５、４６、５０、５２から構成し
た比較論理４４にて行われる。等価回路からの出力信号
はＡＮＤ回路４８によって組み合わされる。ＮＡＮＤ回
路４９は、図３の加算器ユニットの全てのバイト位置の
ＡＮＤ回路４８からの出力信号を組み合わせ、バス４３
に出現する結果が間違いを有していることを示す役割を
するチェック信号ＣＨＫとなる。これがそのケースでは
ない、つまり全てのＡＮＤ回路４８が等価回路において
等しい条件を示す際には、結果が正しい。ＮＡＮＤ回路
４９の出力の信号レベルが低い場合には、バス４３の結
果が正しいことを示している。チェック演算は、マルチ
プレクサ回路３４、４０、４２の演算による真の和の選
択と並列で行う。
【００２５】図４は、図３の加算器ユニットの１バイト
セグメントの詳細な説明を示す。図３の構成要素に対応
の図４の構成要素は同じ番号で示してある。しかし、図
４では、これら構成要素は１バイトセグメントに縮小し
てある。オペランドＡi、Ａiバー、Ｂi、Ｂiバーは各１
バイトである。和信号Ｓi1、Ｓi2、Ｓi3、Ｓi4は１バイ
トの幅のリップル繰り上げ加算器３１、３２、３７、３
８の出力を表す。ｃａｒｒｙ−ｏｕｔ信号Ｃ’i1、Ｃ’
i2、Ｃ’i3、Ｃ’i4はこれら加算器の最も高いビット位
置のものである。繰り上げ信号Ｃi1およびＣi2は繰り上
げ先取り回路３３と３９によって生成され、そして図示
のバイトセグメント用のｃａｒｒｙ−ｏｕｔ状態を示
す。等価回路５０は繰り上げ先取り回路３３からの繰り
上げ信号Ｃi1と、繰り上げ信号Ｃi1によって制御された
マルチプレクサ回路５１をゲート通過したｃａｒｒｙ−
ｏｕｔ信号Ｃ’i1あるいはＣ’i2、これはＣ”i1で示さ
れたものと比較する。通常、この比較は等価条件とな
る。回路５０の不等出力は、ハードウェアに関するエラ
ーを示す。マルチプレクサ回路５３および等価回路５２
は、ｃａｒｒｙ−ｏｕｔ信号Ｃ’i3あるいはＣ’i4と繰
り上げ先取り回路３９の繰り上げ信号Ｃi2と比較するこ
とにより加算器３７、３８に対する同様のチェックを行
う。パリティジェネレータ５４、５５は加算器３１、３
２からの部分和Ｓi1、Ｓi2のパリティビットＰi1、Ｐi2
を作る。これらの信号は等価回路４６、４５の一方の側
の入力であり、等価回路はそれぞれ、加算器３７、３８
からの部分和Ｓi3、Ｓi4のパリティビットＰi3、Ｐi4を
作る対応のパリティジェネレータ５６、５７からの別の
入力を受け入れる。等価回路４５、４６、５０、５２、
ＡＮＤ回路４８、およびＮＡＮＤ回路４９は、マルチプ
レクサ回路４２の出力端に現れる結果として得られたバ
イトに対するチェック演算を行う。これらの回路はマル
チプレクサ回路３４、４０、４２と並列に構成されてお
り、同時に演算を行うので、チェック信号ＣＨＫは出力
バス４３の結果とほぼ同時に出力される。
セグメントの詳細な説明を示す。図３の構成要素に対応
の図４の構成要素は同じ番号で示してある。しかし、図
４では、これら構成要素は１バイトセグメントに縮小し
てある。オペランドＡi、Ａiバー、Ｂi、Ｂiバーは各１
バイトである。和信号Ｓi1、Ｓi2、Ｓi3、Ｓi4は１バイ
トの幅のリップル繰り上げ加算器３１、３２、３７、３
８の出力を表す。ｃａｒｒｙ−ｏｕｔ信号Ｃ’i1、Ｃ’
i2、Ｃ’i3、Ｃ’i4はこれら加算器の最も高いビット位
置のものである。繰り上げ信号Ｃi1およびＣi2は繰り上
げ先取り回路３３と３９によって生成され、そして図示
のバイトセグメント用のｃａｒｒｙ−ｏｕｔ状態を示
す。等価回路５０は繰り上げ先取り回路３３からの繰り
上げ信号Ｃi1と、繰り上げ信号Ｃi1によって制御された
マルチプレクサ回路５１をゲート通過したｃａｒｒｙ−
ｏｕｔ信号Ｃ’i1あるいはＣ’i2、これはＣ”i1で示さ
れたものと比較する。通常、この比較は等価条件とな
る。回路５０の不等出力は、ハードウェアに関するエラ
ーを示す。マルチプレクサ回路５３および等価回路５２
は、ｃａｒｒｙ−ｏｕｔ信号Ｃ’i3あるいはＣ’i4と繰
り上げ先取り回路３９の繰り上げ信号Ｃi2と比較するこ
とにより加算器３７、３８に対する同様のチェックを行
う。パリティジェネレータ５４、５５は加算器３１、３
２からの部分和Ｓi1、Ｓi2のパリティビットＰi1、Ｐi2
を作る。これらの信号は等価回路４６、４５の一方の側
の入力であり、等価回路はそれぞれ、加算器３７、３８
からの部分和Ｓi3、Ｓi4のパリティビットＰi3、Ｐi4を
作る対応のパリティジェネレータ５６、５７からの別の
入力を受け入れる。等価回路４５、４６、５０、５２、
ＡＮＤ回路４８、およびＮＡＮＤ回路４９は、マルチプ
レクサ回路４２の出力端に現れる結果として得られたバ
イトに対するチェック演算を行う。これらの回路はマル
チプレクサ回路３４、４０、４２と並列に構成されてお
り、同時に演算を行うので、チェック信号ＣＨＫは出力
バス４３の結果とほぼ同時に出力される。
【００２６】本発明は図３、図４に示した実施例に限定
されるものではない。構成や回路の種々の変更や改良が
可能である。たとえば、補数加算器３０、３６および関
連の回路のバイト構成はディジット構成で置き換えるこ
ともできる。つまり、各４ビットディジットのパリティ
を生成してチェックすることによる。この場合には、信
号Ａi、Ｂi、Ｓi1乃至Ｓi4、Ｃi1、Ｃi2、Ｃ’i1乃至
Ｃ’i4はオペランド、部分結果、全結果のディジットを
表すか、割り当てられる。
されるものではない。構成や回路の種々の変更や改良が
可能である。たとえば、補数加算器３０、３６および関
連の回路のバイト構成はディジット構成で置き換えるこ
ともできる。つまり、各４ビットディジットのパリティ
を生成してチェックすることによる。この場合には、信
号Ａi、Ｂi、Ｓi1乃至Ｓi4、Ｃi1、Ｃi2、Ｃ’i1乃至
Ｃ’i4はオペランド、部分結果、全結果のディジットを
表すか、割り当てられる。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１） ａ）各々、一対のリップル繰り上げ加算器（３１、３２
および３７、３８）を有する２つの第１、第２繰り上げ
選択加算器（３０、３６）と、 ｂ）２つの繰り上げ先取り回路（３３、３９）と、 ｃ）マルチプレクサ回路（４２）と、 ｄ）結果チェック手段（４４）とよりなり、 上記第１繰り上げ選択加算器（３０）のリップル繰り上
げ加算器（３１、３２）は真のオペランドＡ、補正済み
オペランドＢおよび仮定の低位ｃａｒｒｙ−ｉｎ信号か
らの第１仮想和を生成し、上記オペランドＢと仮定の低
位非ｃａｒｒｙ−ｉｎ信号とから第２仮想和を生成し、
上記第２繰り上げ選択加算器（３６）の上記リップル繰
り上げ加算器（３７、３８）は補正済みオペランドＡ、
真のオペランドＢ、および仮定の低位ｃａｒｒｙ−ｉｎ
信号とから第３仮想和を生成し、上記オペランドＢと仮
定の低位非ｃａｒｒｙ−ｉｎ信号から第４仮相和を生成
し、上記繰り上げ先取り回路の各々は上記繰り上げ選択
加算器の一方に接続し、上記仮想和から、真の和Ａ−Ｂ
およびＢ−Ａを作るために各々がビットセグメントを有
する部分和を選択するマルチプレクサ回路（３４、４
０）の制御信号として使用された所定のビットセグメン
トの繰り上げ信号（Ｃi1およびＣi2）を生成し、上記マ
ルチプレクサ回路（４２）は上記両繰り上げ選択加算器
（３０、３６）の出力部に接続し、実際の結果として真
の結果Ａ−ＢあるいはＢ−Ａの一方を選択するように、
繰り上げ先取り回路（３３あるいは３９）の一方からの
高位ｃａｒｒｙ−ｏｕｔ信号を示す和記号によって制御
され、上記チェック手段（４４）は、上記第１繰り上げ
選択加算器（３０）からの第１仮想和のパリティビット
（Ｐi1）と上記第２繰り上げ選択加算器（３６）からの
第２仮想和のパリティビット（Ｐi4）とを比較し、さら
に、上記第１繰り上げ選択加算器（３０）からの第２仮
想和のパリティビット（Ｐi2）と上記第２繰り上げ選択
加算器（３６）からの第１仮想和のパリティビット（Ｐ
i3）とを比較し、最終的に上記２つの繰り上げ先取り回
路（３３、３９）によって生成したビットセグメントの
繰り上げ信号（Ｃi1およびＣi2）を比較し、さらに上記
チェック手段は比較結果組み合わせ回路（４８、４９）
を有し、全結果の正確さを確認するか、エラーを示すチ
ェック信号（ＣＨＫ）を作ることを特徴とする、複数の
マルチビットと関連のパリティビットを有するオペラン
ドからの高性能減算用の自己チェック型補数加算器ユニ
ット。 （２）上記結果チェック手段（４４）は、部分和選択お
よび結果選択手段（３４、４０、４２）と並列に構成し
た信号バスを作り、実際の結果の生成と同時に結果チェ
ック信号（ＣＨＫ）を生成することができることを特徴
とする、上記（１）に記載の加算器ユニット。 （３）上記結果チェック手段（４４）は、第１仮想和の
パリティビット（Ｐi1）と第４仮想和のパリティビット
を比較する第１等価回路（４５）と、第２仮想和のパリ
ティビット（Ｐi2）と第３仮想和のパリティビットを比
較する第２等価回路（４６）とを有し、上記等価回路は
互いに並列に構成したマルチビット等価回路であること
を特徴とする、上記（１）および（２）に記載の加算器
ユニット。 （４）上記結果チェック手段（４４）は、各ビットセグ
メントに対し２つのマルチビット等価回路（５０、５
２）を有し、その等価回路の一方は上記第１繰り上げ選
択加算器（３０）のリップル繰り上げ加算器（３１、３
２）のビットセグメントｃａｒｒｙ−ｏｕｔ信号を上記
第１繰り上げ先取り回路（３３）からのビットセグメン
ト繰り上げ信号と比較し、もう一方は上記第２繰り上げ
選択加算器（３６）のリップル繰り上げ加算器（３７、
３８）のビットセグメントｃａｒｒｙ−ｏｕｔ信号を上
記第２繰り上げ先取り回路（３９）からのビットセグメ
ント繰り上げ信号と比較し、マルチプレクサ回路（５
１、５３）は上記等価回路（５０、５２）と上記リップ
ル繰り上げ加算器（３１、３２および３７、３８）のビ
ットセグメント繰り上げ出力部の間に配置され、対応の
繰り上げ先取り回路（３３、３９）からの上記ビットセ
グメント繰り上げ信号は上記マルチプレクサ回路（５
１、５３）の制御信号として作用して、選択された真の
和のｃａｒｒｙ−ｏｕｔ信号を選択することを特徴とす
る、上記（１）乃至（３）のいずれかに記載の加算器ユ
ニット。 （５）上記比較結果組み合わせ手段は、１ビットセグメ
ントの上記等価回路（４５、４６、あるいは５０、５
２）の出力部に各々接続されたＡＮＤ回路（４８）を有
し、また上記比較結果組み合わせ手段はさらに、上記Ａ
ＮＤ回路の出力信号からチェック信号を生成するＮＡＮ
Ｄ回路（４９）を有することを特徴とする、上記（１）
乃至（４）のいずれかに記載の加算器ユニット。 （６）上記結果チェック手段（４４）は、互いに並列に
構成された上記等価回路（４５、４６、または５０、５
２）からなる第１レベル、上記比較結果組み合わせ回路
（４８、４９）で示される第２、第３レベルの３レベル
の論理を有することを特徴とする、上記（１）乃至
（５）のいずれかに記載の加算器ユニット。 （７）上記ビットセグメントは、パリティビットに各々
関係のあるディジットを表し、上記繰り上げリップル加
算器（３１、３２、３７、３８）とマルチプレクサ回路
（３４、４０、４２）はディジット構成され、上記繰り
上げ先取り回路（３３、３９）は並列で全てのディジッ
ト用の繰り上げ信号を生成し、上記和チェック手段（４
４）は各ディジット用の比較回路を有することを特徴と
する、上記（１）乃至（６）のいずれかに記載の加算器
ユニット。 （８）上記ビットセグメントは各々がパリティビットに
関係のあるバイトであり、上記繰り上げリップル加算器
（３１、３２、３７、３８）とマルチプレクサ回路（３
４、４０、４２）はバイト構成され、繰り上げ先取り回
路（３３、３９）は全てのバイトに対して並列に繰り上
げ信号を生成し、上記和チェック手段（４４）は各バイ
トにたいする比較回路を有することを特徴とする、上記
（１）乃至（６）のいずれかに記載の加算器ユニット。
および３７、３８）を有する２つの第１、第２繰り上げ
選択加算器（３０、３６）と、 ｂ）２つの繰り上げ先取り回路（３３、３９）と、 ｃ）マルチプレクサ回路（４２）と、 ｄ）結果チェック手段（４４）とよりなり、 上記第１繰り上げ選択加算器（３０）のリップル繰り上
げ加算器（３１、３２）は真のオペランドＡ、補正済み
オペランドＢおよび仮定の低位ｃａｒｒｙ−ｉｎ信号か
らの第１仮想和を生成し、上記オペランドＢと仮定の低
位非ｃａｒｒｙ−ｉｎ信号とから第２仮想和を生成し、
上記第２繰り上げ選択加算器（３６）の上記リップル繰
り上げ加算器（３７、３８）は補正済みオペランドＡ、
真のオペランドＢ、および仮定の低位ｃａｒｒｙ−ｉｎ
信号とから第３仮想和を生成し、上記オペランドＢと仮
定の低位非ｃａｒｒｙ−ｉｎ信号から第４仮相和を生成
し、上記繰り上げ先取り回路の各々は上記繰り上げ選択
加算器の一方に接続し、上記仮想和から、真の和Ａ−Ｂ
およびＢ−Ａを作るために各々がビットセグメントを有
する部分和を選択するマルチプレクサ回路（３４、４
０）の制御信号として使用された所定のビットセグメン
トの繰り上げ信号（Ｃi1およびＣi2）を生成し、上記マ
ルチプレクサ回路（４２）は上記両繰り上げ選択加算器
（３０、３６）の出力部に接続し、実際の結果として真
の結果Ａ−ＢあるいはＢ−Ａの一方を選択するように、
繰り上げ先取り回路（３３あるいは３９）の一方からの
高位ｃａｒｒｙ−ｏｕｔ信号を示す和記号によって制御
され、上記チェック手段（４４）は、上記第１繰り上げ
選択加算器（３０）からの第１仮想和のパリティビット
（Ｐi1）と上記第２繰り上げ選択加算器（３６）からの
第２仮想和のパリティビット（Ｐi4）とを比較し、さら
に、上記第１繰り上げ選択加算器（３０）からの第２仮
想和のパリティビット（Ｐi2）と上記第２繰り上げ選択
加算器（３６）からの第１仮想和のパリティビット（Ｐ
i3）とを比較し、最終的に上記２つの繰り上げ先取り回
路（３３、３９）によって生成したビットセグメントの
繰り上げ信号（Ｃi1およびＣi2）を比較し、さらに上記
チェック手段は比較結果組み合わせ回路（４８、４９）
を有し、全結果の正確さを確認するか、エラーを示すチ
ェック信号（ＣＨＫ）を作ることを特徴とする、複数の
マルチビットと関連のパリティビットを有するオペラン
ドからの高性能減算用の自己チェック型補数加算器ユニ
ット。 （２）上記結果チェック手段（４４）は、部分和選択お
よび結果選択手段（３４、４０、４２）と並列に構成し
た信号バスを作り、実際の結果の生成と同時に結果チェ
ック信号（ＣＨＫ）を生成することができることを特徴
とする、上記（１）に記載の加算器ユニット。 （３）上記結果チェック手段（４４）は、第１仮想和の
パリティビット（Ｐi1）と第４仮想和のパリティビット
を比較する第１等価回路（４５）と、第２仮想和のパリ
ティビット（Ｐi2）と第３仮想和のパリティビットを比
較する第２等価回路（４６）とを有し、上記等価回路は
互いに並列に構成したマルチビット等価回路であること
を特徴とする、上記（１）および（２）に記載の加算器
ユニット。 （４）上記結果チェック手段（４４）は、各ビットセグ
メントに対し２つのマルチビット等価回路（５０、５
２）を有し、その等価回路の一方は上記第１繰り上げ選
択加算器（３０）のリップル繰り上げ加算器（３１、３
２）のビットセグメントｃａｒｒｙ−ｏｕｔ信号を上記
第１繰り上げ先取り回路（３３）からのビットセグメン
ト繰り上げ信号と比較し、もう一方は上記第２繰り上げ
選択加算器（３６）のリップル繰り上げ加算器（３７、
３８）のビットセグメントｃａｒｒｙ−ｏｕｔ信号を上
記第２繰り上げ先取り回路（３９）からのビットセグメ
ント繰り上げ信号と比較し、マルチプレクサ回路（５
１、５３）は上記等価回路（５０、５２）と上記リップ
ル繰り上げ加算器（３１、３２および３７、３８）のビ
ットセグメント繰り上げ出力部の間に配置され、対応の
繰り上げ先取り回路（３３、３９）からの上記ビットセ
グメント繰り上げ信号は上記マルチプレクサ回路（５
１、５３）の制御信号として作用して、選択された真の
和のｃａｒｒｙ−ｏｕｔ信号を選択することを特徴とす
る、上記（１）乃至（３）のいずれかに記載の加算器ユ
ニット。 （５）上記比較結果組み合わせ手段は、１ビットセグメ
ントの上記等価回路（４５、４６、あるいは５０、５
２）の出力部に各々接続されたＡＮＤ回路（４８）を有
し、また上記比較結果組み合わせ手段はさらに、上記Ａ
ＮＤ回路の出力信号からチェック信号を生成するＮＡＮ
Ｄ回路（４９）を有することを特徴とする、上記（１）
乃至（４）のいずれかに記載の加算器ユニット。 （６）上記結果チェック手段（４４）は、互いに並列に
構成された上記等価回路（４５、４６、または５０、５
２）からなる第１レベル、上記比較結果組み合わせ回路
（４８、４９）で示される第２、第３レベルの３レベル
の論理を有することを特徴とする、上記（１）乃至
（５）のいずれかに記載の加算器ユニット。 （７）上記ビットセグメントは、パリティビットに各々
関係のあるディジットを表し、上記繰り上げリップル加
算器（３１、３２、３７、３８）とマルチプレクサ回路
（３４、４０、４２）はディジット構成され、上記繰り
上げ先取り回路（３３、３９）は並列で全てのディジッ
ト用の繰り上げ信号を生成し、上記和チェック手段（４
４）は各ディジット用の比較回路を有することを特徴と
する、上記（１）乃至（６）のいずれかに記載の加算器
ユニット。 （８）上記ビットセグメントは各々がパリティビットに
関係のあるバイトであり、上記繰り上げリップル加算器
（３１、３２、３７、３８）とマルチプレクサ回路（３
４、４０、４２）はバイト構成され、繰り上げ先取り回
路（３３、３９）は全てのバイトに対して並列に繰り上
げ信号を生成し、上記和チェック手段（４４）は各バイ
トにたいする比較回路を有することを特徴とする、上記
（１）乃至（６）のいずれかに記載の加算器ユニット。
【００２９】
【発明の効果】本発明の加算器ユニットは、結果を生成
する時間とほぼ同じ時間内に小型の回路によって、その
結果にたいするチェック信号を生成することが可能とな
り、正確さと経済性を両立できる。
する時間とほぼ同じ時間内に小型の回路によって、その
結果にたいするチェック信号を生成することが可能とな
り、正確さと経済性を両立できる。
【図１】本発明によって使用された補数加算器のブロッ
ク図である。
ク図である。
【図２】図１で示された加算器ユニットの一部分である
従来のパリティ予測ツリーである。
従来のパリティ予測ツリーである。
【図３】補数加算器とチェック論理を有する本発明の実
施例のブロック図である。
施例のブロック図である。
【図４】図３の加算器ユニットのバイトセグメントを詳
細に示すブロック図である。
細に示すブロック図である。
３０ 繰り上げ選択加算器 ３１ リップル繰り上げ加算器 ３２ リップル繰り上げ加算器 ３３ 繰り上げ先取り回路 ３４ マルチプレクサ回路 ３６ 繰り上げ選択加算器 ３７ リップル繰り上げ加算器 ３８ リップル繰り上げ加算器 ３９ 繰り上げ先取り回路 ４０ マルチプレクサ回路 ４２ マルチプレクサ回路 ４３ 出力バス ４４ 比較論理 ４５ 等価回路 ４６ 等価回路 ４８ ＡＮＤ回路 ４９ ＮＡＮＤ回路 ５０ 等価回路 ５２ 等価回路
Claims (8)
- 【請求項１】ａ）各々、一対のリップル繰り上げ加算器
（３１、３２および３７、３８）を有する２つの第１、
第２繰り上げ選択加算器（３０、３６）と、 ｂ）２つの繰り上げ先取り回路（３３、３９）と、 ｃ）マルチプレクサ回路（４２）と、 ｄ）結果チェック手段（４４）とよりなり、 上記第１繰り上げ選択加算器（３０）のリップル繰り上
げ加算器（３１、３２）は真のオペランドＡ、補正済み
オペランドＢおよび仮定の低位ｃａｒｒｙ−ｉｎ信号か
らの第１仮想和を生成し、上記オペランドＢと仮定の低
位非ｃａｒｒｙ−ｉｎ信号とから第２仮想和を生成し、
上記第２繰り上げ選択加算器（３６）の上記リップル繰
り上げ加算器（３７、３８）は補正済みオペランドＡ、
真のオペランドＢ、および仮定の低位ｃａｒｒｙ−ｉｎ
信号とから第３仮想和を生成し、上記オペランドＢと仮
定の低位非ｃａｒｒｙ−ｉｎ信号から第４仮相和を生成
し、 上記繰り上げ先取り回路の各々は上記繰り上げ選択加算
器の一方に接続し、上記仮想和から、真の和Ａ−Ｂおよ
びＢ−Ａを作るために各々がビットセグメントを有する
部分和を選択するマルチプレクサ回路（３４、４０）の
制御信号として使用された所定のビットセグメントの繰
り上げ信号（Ｃi1およびＣi2）を生成し、 上記マルチプレクサ回路（４２）は上記両繰り上げ選択
加算器（３０、３６）の出力部に接続し、実際の結果と
して真の結果Ａ−ＢあるいはＢ−Ａの一方を選択するよ
うに、繰り上げ先取り回路（３３あるいは３９）の一方
からの高位ｃａｒｒｙ−ｏｕｔ信号を示す和記号によっ
て制御され、 上記チェック手段（４４）は、上記第１繰り上げ選択加
算器（３０）からの第１仮想和のパリティビット（Ｐi
1）と上記第２繰り上げ選択加算器（３６）からの第２
仮想和のパリティビット（Ｐi4）とを比較し、さらに、
上記第１繰り上げ選択加算器（３０）からの第２仮想和
のパリティビット（Ｐi2）と上記第２繰り上げ選択加算
器（３６）からの第１仮想和のパリティビット（Ｐi3）
とを比較し、最終的に上記２つの繰り上げ先取り回路
（３３、３９）によって生成したビットセグメントの繰
り上げ信号（Ｃi1およびＣi2）を比較し、さらに上記チ
ェック手段は比較結果組み合わせ回路（４８、４９）を
有し、全結果の正確さを確認するか、エラーを示すチェ
ック信号（ＣＨＫ）を作ることを特徴とする、複数のマ
ルチビットと関連のパリティビットを有するオペランド
からの高性能減算用の自己検査型補数加算器ユニット。 - 【請求項２】上記結果チェック手段（４４）は、部分和
選択および結果選択手段（３４、４０、４２）と並列に
構成した信号バスを作り、実際の結果の生成と同時に結
果チェック信号（ＣＨＫ）を生成することができること
を特徴とする、請求項１に記載の加算器ユニット。 - 【請求項３】上記結果チェック手段（４４）は、第１仮
想和のパリティビット（Ｐi1）と第４仮想和のパリティ
ビットを比較する第１等価回路（４５）と、第２仮想和
のパリティビット（Ｐi2）と第３仮想和のパリティビッ
トを比較する第２等価回路（４６）とを有し、上記等価
回路は互いに並列に構成したマルチビット等価回路であ
ることを特徴とする、請求項１および２に記載の加算器
ユニット。 - 【請求項４】上記結果チェック手段（４４）は、各ビッ
トセグメントに対し２つのマルチビット等価回路（５
０、５２）を有し、その等価回路の一方は上記第１繰り
上げ選択加算器（３０）のリップル繰り上げ加算器（３
１、３２）のビットセグメントｃａｒｒｙ−ｏｕｔ信号
を上記第１繰り上げ先取り回路（３３）からのビットセ
グメント繰り上げ信号と比較し、もう一方は上記第２繰
り上げ選択加算器（３６）のリップル繰り上げ加算器
（３７、３８）のビットセグメントｃａｒｒｙ−ｏｕｔ
信号を上記第２繰り上げ先取り回路（３９）からのビッ
トセグメント繰り上げ信号と比較し、マルチプレクサ回
路（５１、５３）は上記等価回路（５０、５２）と上記
リップル繰り上げ加算器（３１、３２および３７、３
８）のビットセグメント繰り上げ出力部の間に配置さ
れ、対応の繰り上げ先取り回路（３３、３９）からの上
記ビットセグメント繰り上げ信号は上記マルチプレクサ
回路（５１、５３）の制御信号として作用して、選択さ
れた真の和のｃａｒｒｙ−ｏｕｔ信号を選択することを
特徴とする、請求項１乃至３のいずれかに記載の加算器
ユニット。 - 【請求項５】上記比較結果組み合わせ手段は、１ビット
セグメントの上記等価回路（４５、４６、あるいは５
０、５２）の出力部に各々接続されたＡＮＤ回路（４
８）を有し、また上記比較結果組み合わせ手段はさら
に、上記ＡＮＤ回路の出力信号からチェック信号を生成
するＮＡＮＤ回路（４９）を有することを特徴とする、
請求項１乃至４のいずれかに記載の加算器ユニット。 - 【請求項６】上記結果チェック手段（４４）は、互いに
並列に構成された上記等価回路（４５、４６、または５
０、５２）からなる第１レベル、上記比較結果組み合わ
せ回路（４８、４９）で示される第２、第３レベルの３
レベルの論理を有することを特徴とする、請求項１乃至
５のいずれかに記載の加算器ユニット。 - 【請求項７】上記ビットセグメントは、パリティビット
に各々連絡したディジットを表し、上記繰り上げリップ
ル加算器（３１、３２、３７、３８）とマルチプレクサ
回路（３４、４０、４２）はディジット構成され、上記
繰り上げ先取り回路（３３、３９）は並列で全てのディ
ジット用の繰り上げ信号を生成し、上記和チェック手段
（４４）は各ディジット用の比較回路を有することを特
徴とする、請求項１乃至６のいずれかに記載の加算器ユ
ニット。 - 【請求項８】上記ビットセグメントは各々がパリティビ
ットに接続したバイトであり、上記繰り上げリップル加
算器（３１、３２、３７、３８）とマルチプレクサ回路
（３４、４０、４２）はバイト構成され、繰り上げ先取
り回路（３３、３９）は全てのバイトに対して並列に繰
り上げ信号を生成し、上記和チェック手段（４４）は各
バイトにたいする比較回路を有することを特徴とする、
請求項１乃至６のいずれかに記載の加算器ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93114474A EP0643352A1 (en) | 1993-09-09 | 1993-09-09 | Self-checking complementary adder unit |
| DE93114474.5 | 1993-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784760A JPH0784760A (ja) | 1995-03-31 |
| JP2554452B2 true JP2554452B2 (ja) | 1996-11-13 |
Family
ID=8213247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6151942A Expired - Lifetime JP2554452B2 (ja) | 1993-09-09 | 1994-07-04 | 自己検査型補数加算器ユニット |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506800A (ja) |
| EP (1) | EP0643352A1 (ja) |
| JP (1) | JP2554452B2 (ja) |
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-
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-
1994
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- 1994-07-04 JP JP6151942A patent/JP2554452B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0784760A (ja) | 1995-03-31 |
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| US5506800A (en) | 1996-04-09 |
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