JPH0542011B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 本発明はデイジタル計算機の演算に係り、更に
詳細に説明すれば算術演算の結果を反映する条件
コードを予測することに係る。 Ｂ 従来の技術 計算機システムの性能は、算術演算の速度と精
度によつて大きく左右される。というのは、計算
機が実行する多くの命令は算術演算を必要とする
からである。一般に、算術回路は多数のゲートお
よび論理レベルを含むので、これは計算機の命令
実行ユニツトにおいても最も複雑な回路である。
従つて、算術演算は、低速でエラーにあいやす
い。算術演算の結果が有する１つの重要な側面
は、それが条件コードを決定するという点であ
る。条件コードは、算術演算の結果を反映するた
めに、計算機によつてセツトされる。このコード
は、計算機が算術演算の結果に依存して動作上の
判断を行なうのに役立つ。条件コードは補数デー
タの発生を含むロード命令のようないくつかの非
算術演算においても重要である。計算機の性能を
向上させるためには、演算の実行と並行してその
条件コードを計算することが望ましい。 一般に、条件コードは、演算の結果がゼロより
大きい（GT）条件、ゼロより小さい（LT）条
件、またはゼロに等しい（EQ）条件を指示する
ために用いられる。LT条件は単に結果の符号を
調べることを必要とするにすぎないから、その検
出は最も容易である。これに対し、結果がゼロま
たは正である場合、結果の符号は正にセツトされ
るから、GTおよびEQ条件の検出は一層困難と
なる。つまり、結果がゼロに等しい場合、その符
号を調べても、結果がゼロまたは正のどちらであ
るかを判別することができないのである。然し乍
ら、特定のデータに関する特定の命令の結果につ
いては、EQおよびGT条件は互いに排他的であ
る。かくて、一旦LT条件が排除されてしまうと、
EQおよびLT条件のうち一方を決定することは他
方を決定することにつながるのである。加算器の
演算で、結果がゼロに等しい（EQ）条件を決定
する通常の方法は、演算論理ユニツト（ALU）
における加算回路のすべての出力ビツトを否定論
理和（NOR）することであつた。然し乍ら、多
くのアーキテクチヤは固定小数点のユニツトにつ
いて32ビツトのデータ路を必要とするから、これ
らは32ビツト幅の加算器をも必要としている。か
くて、通常の方法に従つて出力ビツトの否定論理
和をとるようにすると、実現テクノロジーによつ
ては、少なくとも２段の論理を追加する必要がで
てくる。とろこで、サイクル時間の改良に対する
要請は強いものがあるから、このように論理段を
追加すると、条件コードの経路がクリチカルとな
り、従つてその計算を次の機械サイクルで行なう
ことを余儀無くされてしまう。 Ｃ 発明が解決しようとする課題 算術演算の結果がゼロより大きい（GT）条件
を初期の段階で計算できれば、計算機の演算速度
が向上することは明らかである。本発明は、EQ
およびLT条件を早い段階で取り除くことによつ
てGT条件を検出することができる、という知見
に基いてなされたものである。 本発明の目的は、条件コードを決定するための
２つの装置を提供することである。これらの装置
のうち、一方の装置は加算器のクリチカルな量、
すなわちキヤリイを必要とせずに結果がゼロに等
しい（EQ）条件を生じ、他方の装置は暗黙のう
ちに加算器のキヤリイを考慮に入れるように設計
されている。 本発明の他の目的は、加算器と並行してEQ条
件を発生することにより、その計算に関連するク
リチカルな遅延を減少させることである。 本発明の他の目的は、演算を実行するユニツト
に関連する遅延を少なくした、条件コードを決定
するための実現形態を提供することである。 ここで注意すべきは、(1)計算機アーキテクチヤ
では、２の補数を対象とする加算、減算またはロ
ード命令のどれが実行されるかに依存して、算術
演算に対する条件コード・ビツトが「和がゼロで
ある」または「差がゼロである」という条件を反
映することが屡屡あり、また(2)或るマイクロコー
ド命令はEQ条件を伝えるためにマイクロコード
条件レジスタで同様のビツトを使用するというこ
とである。これらの点を念頭において、本発明の
他の目的は、算術演算を必要とするすべての命令
がどのようなタイプの機械で実行されるかに関係
無く、これらの命令について必要な条件コードを
発生することにある。本発明が提供するこれらの
装置は、２の補数を対象とする加算、減算、比
較、ロード命令およびこれらの命令と同様の他の
命令に対する予測された条件コードを発生する。 本発明の他の目的は、２倍精度のすべての算術
演算に対する条件コードを発生することである。
これらの２倍精度の命令は、加算または減算命令
のキヤリイ出力を保存し且つこれを適正な結果の
計算のために加算器のキヤリイ入力として使用す
ることによつて、算術演算のビツト幅を２倍にす
るというものである。 説明を簡単にするため、ここでは算術演算が32
ビツトのオペランドについて実行されるものと仮
定する。然し乍ら、本発明の他の目的は、これら
の表現を適正に拡張することによつて、任意の長
さのオペランドに対する結論を引き出すことであ
る。 本発明の１実施態様は、すべての算術命令を２
つのカテゴリー、即ち演算論理ユニツト（ALU）
へのキヤリイ入力がゼロに等しいことを必要とす
るタイプ０の、演算論理ユニツト（ALU）への
キヤリイ入力が１に等しいことを必要とするタイ
プ１とに類別する。 本発明の他の目的は、両タイプの命令について
内部的キヤリイを必要としないような最小化され
たブール式を実行するための回路および方法を提
供することである。つまり、この回路は演算論理
ユニツト（ALU）と平行に条件コードを発生し、
かくてその計算をクリチカルな経路から除去する
のである。本質的に、加算器（キヤリイを含む）
の如何なる部分もこの方法に使用されるわけでは
なく、また条件コードは演算論理ユニツト
（ALU）よりも小さい遅延で計算される。さら
に、どんなキヤリイも必要ではないのである。 本発明の他の目的は、組合わされた１組のハー
ドウエアを使用して、両タイプの命令に対する条
件コードを発生し、もつてハードウエアを節減す
ることである。 本発明の他の目的は、オペランドおよび強制さ
れた１のストリングについて動作する変形された
キヤリイ・セイブ加算器（MCSA）を使用して、
結果がゼロに等しい（EQ）条件を決定すること
である。 本発明の他の目的は、MCSAの出力を調べて
オペランドを演算する演算論理ユニツト（ALU）
内の加算器の出力がゼロに等しいか否かを決定す
ることにより、キヤリイ・ビツトまたは他のクリ
チカルな量を決定する必要を無くすことである。 本発明の他の目的は、予測された条件コードを
決定するための第２の実施態様を提供することで
ある。 本発明の第２の実施態様の他の目的は、加算器
によつて発生される和の各ビツト位置ごとに、そ
のビツト位置が加算後にゼロに等しくなるのに必
要な全ての条件を決定することである。 本発明の他の目的は、２つのオペランドの組合
せについて、可能な条件が次のとおりであるのを
決定することである。 Ａ 両オペランド・ビツトがゼロに等しく、且つ
キヤリイ入力ビツトがゼロに等しいこと。 Ｂ 一方のオペランド・ビツトのみが１に等し
く、且つキヤリイ入力がゼロに等しいこと。 Ｃ 両オペランド・ビツトが１に等しく、且つキ
ヤリイ入力ビツトがゼロに等しいこと。 本発明の第２の実施態様の他の目的は、前記可
能な全ての条件に関する先の結果を使用して、結
果がゼロに等しい（EQ）条件、ゼロより大きい
（GT）条件、またはゼロより小さい（LT）条件
を決定することである。 Ｄ 実施例 第１図ないし第１１図を参照して、本発明の第
１の実施態様を説明する。この実施態様は、本発
明が32ビツトのアーキテクチヤを有する計算機で
使用される場合に相当する。本発明の装置は、２
オペランドについて行なわれる算術演算の結果
が、ゼロより大きい（GT）条件、ゼロに等しい
（EQ）条件、またはゼロより小さい（LT）条件
を検出し、これを指示する。この装置は、このよ
うな条件の検出および指示を、算術演算の実行と
並行して行なう。 第１図において、演算論理ユニツト（ALU）
１０は、２オペランドＡおよびＢについて所定の
算術演算を行なう。ALU１０は、オペランドＡ
およびＢについて算術演算を実行するような任意
の機械、例えばIBMシステム／370に見られるよ
うな加算器で構成することができる。第１図にお
いて、オペランドＡおよびＢは、32ビツトのデー
ダ対象である。オペランドＡは、ビツトA0……
Ai……A31から成り、A0が最上位ビツト
（MSB）である。オペランドＢのビツトも同様に
Biと識別され、ｉは最上位から最下位にかけて
０………31に等しい。ALU１０は、32ビツトの
結果Ｒを発生し、これは最上位から最下位にかけ
て結果ビツト０……31から成る。規約により、結
果ＲのMSBは符号であり、これが「１」へセツ
トされていれば結果が負であることを指示し、
「０」へセツトされていれば結果が正またはゼロ
であることを指示する。 ALU１０が加算器であると仮定すると、これ
に付属するキヤリイ選択回路１２はALU１０に
よつて行なわれる算術演算のためのキヤリイ入力
（Cin）を供給するように動作する。キヤリイ選
択回路１２は全ての点で通常のものであり、現命
令の解読結果である命令信号に応答して、Cin線
１３を反転選択信号線１４またはALU１０の最
上位ビツト段から得られるキヤリイ出力信号線１
５へ接続するように動作する。このような回路は
公知であり、その１例は米国特許第3986015号に
示されている。公知のごとく、Cinは、ALU１０
によつて実行されている演算中へ「１」または
「０」のどちらがキヤリイ入力されるかを指示す
るように、キヤリイ選択回路１２によつて条件づ
けられる。 例えば、一対の64ビツト・オペランドについて
２倍精度の演算が行なわれている場合、Cin＝１
またはゼロである。このような演算は２段階で行
なわれ、第１段階はオペランドＡおよびＢの下位
32ビツトを結合し、第２段階は上位32ビツトを結
合する。Cin線１３上の信号は、下位ビツトから
上位ビツトへのキヤリイ入力が存在するか否かを
指示する。 オペランドＡからオペランドＢを減算すること
は、オペランドＢの２の補数をオペランドＡと結
合することによつて行なわれる。オペランドＢの
２の補数は、まず１の補数を発生し、次いでオペ
ランドＢの最下位ビツトへ「ホツト１」を加算す
る、という２ステツプのシーケンスによつて得ら
れる。公知のごとく、オペランドＡがオペランド
Ｂの１の補数と結合された後に、「ホツト１」を
加算することができる。線１４上の反転選択信号
は、オペランドＢを反転すべき場合には、「１」
にセツトされる。この反転選択信号は、通常の排
他的論理和（XOR）回路１８へ供給され、当該
回路はオペランドＢのビツト単位の補数化を行な
う。この反転選択信号はキヤリイ選択回路１２に
よつてCin線１３にも接続され、かくてALU１０
でオペランドＢの２の補数を完成する「ホツト
１」を与える。 本発明の第１の実施態様は、変形されたキヤリ
イ・セイブ加算器（MCSA）２０、行組立回路
２２およびEQ決定回路２５を含む。本発明のこ
の実施態様はオペランドＡおよびＢを受取り、
ALU１０によつて行なわれる演算の結果がゼロ
の値を有する場合には、このことを検出してその
旨を指示する。以下の説明において、この条件は
EQ信号線２６を「１」へセツトする本発明の装
置によつて指示される。第１図の装置による結果
がゼロに等しいというEQ条件の決定は、ALU１
０による演算の実行と同時に行なわれる。EQ条
件の決定を早期に行なうことは、このような決定
を演算結果が得られた後にだけ行なつていた先行
技術と比較すれば、一層有利であることは明かで
ある。このことは、本発明の装置によつて生ぜら
れるEQ信号の制御下でNORゲート２７が結果が
正である（GT）条件を早期に指示しうることを
意味する。 以下の説明では、本発明のALUおよび装置が
プログラム式計算機の環境で動作するものと仮定
する。周知のように、プログラムを構成する一連
の命令は演算命令を含み、かかる命令はALU１
０の動作を制御するために計算機の制御ユニツト
によつて解読される。 一般に、関係のある演算命令には、加算、減
算、比較、ロードの４種類がある。補数化が行な
われない場合、加算命令およびロード命令はCin
＝０を用いて加算を行なう加算器を必要とする。
一方、２の補数化が行なわれる場合、減算命令、
比較命令およびロード命令はCin＝１を用いて加
算を行なう加算器を必要とする。更に、減算動作
の場合は、減算されるべきオペランドは１の補数
形式で加算器へ供給されねばならない。この１の
補数化オペランドがCin＝１へ加算されると、減
算が行なわれる。 ２倍精度の演算では、オペランドは実際には64
データ・ビツト・ワードから成る。各オペランド
は２つの32データ・ビツト・ワードへ分けられ、
その一方は上位ビツトを含み、他方は下位ビツト
を含む。最初に、下位データ・ワードを演算する
と、適当な値を有するCinビツトが生ぜられる。
次いで、このCinビツトと上位データ・ビツトが
演算される。２倍精度の場合には、適当な加算動
作または減算動作が下位データ・ワードについて
行なわれねばならず、そしてCinが適正にセツト
されねばならない。このキヤリイ・ビツトの効果
については、以下で説明する。 減算が行なわれる場合に線１４の反転選択信号
が１であると、オペランドＢはXOR回路１８で
ビツト単位で反転される。反転選択信号が０であ
る場合、オペランドＢはXOR回路１８を非反転
のまま通過する。 この実施態様の理解を容易にするため、演算命
令を次の２種類に類別する。その第１はCin＝０
を用いるもの（以下「タイプ０の命令」と呼ぶ）
で、第２はCin＝１を用いるもの（以下「タイプ
１の命令」と呼ぶ）ある。これら両タイプの命令
についてEQ条件の予測が付録ＡおよびＢで調べ
らている。 付録Ａは、タイプ０の命令についてEQ条件を
予測するブール式の展開を詳細に記述している。
この表現は、式（A.3）において次のように与え
られている。 （A.3） EQ（タイプ０） ＝Px₃₁・［（Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ ＝Px₃₁・Ｄ 但し、 Ｄ＝［（Px₀ Ｖ Py₁）（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ ここで、タイプ０の命令に対するEQ条件の計
算には、キヤリイ伝播が必要ないことが理解され
よう。このEQ信号については、キヤリイを全て
のビツト位置にわたつて波及させることに伴う遅
延がないので、式（A.3）の実現に関連する遅延
はEQ条件を予測するための既存の方法に比べる
と一層小さくなる。 付録Ｂは、タイプ１の命令についてEQ条件を
予測するためのブール式を展開して示している。
この表現は、以下の式（B.3）によつて与えられ
る。 （B.3） EQ（タイプ１） ＝Px₃₁′・［（Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ ＝Px₃₁′・Ｄ 但し、 Ｄ＝［（Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ 付録Ｂの式（B.1）と付録Ａの式（A.1）を比
較すると、両タイプの命令についてPxiおよび
Pyiを生ずるのに同じハードウエアを使用しうる
ことが分かる。また、式（A.3）と式（B.3）を
比較すると、前者にPx31が含まれ且つ後者に
Px31′が含まれていることとを除くと、両者は同
じであることが分かる。 EQ条件の予測が全ての命令タイプについて効
力を持つには、付録ＡおよびＢの式（A.3）はそ
の各々について行なわれる命令選択とともに使用
されねばならない。従つて、一般的なEQ条件は
次のように表現することができる。 (1) EQ＝（Ｊ・Px₃₁・Ｄ｜（Ｋ・Px₃₁′D） ＝Ｄ・［Ｊ・Px₃₁）｜（Ｋ・Px₃₁′）］ 但し、 Ｊはタイプ０の命令に対する選択線 Ｋはタイプ１の命令に対する選択線 Ｄ＝［（Px₀ Ｖ Py₁）（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ 本発明の装置は式(1)並びに（A.3）および
（B.3）を参照して導かれる。第１図と式（A.3）、
（B.3）および(1)を参照するに、本発明の第１の
実施態様は第６図ないし第１１図に詳細に示され
ている、第６図ないし第１１図において、変形さ
れたキヤリイ・セイブ加算器（MCSA）２０は
中間項PxiおよびPyiを発生し、そして排他的論
理和反転（XORI）ゲート３０ないし９２と、論
理和（OR）ゲート３１ないし９１を含んでい
る。 加算器２０の各XORIゲートはＡおよびＢオペ
ランドの対応ビツトを受取り、式（A.1.a）およ
び（B.1.a）に従つて対応する中間項Pxiを発生す
る。同様に、加算器２０の各ORゲートは、式
（A.1.b）および（B.1.b）に従つて中間項Pyiを発
生する。これらの中間項PxおよびPyは、オペラ
ンドＢの形式に関係無く、加算器２０によつて順
序づけられたシーケンスPxiおよびPyiとして供
給される。つまり、加算器２０は、オペランドＢ
が１の補数形式であるか否かに関係無く、中間項
を発生するのである。 行組立回路２２は、排他的論理和（XOR）ゲ
ート１００ないし１３０として実現されている。
行組立回路２２は、第１のシーケンス中間項
（PxiおよびPyi）を受取り、これらの項を結合し
てPx＋Pyに対応する第２組の中間項を発生す
る。これに関連して、行組立回路２２は式
（A.2）および（B.2）の連結を発生する。これら
の式の順序づけられたシーケンスは、Px31を
「＋１」および「＋１＋１」とそれぞれ結合する
エレメントを除き、それらの全てのエレメントに
おいて等価である。 EQ（結果＝０）信号を発生し且つこれを条件づ
けるEQ決定回路２５は、ANDゲート１４０−１
４４（第６図ないし第１０図）、選択回路１５０
（第１１図）およびANDゲート１６０（第１１
図）の組合せを含む、明らかなように、ANDゲ
ート１４０−１４４は、式（A.3.a）におけるＤ
（ｉ、ｉ＋５）項の１つを表わす信号を発生する。
選択回路１５０は、ＪおよびＫ信号に応答して、
式(1)によつて必要とされるようなPx31に対する
正または反転値を選択する。ＪおよびＫ信号は第
１図のドライバ回路２３によつて図式的に示され
ている。入力をCin線１３に接続されたドライバ
回路２３は、その相補的出力としてＪおよびＫ信
号をEQ決定回路２５へ供給する。ここで、ドラ
イバ回路２３はＪおよびＫ信号の発生を図式的に
示しているにすぎず、これらの信号を通常の命令
解読を通して供給することもできることに注意す
べきである。ドライバ回路２３は、Cinの値と、
ＪおよびＫ信号と、命令のカテゴリーとの間の関
係を伝える。最後に、ANDゲート１６０は、
ANDゲート１４０−１４４によつて発生される
中間のＤ項を、XORゲート１３０によつて発生
されるＤ項30項、さらにはＪまたはＫ信号に応答
する選択回路１５０によつて発生されるPx３１
の値と結合する。この点に関連して、タイプ０の
命令が実行されている場合、Ｊ信号が真であり、
かくてPx31の正の値をANDゲート１６０へ供給
する。同様に、タイプ１の命令が実行されている
場合は、Ｋ信号が真となるので、選択回路１５０
はPx31の補数値をANDゲート１６０へ供給す
る。ANDゲート１６０によつて発生されるEQ
（結果＝０）信号は、第１図のEQ決定回路２５か
らその出力線２６に供給される。 計算機の設計では、条件コードの計算が重要で
あることは言うまでもない。結果がゼロより小さ
い（LT）条件が除外されたということを仮定す
ると、結果がゼロより大きい（GT）条件はEQ
条件の否定によつて指示されるから、その計算は
EQ条件の決定から直接に導くことができる。か
くて、EQ条件、その否定および結果の符号が、
GT条件を決定する。このような計算を第１図に
示されており、そこでは線２８にある結果の符号
ビツト線２６にあるEQ信号とがNORゲート２７
で結合されて「結果がゼロより大きい」GT条件
を指示する信号を線２９に供給する。 本発明の第２の実施態様は、第１２図に示され
ている。第１２図ないし第１９図に示されている
第２の実施態様の装置は、特にシステムが32ビツ
トの演算を使用する場合を想定している。この装
置は、２つの32ビツト・オペランドについて行な
われる算術演算のGT条件、EQ条件またはLT条
件を検出する。 第２の実施態様では、オペランドＡおよびＢに
関する算術演算は演算論理ユニツト（ALU）２
１１によつて行なわれる。ALU２１１は、第１
図のALU１０と同一機能を実行する。また、オ
ペランドＡおよびＢは第１２図のブロツク２１１
ないし２１５へ同時に供給されるが、オペランド
Ｂはその前に反転選択信号に応答する第１２図の
XORゲート２１０でビツト単位で補数化される。
キヤリイ選択回路２００はALU２１１の演算の
ためにCinを発生する。 本発明の第２の実施態様は、結果の３条件
（EQ、LTおよびGT）を予測するため、ALU２
１１と並列に動作する。第２の実施態様におい
て、EQ信号の状態の予測は、伝達回路（TM）
ブロツク２１２、発生回路(G)ブロツク２１３およ
び補助回路（ZW）ブロツク２１４で発生される
中間項の論理的結合によつて達成される。さら
に、LTおよびGT条件のそれぞれの状態を予測
するための項は、第２の補助論理（LD）ブロツ
ク２１５によつて発生される。これらの回路ブロ
ツクによつて発生された中間項は、真数形式およ
び補数形式のCinとともに条件コード回路（CC）
ブロツク２１６へ供給され、よつて３つの条件コ
ード信号を発生することを可能にする。 ここで、回路ブロツク２１２−２１５および
EQ信号を発生するためのCCブロツク２１６の部
分を特徴づける表現を理解するために、付録Ｃお
よび第１２図ないし第１９図を参照されたい。 第１２図のTMブロツク２１２、伝達項Ｔ(i)と
グループ伝達項Ｍ（ ）とを発生する。第１３図
を参照するに、NORゲート３００各々は対応す
るオペランド・ビツト対Ａ(i)およびＢ(i)を受取
り、これに対応する伝達項Ｔ(i)を発生する。これ
らの伝達項はANDゲート３０２に供給され、そ
こでグループ伝達項Ｍ（ ）が発生される。 発生項Ｇ(i)は、その詳細を第１４図に示したＧ
ブロツク２１３によつて発生される。発生項Ｇ(i)
NO各々は、オペランド・ビツトＡ(i)およびＢ(i)
に応答するANDゲート３０４によつてそれぞれ
発生される。 ZWブロツク２１４は、第１５図に示されてい
る。ZWブロツク２１４において、Ｚ項の各々
は、それぞれのANDゲート３０８を２つ以上の
XORゲート３０６と組み合わせることによつて
発生される。XORゲート３０６の各々は対応す
るオペランド・ビツト対Ａ(i)およびＢ(i)を受取
り、その出力を１つ以上のANDゲート３０８へ
供給する。第１５図に示すように、オペランド・
ビツト対Ａ（０）およびＢ（０）を受け取るXOR
ゲート３０６は、半和Ｗ（０）を発生することに
注意されたい。 CCブロツク２１６のEQ部分は、第１７図に示
されている。付録Ｃに記述されたシーケンスを参
照するに、その第１のシーケンスＴ（０）′Ｔ
(1)′・……・Ｔ（Ｍ−１）′（Cin＝０の場合）は、
入力としてグループ伝達項Ｍ（０、31）および
Cin′を受け取るANDゲート３２０によつて発生
される。かくて、第１のシーケンスが生ずる場
合、ANDゲート３２０は正の状態を呈する。同
様に、ANDゲート３２４はグループ伝達項Ｍ
（１、31）、発生項Ｇ（０）およびCin′信号を受取
り、シーケンス（2.b）が生ずるとき、正の信号
を供給して当該シーケンスを監視する。ANDゲ
ート３２４の各々は、発生項Ｇ(i)、グループ伝達
項Ｍ（ｉ＋１、Ｎ−１）およびグループ半和項Ｗ
（０）……ｉ＝１の場合……またはＺ（０、ｉ−
１）……ｉ＞０の場合……からなる中間項のグル
ープをそれぞれ受け取る。またANDゲート３２
４の各々はCin′信号を受取り、シーケンス(2)が生
ずるとき、高い出力を発生する。ANDゲート３
２８は、シーケンス（2.a）を検出するため、発
生項Ｇ（31）、グループ半和項Ｚ（０、30）ならび
にCin′を受け取る。ANDゲート３２８は、この
シーケンスが生ずるとき、高い出力を供給する。
付録Ｃに記述された第３のシーケンスはANDゲ
ート３４０によつて検出され、当該ゲートは
Cin′の正の信号を反転（）ゲート３３０を介し
て受取り且つこれをグループ半和信号Ｚ（０、31）
と結合する。ORゲート３４５はこれらのANDゲ
ート３２０の出力を結合し、当該ANDゲートの
少なくとも１つが高い出力を発生するとき、EQ
信号を１へセツトする。もちろん、付録Ｃに記述
された３つのシーケンスのうちどれも２つの現オ
ペランドについて満足されなければ、第１７図の
回路はEQ信号をゼロへセツトする。 EQ条件はこのように加算器と並行して予測さ
れるので、この機能の経路遅延は先行技術のそれ
に比べて減少する。殆どのALUは加算器を必要
とするから、EQ条件の予測に必要な多くの項は
すでに加算器のために発生されている筈である。
従つて、EQ条件の予測を実現するための追加の
コストは、殆ど必要ない。 最後に、EQ条件の予測に関連して、LTおよび
GT条件を予測するためにLDブロツク２１５が
設けられる。LDブロツク２１５は付録Ｄの項Ｌ
(i)およびＤ(i)によつて正確に表わされており、ま
た第１６図に示されている。３つの条件（EQ、
LT、GT）を知るには、その２つだけを発生す
ればよい。第３の条件は、他の２つの条件から知
ることができる。EQ条件の計算は、発生論理の
小さなサブセツトでなければならない。ここでは
LTおよびGT条件の両方が発生されるが、その
一方だけが使用されねばならない。 LTおよびGT条件は、オペランド・ビツトの
ストリングを最上位から最下位へむけてビツト単
位で比較することによつて決定される。この場
合、最初の不一致はどのビツト・ストリングが
GT条件に該当し、そしてどのビツト・ストリン
グがLT条件に該当するかを決定する。 最初の不一致ビツト位置にいたるまでのビツ
ト・ストリングは等しいから、このビツト位置ま
でに生ずる全ての比較一致は無視される。同様
に、最初の不一致の後に生ずる全ての比較一致も
無視される。というのは、それらの大きさは最初
の不一致ビツト位置に比較すると、小さいからで
ある。この原理に基ずくブール式は、付録Ｄに記
述されている。 任意の長さを有するオペランド・ビツトのスト
リングについて、付録Ｄの関数から導かれたLT
およびGTは、両ストリングの同じ位置における
少なくとも１セツトのビツトが異なる場合にの
み、結果（表明）を与える。この関数は、両スト
リングのビツトが異なる最上位ビツト位置につい
てのみ表明を与える。もしこの関数が「ＡはＢよ
り小さい」であれば、ビツト・ストリングＡの大
きさがビツト・ストリングＢより小さい場合にの
み、LT関数が表明される。もしこの関数が「Ａ
はＢより大きい」であれば、ビツト・ストリング
Ａの大きさがビツト・ストリングＢより大きい場
合にのみ、GT関数が表明される。既に発生され
た加算器用の項を利用することにより、LTおよ
びGT関数の実現コストを大幅に減少させること
ができる。 CCブロツク２１６のLTおよびGT部分は第１
８図および第１９図にそれぞれ示されている。こ
れらの回路は、付録Ｄの該当する項をそれぞれ実
現したものである。 Ｅ 発明の効果 本発明によれば、算術演算の結果がゼロに等し
いという（EQ）条件を当該算術演算と時間的に
並行して決定すことができるので、中央処理ユニ
ツトはこの算術演算の結果が得られる前にその条
件コードを決定することができ、かくて中央処理
ユニツトの全体的な速度を向上させることができ
る。 〔付録Ａ〕 Cin＝０に対するEQ条件の計算 以下の説明は、最初に提案した装置を詳細に規
定する。「最上位ビツト」とは、左端ビツト、即
ちビツト位置０をいう。「最下位ビツト」とは、
右端ビツト、即ちビツト・ストリング長さＮ−１
に相当するビツト位置をいう。簡単のため、以下
の表記法を使用する。 １ ｜は論理和（OR）を表わす ２ ・は論理積（AND）を表わす ３ Ｖは排他的論理和（XOR）を表わす ４ ＋は加算を表わす ５ −は減算を表わす ６ A′はＡの１の補数を表わす ７ ‖は連結を表わす Cin＝０を有する命令（タイプ０の命令）につ
いては、第１図のキヤリイ・セイブ加算器２０に
加わる３入力は次の関係を表現するために使用さ
れる。 Ａ＋Ｂ＝（Ａ＋Ｂ−１）＋１ ＝Px＋Py＋１ 但し、 Px＋Py＝（Ａ＋Ｂ−１） ここで、２の補数化表記法における−１がPx
およびPyの全てのビツトｉについて［11……
1111］に等価であると仮定すると、次の式が成立
する。 （A.1.a） Px_i ＝A_i Ｖ B_i V1 ＝（A_i Ｖ B_i）′ （A.1.b） Py_i ＝（A_i・B_i）｜（A_i・１）｜（B_i・１） ＝A_i｜B_i これは、第１図ないし第３図のキヤリイ・セイ
ブ加算器（MCSA）２０の動作を記述するもの
である。加算器２０によつて生ぜられた中間的な
結果信号（PxおよびPy）は、Pyの最上位ビツト
を除く全てのビツトをPxへ加算することによつ
て、行組立回路２２で結合される。この場合、
PyはPxに対し１ビツトだけシフトされる。これ
を式で表現すると、次のようになる。 （A.1） Px＋Py ＝（Px₀₊Py₁）‖（Px₁＋Py₂）‖ ……‖（Px₃₀＋Py₃₁）‖Px₃₁ この式は、第２図および第４図に図式的に示さ
れている。これらの式をバランスさせるために
Pyのシフトによつて空白になつた最下位ビツト
位置へ「ホツト１」が加算される。 Ａ＋Ｂの結果がゼロに等しくなるためには、第
４図にように「ホツト１」へ加算される式
（A.1）のPx＋Pyもゼロに等しくなければならな
い。 従つて、以下の式が真である場合にのみ、EQ
条件は真である。 （A.2） Px＋Py＋１ ＝（Px₀₊Py₁）‖（Px₁＋Py₂）‖ ……‖（Px₃₀＋Py₃₁）‖（Px₃₁＋１）＝０ 式（A.2）は、第４図において加数オペランド
として図示的に示されている。「ホツト１」は
Px31へ加算されるから、結果ビツト31がゼロに
なるためには、Px31が１に等しくなければなら
ない。もしこれが真であれば、結果ビツト31はゼ
ロに等しくなり、そしてビツト位置30へのキヤリ
イ伝播が生ずる。ビツト位置３０へのキヤリイ入
力は１に等しいから、結果ビツト30がゼロに等し
くなるためには、ビツト（Px30およびPy31）の
１つだけが１に等しくなければならない。もしこ
れが真であれば、ビツト位置２９へのキヤリイ伝
播が生じ、そして結果ビツト29がゼロに等しくな
るためには、ビツト（Px29およびPy30）の１つ
だけが１に等しくなければならない。この伝播効
果は、全てのビツト位置にも及ぶ。この意味する
ところは、Ai＋Biがゼロに等しくなるためには、
PxiおよびPyi＋１の一方だけが（両方ではない）
１に等しくなければならない、ということであ
る。これを式の形で示すと、次のようになる。 EQ（タイプ０）_i＝Px_i Ｖ Py_i+1 この式は、所定の結果ビツト位置ｉがゼロに等
しくなるための条件を計算するものである。ビツ
ト位置31については、「ホツト１」の加算が行な
われると、これは次のようになる。 EQ（タイプ０）₃₁＝Px₃₁ 従つて、Ａ＋Ｂの結果がゼロに等しくなるため
には、以下の関係が真でなければならない。 （A.3） EQ（タイプ０） ＝Px₃₁・［Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ ＝Py₃₁・Ｄ 但し、 Ｄ＝［（Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・（Px₃₀ Ｖ Py₃₁）］ 信号Ｄは、さらに次のように定義される。 （A.3.a） Ｄ ＝Ｄ（０、５）・Ｄ（６、11）・Ｄ（12、17） ・Ｄ（18、23）・Ｄ（24、29）・Ｄ（30） 但し、 D₃₀＝（Px₃₀ Ｖ Py₃₁） Ｄ（ｉ、ｉ＋５） ＝（Px_i Ｖ Py_i+1）・（Px_i+1 Ｖ Py_i+2 ・……・（Px_i+5 Ｖ Py_i+6） 〔付録Ｂ〕 Cin＝１に対するEQ条件の計算 以下の説明は、最初に提案した装置を詳細な記
述である。「最上位ビツト」は左端ビツト、即ち
ビツト０を指示する。「最下位ビツト」は右端ビ
ツト、即ちビツト・ストリング長さＮ−１に相当
するビツト位置を指示する。簡単のために、以下
の表記法を使用する。 １ ｜は論理和（OR）を表わす ２ ・は論理積（AND）を表わす ３ Ｖは排他的論理和（XOR）を表わす ４ ＋は加算を表わす ５ −は減算を表わす ６ A′はＡの１の補数を表わす ７ ‖は連結を表わす Cin＝１を用いる命令（タイプ１の命令）につ
いては、第１図のキヤリイ・セイブ加算器
（MCSA）２０は以下の関係を表現するために使
用される。 Ａ−Ｂ＝Ａ＋B′＋１ ＝（Ａ＋B′−１）＋１＋１ ＝Px＋Py＋１＋１ 但し、 Px＋Py＝（Ａ＋B′−１） ２の補数化表記法について、−１が［111……
1111］に等価であると仮定すると、PxおよびPy
のすべてのビツトｉについて以下の表現が真とな
る。 （B.1.a） Px_i ＝A_i VB′_iV1 ＝（A_i VB′_i）′ （B.1.b） Py_i ＝A_i・B′_i）｜（（A_i・１）｜（B′_i・１） ＝A_i｜B′_i これは、第３図の加算器２０の動作を式の形式
で記述する。加算器２０によつて生ぜられる中間
項（PxおよびPy）は、Pyの最上位ビツトを除く
全てのビツトをPxへ加算することによつて、生
ぜられる。この場合、PyはPxに対し１ビツトだ
けシフトされている。32ビツトのオペランドにつ
いては、これは次の式によつて表わされる。 （B.1） Px＋Py ＝（Px₀＋Py₁）‖（Px₁＋Py₂）‖ ……‖（Px₃₀＋Py₃₁）‖Px₃₁ この式は、第３図および第５図に図式的に示さ
れている。最初の「ホツト１」が加算されるの
は、PxおよびPyを決定するために加算される−
１についてこの式をバランスさせるためである。
第２の「ホツト１」（制御されたホツト１）が加
算されるのは、B′が１の補数形式で与えられた
めである。１の補数形式を適正な２の補数形式へ
変換するために、他の１が１の補数形式へ加算さ
れねばならない。 Ａ＋Ｂの結果がゼロに等しくなるためには、第
５図に示すように２つの「ホツト１」へ加算され
た式（B.1）の項（Px＋Py）もまたゼロに等し
くなければならない。従つて、EQ条件は、以下
の式が真である場合にのみ真である。 （B.2） Px＋Py＋１＋１ ＝（Px₀＋Py₁）‖（Px₁＋Py₂）‖ ……‖（Px₃₀＋Py₃₁）‖（Px₃₁＋１＋１）＝０ 式（B.2）は、第５図において加算動作として
図式的に示されている。２つの「ホツト１」が
Px31へ加算されたから、Px31がゼロに等しい場
合にのみ、結果ビツト31はゼロに等しくなる。も
しこれが真であれば、結果ビツト31はゼロに等し
くなり、そしてビツト位置30へのキヤリイ伝播が
生ずることになる。ビツト位置30へのキヤリイ入
力は１に等しいから、結果ビツト30がゼロに等し
くなるためには、ビツト（Px30およびPy31）の
一方だけが１に等しくなければならない。この伝
播効果は、全てのビツト位置へ及ぶ。この意味す
るところは、Ai＋Biがゼロに等しくなるために
は、PxiおよびPy＋１の一方だけが（両方ではな
い）１に等しくなければならない、ということで
ある。これを式の形で示すと、次のようになる。 EQ（タイプ１）_i＝Px_i Ｖ Py_i+1 この式は、所定のビツト位置ｉがゼロに等しく
なるため条件を計算する。ビツト位置31について
は、「ホツト１」の加算が行なわれると、次のよ
うになる。 EQ（タイプ１）₃₁＝Px₃₁′ 従つて、Ａ＋Ｂと結果がゼロに等しくなるため
には、以下の関係が真でなければならない。 （B.3）． EQ（タイプ１） ＝Px₃₁′・［Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・［Px₃₀ Ｖ Py₃₁）］ ＝Px′₃₁・Ｄ 但し、 Ｄ＝［（Px₀ Ｖ Py₁）・（Px₁ Ｖ Py₂） ・……・［Px₃₀ Ｖ Py₃₁）］ 〔付録Ｃ〕 第２の実施態様を説明するにあたり、以下の表
記法、ブール記号および定義を使用する。 表記法 (1) ′は関連する表現または項の補数である (2) （ａ｜ｂ）はａとｂの論理和を表わす (3) （ab）はａとｂの論理積を表わす (4) （aVb）はａとｂの排他的論理和を表わす ブール表現 (1.1) 1Va＝a′ 加算のための伝達(T)、発生(G)および半和(W)関
数 (1.2) Ｔ(i)＝Ａ(i)｜Ｂ(i) (1.3) Ｇ(i)＝Ａ(i)Ｂ(i) (1.4) Ｗ(i)＝Ａ(i) Ｖ Ｂ(i) (1.5) 和(i)＝Ａ(i) Ｖ Ｂ(i) Ｖ Ｃ（ｉ＋１） 但し、Ｎ＝加算の幅 ０＜＝ｉ＜＝Ｎ−１ Ａ(i)＝入力オペランドのビツト位置ｉ Ｂ(i)＝入力オペランドのビツト位置ｉ Ｃ（ｉ＋１）＝ビツト位置ｉへのキヤリイ入力 Ｃ(N)＝加算器の最下位ビツト位置へのキヤリイ
入力 加算の結果がゼロに等しいか否かを決定するに
は、加算自体を行なう必要はない。結果がゼロに
等しくなるための要件が、２つのオペランドによ
つて満足されていることだけをチエツクすればよ
いからである。 オペランドＡの任意のビツトＡ(i)およびオペラ
ンドＢの対応するビツトＢ(i)については、或る幾
つかのビツト組合せだけが加算結果のビツトｉに
ゼロを発生する。これらの組合せは、次のような
ものである。 ケース１ 一方のオプランドのビツトｉがゼロに
等しく、他方のオペランドのビツトｉが１に等
しく、且つキヤリイ入力が１に等しい場合。即
ち、 Ｗ(i)＝Ａ(i) Ｖ Ｂ(i)＝１ 但し、 Ｃ（ｉ＋１）＝１ 和(i)＝Ａ(i) Ｖ Ｂ(i) Ｖ Ｃ（ｉ＋１）＝０ 但し、 キヤリイ出力＝１ ケース２ 両オペランドのビツトｉが１に等し
く、且つキヤリイ入力がゼロに等しい場合。即
ち、 Ｇ(i)＝Ａ(i)Ｂ(i)＝１ 但し、 Ｃ（ｉ＋１）＝０ 和(i)＝Ａ(i) Ｖ Ｂ(i) Ｖ Ｃ（ｉ＋１）＝０ 但し、 キヤリイ出力＝１ ケース３ 両オペランドのビツトｉがゼロに等し
く、且つキヤリイ入力がゼロに等しい場合。即
ち、 Ｔ(i)＝Ａ(i)｜Ｂ(i)＝０ 但し、 Ｃ（ｉ＋１）＝０ 和(i)＝Ａ(i) Ｖ Ｂ(i) Ｖ Ｃ（ｉ＋１）＝０ 但し、 キヤリイ出力＝０ 長さＮのビツト・ストリングについては、前記
リストされた３つの条件の或る順列だけが、加算
動作の結果としてゼロのストリングを許容する、 或るｉについてＴ(i)＝０である場合、もし和(i)
がゼロに等しくなるのであれば、ビツトｉより下
位のビツトについて行なわれる加算動作はキヤリ
イ出力１を生ずることができない。和がゼロに等
しい場合、キヤリイ出力１を生ずることができな
いのはＴ(i)＝０（但し、Ａ(i)＝Ｂ(i)＝０）だけで
ある。換言すれば、もしビツト位置ｉがオペラン
ドＡおよびＢの両方でゼロであつたなら、ビツト
位置ｉ＋１は両オペランドについてゼロを持たな
ければならない、ということである。或るｉにつ
いてＴ(i)＝０である場合、ビツトｉないしＮ−１
の和がゼロであるためには、ビツト位置ｉないし
Ｎ−１のオペランドＡおよびＢもゼロでなければ
ならない。さもなければ、或るｉについてケース
３に違反する状況が生ずる。ビツトＮ−１へのキ
ヤリイ入力もゼロでなければならない。 或るｉについてＷ(i)＝１である場合、和がゼロ
に等しくなるためには、ビツトｉ＋１に関する加
算動作はキヤリイ出力１を生じなければならな
い。前記でリストした動作のうちキヤリイ出力１
を生ずるのは、ケース１および２である。換言す
れば、もしビツト位置ｉが１つのオペランドだけ
で１を有していたならば、ビツト位置ｉ＋１はＣ
（ｉ＋２）＝１を伴うＷ（ｉ＋１）＝１、またはＣ
（ｉ＋２）＝０を伴うＧ（ｉ＋１）＝１を有さなけれ
ばならない。 或るｉについてＧ(i)＝１である場合、和(i)がゼ
ロに等しくなるためには、ビツトｉ＋１に関する
加算動作はキヤリイ出力０を生じなければならな
い。前記でリストした動作のキヤリイ出力０を生
ずるのは、Ｔ(i)＝０の場合だけである。即ち、も
しビツト位置ｉが両オペランドにおいて１を有し
ていたならば、ビツト位置ｉ＋１は両オペランド
ＡおよびＢについてゼロを有しなければならな
い、このことは、Ｇ(i)＝１について、Ｔ（ｉ＋１）
＝Ｔ（ｉ＋２）＝……＝Ｔ(N)＝０を暗示する。 また、ビツトｉの和がゼロに等しくなるために
Ｇ(i)＝１およびＷ(i)＝１はキヤリイ出力を発生し
なければならないから、Ｇ（ｉ−１）またはＴ（ｉ
−１）はＧ(i)＝１またはＷ(i)＝１に追従すること
ができない、 もしオペランドの和がゼロに等しければ、前記
動作を互いに論理的に結合して１に等しくする
と、以下に示す３つの可能なシーケンスが生ず
る。 １ Ｔ（０）′Ｔ(1)′……Ｔ（Ｎ−１）′ 但し、 Cin＝０ ここで、Ｔ(i)は、全ての必要なｉについて、
第１３図の回路によつて生ぜられる。 Ｔ（０）′Ｔ(1)′……Ｔ（Ｎ−１）′は、オペラ
ンドの各ビツト位置に関する１組の連続的な
T′動作であつて、ビツト０で開始し且つビツ
トＮで終了する。このシーケンスについては、
両オペランドは全てのビツト位置において全ゼ
ロを有する。 ２ Ｗ（０）Ｗ(1)……Ｗ（ｉ−１）Ｇ(i)Ｔ（ｉ ＋１）′Ｔ（ｉ＋２）′……Ｔ（Ｎ−１）′ 但し、 Cin＝０ ここで、Ｗ（０）Ｗ(1)……Ｗ（ｉ−１）はオペ
ランドの各ビツト位置に関する１組の連続的な
Ｗ演算であり、ビツト０で開始し且つビツトｉ
−１で終了する。 Ｔ（ｉ＋１）′Ｔ（ｉ＋２）′……Ｔ（Ｎ−
１）′は、オペランドの各ビツト位置に関する
１組の連続的なT′演算であり、ビツトｉ＋１
で開始し且つビツトＮ−１で終了する。一般
に、このシーケンスでは、両オペランドはビツ
ト位置（Ｎ−１）ないし（ｉ＋１）に全ゼロを
有し、ビツト位置ｉに１を有する。ビツト位置
（ｉ−１）ないし０における各オペランドは、
同じビツト位置における他方の１の補数であ
る。 ２(a) Ｇ(i)＝Ｇ（Ｎ−１）であるシーケンス２の
特別なケースについては、 Ｗ（０）Ｗ(1)……Ｗ（Ｎ−２）Ｇ（Ｎ−１） 但し、 Cin＝０ ここで、Ｗ（０）Ｗ(1)……Ｗ（Ｎ−１）は、
オペランドの各ビツト位置に関する１組の連
続的なＷ演算であり、ビツト０で開始し且つ
ビツトＮ−２で終了する。 ２(b) Ｇ(i)＝Ｇ（０）であるシーケンス２の特別
なケースについては、 Ｇ(0)Ｔ(1)′Ｔ(2)′……Ｔ(N-2)′Ｔ(N-1)′ 但し、 Cin＝０ ここで、Ｔ(1)′Ｔ(2)′……Ｔ（Ｎ−21）′Ｔ
（Ｎ−１）′はオペランドの各ビツト位置に関
する１組の連続的なT′演算であり、ビツト
１で開始し且つビツトＮ−１で終了する。 ３ Ｗ（０）Ｗ(1)……Ｗ（Ｎ−１） 但し、 Cin＝１ ここで、Ｗ（０）Ｗ(1)……Ｗ（Ｎ−１）は、オ
ペランドの各ビツト位置に関する１組のＷ演算
であり、ビツト０で開始し且つビツトＮ−１で
終了する。このケースでは、各オペランドは他
方の１の補数である、 ここで、次のことを仮定する。 Ｚ（０、１）＝Ｗ（０）Ｗ(1)＝（Ａ（０） Ｖ Ｂ
（０））（Ａ(1) Ｖ Ｂ(1)） Ｚ（０、２）＝Ｗ（０）Ｗ(1)Ｗ(2) ＝（Ａ（０） Ｖ Ｂ（０））（Ａ(1) Ｖ Ｂ(1)）
（Ａ(2) Ｖ Ｂ(2)） 〓 Ｚ（０、ｉ）、即ち全ての必要とされるｉに対
するグループ半和は、第１５図のゲート論理回
路によつて生ぜられる。 また、 Ｍ＝（０、１）＝Ｔ（０）′Ｔ(1)′ Ｍ＝（０、２）＝Ｔ（０）′Ｔ(1)′Ｔ(2) 〓 Ｍ（０、ｉ）、即ち全ての必要とされるｉに対
するグループ伝達は、第１３図のゲート論理回
路によつて生ぜられる。 ここで、Cinが最下位ビツトへのキヤリイ入
力を表わすものと仮定する。そうすると、ビツ
ト長Ｎのオペランドについては、EQ条件に等
価な「結果＝０」関数(F)は次のように表わすこ
とができる。 (1) Ｆ＝Ｍ（０、Ｎ−１）C_io′ ＋Ｇ（０）Ｍ（１、Ｎ−１）C_io′ ＋Ｗ（０）Ｇ(1)Ｍ（２、Ｎ−１）C_io′ ＋Ｚ（０、１）Ｇ(2)Ｍ（３、Ｎ−１）C_io′ ＋Ｚ（０、２）Ｇ(3)Ｍ（４、Ｎ−１）C_io′ 〓 ＋Ｚ（０、Ｎ−２）Ｇ（Ｎ−１）C_io′ ＋Ｚ（０、Ｎ−１）C_io′ 但し、Ｆは第１７図の回路によつて生ぜられ
る。ブール式で表現した実現形態は次のとおりで
ある。

【表】

【表】

【表】

〔付録Ｄ〕

Ａ(i)をビツト・ストリングＡのビツト位置ｉで
あると仮定する。 Ｂ(i)をビツト・ストリングＢのビツト位置ｉで
あると仮定する。 Ｌ(i)およびＤ(i)をビツト位置ｉに対するビツト
比較関係であると仮定する。即ち、 Ｌ(i)＝Ａ(i)′Ｂ(i) より小さい場合 Ｄ(i)＝Ａ(i)Ｂ(i)′ より大きい場合 Ｎビツト・ストリングについては、ストリング
比較関数は次のように表わすことができる。 LT＝Ｌ（０） ｜（Ｇ（０）｜TB（０）′）Ｌ(1) ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）Ｌ(2
) ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）（Ｇ
(2) ｜Ｔ(2)′）Ｌ(3) ｜ 〓 ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）…… （Ｇ（Ｎ−２）｜Ｔ（Ｎ−２）′）Ｌ（Ｎ−１） LTは第１８図に記述されている。 また、 GT＝Ｄ（０） ｜（Ｇ（０）｜Ｔ（０）′）Ｄ(1) ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）Ｄ(2
) ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）（Ｇ
(2)｜ Ｔ(2)′）Ｄ(3) ｜ 〓 ｜（Ｇ（０）｜Ｔ（０）′）（Ｇ(1)｜Ｔ(1)′）…… （Ｇ（Ｎ−２）｜Ｔ（Ｎ−２）′）Ｄ（Ｎ−１） GTは第１８図に記述されている。

【図面の簡単な説明】

第１図は本発明の第１の実施態様を示すブロツ
ク図、第２図および第３図は第１図に示す第１の
実施態様を更に詳細に示すブロツク図、第４図お
よび第５図は第１図の行組立回路の詳細を示す
図、第６図ないし第１１図はEQ条件を検出する
ための第１図の部分を詳細に示す図、第１２図は
本発明の第２の実施態様を示す図、第１３図ない
し第１９図は第１２図の要素を詳細に示す図であ
る。 １０……演算論理ユニツト、１２……キヤリイ
選択回路、２０……変形されたキヤリイ・セイブ
加算器、２２……行組立回路、２５……ZQ決定
回路。

Claims (1)

1. 【特許請求の範囲】 １ キヤリイ入力信号に応答して、各々がＮビツ
   トの順序づけられたシーケンスのオペランド対Ａ
   (i)およびＢ(i)（ここで、ｉ＝０……Ｎ−１）の算
   術演算を実行し、この算術演算の結果を表わすデ
   イジタル出力信号を発生するための算術演算ユニ
   ツトを含む計算機システムにおいて、 前記オペランドに応答してオペランドＡとオペ
   ランドＢとのキヤリイなしの結合によつて順序づ
   けられたシーケンスの中間結果信号を発生するた
   めのキヤリイ・セイブ加算器と、 前記キヤリイ・セイブ加算器に接続され、前記
   キヤリイ入力信号と前記順序づけられたシーケン
   スの中間結果信号との代数的結合に基づいて条件
   コード信号を発生し、前記算術演算の結果とほぼ
   同時に与えられ、前記結果の大きさが０か否かの
   指示を出すための条件コード予測手段とを備え、 前記キヤリイ・セイブ加算器は、P_xi＝（Ａ(i)
   VB(i)）または（Ａ(i)VB(i)′）′およびP_Yi＝（Ａ(i)
   ｜Ｂ(i)）「または（Ａ(i)｜Ｂ(i)′）」（ここで、′
   は
   論理補数、Ｖは排他的オア演算、｜はオア演算で
   ある）のように中間結果信号P_xiおよびP_yiを発生
   し、 前記キヤリイ入力信号は“１”又は“０”の値
   を有するデイジタル信号であり、 前記条件コード予測手段は前記中間結果信号お
   よび前記キヤリイ入力信号を受取り、前記条件コ
   ード信号（“結果＝０”）を、キヤリイ入力＝０の
   場合、“結果＝０”＝（P_x（Ｎ−１）・Ｄ）、キヤリ
   イ入力＝１の場合、“結果＝０”＝（P_x（Ｎ−
   １）′・Ｄ）または（P_x（Ｎ−１）・Ｄ）（ここで、
   Ｄ＝［（P_x（０）VP_y(1)）・（P_x(1)VP_y(2)）・……・
   （P_x（Ｎ−２）VP_y（Ｎ−１））］、・はアンド演算で
   ある）により発生することを特徴とする条件コー
   ドの予測装置。