JPH01211119A - 条件コードの予測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はディジタル計算機の演算に係り、更に詳細に説
明すれば算術演算の結果を反映する条件コードを予測す
ることに係る。

Ｂ、従来の技術 計算機システムの性能は、算術演算の速度と精度によっ
て大きく左右される。というのは、計算機が実行する多
くの命令は算術演算を必要とするからである。一般に、
算術回路は多数のゲートおよび論理レベルを含むので、
これは計算機の命令実行ユニットにおいて最も複雑な回
路である。従って、算術演算は、低速でエラーにあいや
すい。

算術演算の結果が有する１つの重要な側面は、それが条
件コードを決定するという点である。条件コードは、算
的演算の結果を反映するために、計算機によってセット
される。このコードは、計算機が算術演算の結果に依存
して動作上の判断を行なうのに役立つ。条件コードはま
た幾つかの非算術演算、たとえば補数データの発生を含
むロード命令においても重要である。計算機の性能を向
上させるためには、演算の実行と平行してその条件コー
ドを計算することが望ましい。

一般に、条件コードは、演算の結果がゼロより大きい（
ＧＴ）条件、ゼロより小さい（ＬＴ）条件、またはゼロ
に等しい（ＥＱ）条件を指示するために用いられる。Ｌ
Ｔ条件は単に結果の符号を調べることを必要とするにす
ぎないから、その検出は最も容易である。これに対し、
結果がゼロまたは正である場合、結果の符号は正にセッ
トされるから、ＧＴおよびＥＱ条件の検出は一層困雅と
なる。つまり、結果がゼロに等しい場合、その符号を調
べても、結果がゼロまたは正のどちらであるかを判別す
ることができないのである。然し乍ら、特定のデータに
関する特定の命令の結果については、ＥＱおよびＧＴ条
件は互いに排他的である。かくて、−旦ＬＴ条件が排除
されてしまうと、ＥＱおよびＬＴ条件のうち一方を決定
することは他方を決定することにつながるのである。加
算器の演算で、結果がゼロに等しい（Ｅ　Ｑ）条件を決
定する通常の方法は、演算論理ユニット（ＡＬＵ）にお
ける加算回路のすべての出力ビットを否定論理和（ＮＯ
Ｒ）することであった、然し乍ら、多くのアーキテクチ
ャは固定小数点のユニットについて３２ビツトのデータ
路を必要とするから、これらは３２ビツト幅の加算器を
も必要としている。

かくて、通常の方法に従って出力ビットの否定論理和を
とるようにすると、実現テクノロジーによっては、少な
くとも２段の論理を追加する必要がでてくる。ところで
、サイクル時間の改良に対する要請は強いものがあるか
ら、このように論理段を追加すると、条件コードの経路
がクリチカルとなり、従ってその計算を次の機械サイク
ルで行なうことを余儀無くされてしまう。

Ｃ０発明が解決しようとする課題 算術演算の結果がゼロより大きい（ＧＴ）条件を初期の
段階で計算できれば、計算機の演算速度が向上すること
は明らかである。本発明は、ＥＱおよびＬＴ条件を早い
段階で取り除くことによってＧＴ条件を検出することが
できる、という知見に基いてなされたものである。

本発明の目的は１条件コードを決定するための２つの装
置を提供することである。これらの装置のうち、一方の
装置は加算器のクリチカルな量。

すなわちキャリイを必要とせずに結果がゼロに等しい（
Ｅ　Ｑ）条件を生じ、他方の装置は暗黙のうちに加算器
のキャリイを考慮に入れるように設計されている。

本発明の他の目的は、加算器と平行してＥＱ条件を発生
することにより、その計算に関連するクリチカルな遅延
を減少させることである。

本発明の他の目的は、演算を遂行するユニットに関連す
る遅延を少なくした、条件コードを決定するための実現
形態を提供することである。

ここで注意すべきは、（１）計算機アーキテクチャでは
、２の補数を対象とする加算、減算またはロード命令の
どれが実行されるかに依存して、算術演算に対する条件
コード・ビットが「和がゼロである」またはｒ差がゼロ
である」という条件を反映することが置溝あり、また（
２）成るマイクロコード命令はＥＱ条件を伝えるために
マイクロコード条件レジスタで同様のビットを使用する
ということである。これらの点を念頭において、本発明
の他の目的は、算術演算を必要とするすべての命令がど
のようなタイプの機械で実行されるかに関係無く、これ
らの命令について必要な条件コードを発生することにあ
る。本発明が提供するこれらの装置は、２の補数を対象
とする加算、減算、比較、ロード命令およびこれらの命
令と同様の他の命令に対する予測された条件コードを発
生する。

本発明の他の目的は、２倍精度のすべての算術演算に対
する条件コードを発生することである。

これらの２倍精度の命令は、加算または減算命令のキャ
リイ出力を保存し且つこれを適正な結果の計算のために
加算器のキャリイ入力として使用することによって、算
術演算のビット幅を２倍にするというものである。

説明を簡単にするため、ここでは算術演算が３２ビツト
のオペランドについて遂行されるものと仮定する。然し
乍ら、本発明の他の目的は、これらの表現を適正に拡張
することによって、任意の長さのオペランドに対す、る
結論を引き出すことである。

本発明の１実施態様は、すべての算術命令を２つのカテ
ゴリー、即ち演算論理ユニット（ＡＬＵ）へのキャリイ
入力がゼロに等しいことを必要とするタイプＯと、演算
論理ユニット（ＡＬＵ）へのキャリイ入力が１に等しい
ことを必要とするタイプ１とに類別する。

本発明の他の目的は１両タイプの命令について内部的キ
ャリイを必要としないような最小化されたプール式を実
行するための回路および方法を提供することである。つ
まり、この回路は演算論理ユニット（ＡＬＵ）と平行に
条件コードを発生し、かくてその計算をクリチカルな経
路から除去するのである。本質的に、加算器（キャリイ
を含む）の如何なる部分もこの方法に使用されるわけで
はなく、また条件コードは演算論理ユニット（ＡＬＵ）
よりも小さい遅延で計算される。さらに、どんなキャリ
イも必要ではないのである。

本発明の他の目的は１組合わされた１組のハードウェア
を使用して１両タイプの命令に対する条件コードを発生
し、もってハードウェアを節減することである。

本発明の他の目的は、オペランドおよび強制された１の
ストリングについて動作する変形されたキャリイ・セイ
ブ加算器（ＭＣ８Ａ）を使用して。

結果がゼロに等しい（ＥＱ）条件を決定することである
。

本発明の他の目的は、ＭＣ８Ａの出力を調べてオペラン
ドを演算する演算論理ユニット（Ａ　Ｌ　Ｕ）内の加算
器の出力がゼロに等しいか否かを決定することにより、
キャリイ・ビットまたは他のクリチカルな量を決定する
必要を無くすことである。

本発明の他の目的は、予測された条件コードを決定する
ための第２の実施態様を提供することである。

本発明の第２の実施態様の他の目的は、加算器によって
発生される和の各ビット位置ごとに、そのビット位置が
加算後にゼロに等しくなるのに必要な全ての条件を決定
することである。

本発明の他の目的は、２つのオペランドの組合せについ
て、可能な条件が次のとおりであるのを決定することで
ある。

Ａ１両オペランド・ビットがゼロに等しく、且つキャリ
イ入力ビットがゼロに等しいこと。

Ｂ、一方のオペランド・ビットのみが１に等しく、且つ
キャリイ入力がゼロに等しいこと。

Ｃ０両オペランド・ビットが１に等しく、且つキャリイ
入力ビットがゼロに等しいこと。

本発明の第２の実施態様の他の目的は、前記可能な全て
の条件に関する先の結果を使用して、結果がゼロに等し
い（Ｅ　Ｑ）条件、ゼロより大きい（Ｇ　Ｔ）条件、ま
たはゼロより小さい（ＬＴ）条件を決定することである
。

Ｄ、実施例 第１図ないし第１１図を参照して１本発明の第１の実施
態様を説明するにの実施態様は、本発明が３２ビツトの
アーキテクチャを有する計算機で使用される場合に相当
する。本発明の装置は、２オペランドについて行なねれ
る算術演算の結果が、ゼロより大きい（ＧＴ）条件、ゼ
ロに等しい（ＥＱ）条件、またはゼロより小さい（ＬＴ
）条件を検出し、これを指示する。この装置は、このよ
うな条件の検出および指示を、算術演算の実行と平行に
行なう。

第１図において、演算論理ユニット（ＡＬＵ）１０は、
２オペランドＡおよびＢについて所与の算術演算を行な
う。ＡＬＵ　　１０は、オペランドＡおよびＢについて
算術演算を実行するような任意の機械、例えばＩＢＭシ
ステム／３７０に見られるような加算器で構成すること
ができる。第１図において、オペランドＡおよびＢは、
３２ビツトのデータ対象である。オペランドＡは、ビッ
トＡＯ・・・Ａｉ・・・Ａ３１から成り、ＡＯが最上位
ビット（ＭＳＢ）である。オペランドＢのビットも同様
にＢｉと識別され、ｉは最上位から最下位にかけてＯ・
・・３１に等しい。ＡＬＵ　　１Ｏは、３２ビツトの結
果Ｒを発生し、これは最上位から最下位にかけて結果ビ
ットＯ・・・３１から成る。規約により、結果ＲのＭＳ
Ｂは符号であり、これが「１」ヘセットされていれば結
果が負であることを指示し、「０」ヘセットされていれ
ば結果が正またはゼロであることを指示する。

ＡＬＵ　　１０が加算器であると仮定すると、これに付
属するキャリイ選択回路１２はＡＬＵ　　１０によって
行なわれる算術演算のためのキャリイ入力（Ｃｉｎ）を
供給するように動作する。キャリイ選択回路１２は全て
の点で通常のものであり、現命令の解読結果である命令
信号に応答して、Ｃｉｎ線１３を反転選択信号線１４ま
たはＡＬＵｌｏの最上位ビット段から得られるキャリイ
出力信号線１５へ接続するように動作するにのような回
路は公知であり、その１例は米国特許筒３゜９８６．０
１５号に示されている。公知のごとく。

Ｃｉｎは、ＡＬＵ　　１０によって実行されている演算
中へ「１」または「Ｏ」のどちらがキャリイ入力される
かを指示するように、キャリイ選択回路１２によって条
件づけられる。

例えば、一対の６４ビツト・オペランドについて２倍精
度の演算が行なわれている場合、Ｃ１ｎ＝１またはゼロ
である。このような演算は２段階で行なわれ、第１段階
はオペランドＡおよびＢの下位３２ビツトを結合し、第
２段階は上位３２ビツトを結合する。Ｃｉｎ線１線上３
上号は、下位ビットから上位ビットへのキャリイ入力が
存在するか否かを指示する。

オペランドＡからオペランドＢを減算することは、オペ
ランドＢの２の補数をオペランドＡと結合することによ
って行なわれる。オペランドＢの２の補数は、まず１の
補数を発生し、次いでオペランドＢの最下位ビットへ「
ホット１」を加算する、という２ステツプのシーケンス
によって得られる。公知のごとく、オペランドＡがオペ
ランドＢの１の補数と結合された後に、「ホット１」を
加算することができる。線１４上の反転選択信号は、オ
ペランドＢを反転すべき場合には、「１」にセットされ
る。この反転選択信号は、通常の排他的論理和（ＸＯＲ
）回路１８へ供給され、当該回路はオペランドＢのビッ
ト単位の補数化を行なう。この反転選択信号はキャリイ
選択回路１２によってＣｉｎ線１３にも接続され、がく
てＡＬＵｌｏでオペランドＢの２の補数を完成する「ホ
ット１」を与える。

本発明の第１の実施態様は、変形されたキャリイ・セイ
ブ加算器（ＭＣ８Ａ）２０、行組立回路２２およびＥＱ
決定回路２５を含む。本発明のこの実施態様はオペラン
ドＡおよびＢを受取り、ＡＬＵＩＯによって行なわれる
演算の結果がゼロの値を有する場合には、このことを検
出してその旨を指示する。以下の説明において、この条
件はＥＱ信号線２６を「１」ヘセットする本発明の装置
によって指示される。第１図の装置による結果がゼロに
等しいというＥＱ条件の決定は、ＡＬＵｌｏによる演算
の実行と同時に行なわれる。ＥＱ条件の決定を早期に行
なうことは、このような決定を演算結果が得られた後に
だけ行なっていた先行技術と比較すれば、−層有利であ
ることは明がである。このことは、本発明の装置によっ
て生ぜられるＥＱ倍信号制御下でＮＯＲゲート２７が結
果が正である（ＧＴ）条件を早期に指示しうろことを意
味する。

以下の説明では、本発明のＡＬＵおよび装置がプログラ
ム式計算機の環境で動作するものと仮定する１周知のよ
うに、プログラムを構成する一連の命令は演算命令を含
み、かかる命令はＡＬＵｌｏの動作を制御するために計
算機の制御ユニットによって解読される。

一般に、関係のある演算命令には、加算、減算、比較、
ロードの４種類がある。補数化が行なわれない場合、加
算命令およびロード命令はＣｉ　ｎ＝Ｏを用いて加算を
行なう加算器を必要とする。−方、２の補数化が行なわ
れる場合、減算命令、比較命令およびロード命令はＣｉ
　ｎ＝１を用いて加算を行なう加算器を必要とする。更
に、減算動作の場合は、減算されるべきオペランドは１
の補数形式で加算器へ供給されねばならない。この１の
補数化オペランドがＣ１ｎ＝１へ加算されると、減算が
行なわれる。

２倍精度の演算では、オペランドは実際には６４データ
・ビット・ワードから成る。各オペランドは２つの３２
データ・ビット・ワードへ分けられ、その一方は上位ビ
ットを含み、他方は下位ビットを含む。最初に、下位デ
ータ・ワードを演算すると、適当な値を有するＣｉｎビ
ットが生ぜられる６次いで、このＣｉｎビットと上位デ
ータ・ビットが演算される６２２倍精の場合には、適当
な加算動作または減算動作が下位データ・ワードについ
て行なわれねばならず、そしてＣｉ　ｎが適正にセット
されねばならない、このキャリイ・ビットの効果につい
ては、以下で説明する。

減算が行なわれる場合に線１４の反転選択信号が１であ
ると、オペランドＢはＸＯＲ回路１８でビット単位で反
転される１反転選択信号が０である場合、オペランドＢ
はＸＯＲ回路１８を非反転のまま通過する。

この実施態様の理解を容易にするため、演算命令を次の
２種類に類別する。その第１はＣｉ　ｎ＝Ｏを用いるも
の（以下「タイプＯの命令」と呼ぶ）で、第２はＣｉ　
ｎ＝１を用いるもの（以下「タイプｌの命令」と呼ぶ）
ある、これら両タイプの命令についてＥＱ条件の予測が
付録ＡおよびＢで調べられている。

付録Ａは、タイプ０の命令についてＥＱ条件を予測する
プール式の展開を詳細に記述している。

この表現は、式（Ａ、３）において次のように与えられ
ている。

（Ａ、３）　ＥＱ（タイプＯ）　”　Ｐｘ３ｔ・［（Ｐ
ｘｏ　Ｖ　ｐｙｕ）’（ｐｘｔ　Ｖ　Ｐｙｚ）”−−−
”（Ｐｘ、。Ｖ　ｐｙｉｚ）］ ＝　Ｐｘａ１・Ｄ 但し、　Ｄ　＝　［（ｐｘｏ　Ｖ　Ｐｙｔ）（Ｐｘｔ　
Ｖ　Ｐｙ、）、、、（Ｐｘ、、　Ｖ　Ｐｙ、、）］ここ
で、タイプＯの命令に対するＥＱ条件の計算には、キャ
リイ伝播が必要ないことが理解されよう、このＥＱ倍信
号ついては、キャリイを全てのビット位置にわたって波
及させることに伴う遅延がないので、式（Ａ、３）の実
現に関連する遅延はＥＱ条件を予測するための既存の方
法に比べると一層小さくなる。

付録Ｂは、タイプ１の命令についてＥＱ条件を予測する
ためのプール式を展開して示している。

この表現は、以下の式（８，３）によって与えられる。

（８，３）　ＥＱ（タイプ１）　＝　Ｐｘｍｔ′・［（
Ｐｘ、　Ｖ　Ｐｙ、）ＰｘｌＶ　Ｐｙ２）’−−，”Ｐ
Ｘｚｏ　Ｖ　ＰＹ３ｔ）］＝Ｐｘ、、’・Ｄ 但し、Ｄ　＝［（Ｐｘａ　Ｖ　Ｐｙｔ）Ｐｘｔ　Ｖ　Ｐ
ｙｉ）−−−（ＰＸａ。ｖ　ｐｙａｔ）］付録Ｂの式（
８，１）と付録Ａの式（Ａ、１）を比較すると１両タイ
プの命令についてＰｘｉおよびＰｙｉを生ずるのに同じ
ハードウェアを使用しうろことが分かる。また１式（Ａ
、３）と式（８゜３）を比較すると、前者にＰｘａ１が
含まれ且つ後者にＰｘ３１’が含まれていることとを除
くと、両者は同じであることが分かる。

ＥＱ条件の予測が全ての命令タイプについて効力を持つ
には、付録ＡおよびＢの式（Ａ、３）はその各々につい
て行なわれる命令選択とともに使用されねばならない。

従って、−船釣なＥＱ条件は次のように表現することが
できる。

（１）　ＥＱ　＝　（Ｊ−ＰＸ３□・Ｄ）　Ｉ　（Ｋ−
ＰＸ、１’Ｄ）＝　ｏ−ｃ（、ｒ−ｐｘ：＋ｘ）　ｌ　
（Ｋ−Ｐｘ３１″）］但し、 Ｊはタイプ０の命令に対する選択線 にはタイプ１の命令に対する選択線 Ｄ　”　ｃ（（ｐｘ、＋　Ｖ　ｐｙｉ）（ｐｘｔ　Ｖ　
Ｐ！／ｚ）’−８−・（Ｐｘ３１）　Ｖ　［’ｙｉ１）
］本発明の装置は式（１）並びに（Ａ、３）および（８
，３）を参照して導かれる。第１図と式（Ａ。

３）、（８，３）および（１）を参照するに、本発明の
第１の実施態様は第６図ないし第１１図に詳細に示され
ている。第６図ないし第１１図において、変形されたキ
ャリイ・セイブ加算器（ＭＣ５Ａ）２０は中間項Ｐｘｉ
およびＰｙｉを発生し、そして排他的論理和反転（ＸＯ
ＲＩ）ゲート３ｏないし９２と、論理和（ＯＲ）ゲート
３１ないし９１を含んでいる。

加算器２０の各Ｘ０ＲＩゲートはＡおよびＢオペランド
の対応ビットを受取り、式（Ａ、１．ａ）および（Ｂ、
１．ａ）に従って対応する中間項Ｐｘｉを発生する。同
様に、加算器２０の各ＯＲゲートは、式（Ａ、１．ｂ）
および（Ｂ、１．ｂ）に従って中間項Ｐｙｉを発生する
。これらの中間項ＰＸおよびｐｙは、オペランドＢの形
式に関係無く。

加算器２０によって順序づけられたシーケンスＰｘｉお
よびＰｙｉとして供給される。つまり、加算器２０は、
オペランドＢが１の補数形式であると否とに関係無く、
中間項を発生するのである。

石組立回路２２は、排他的論理和（ＸＯＲ）ゲート１０
０ないし１３０として実現されている。

石組立回路２２は、第１シーケンスの中間項（Ｐｘｉお
よびＰｙｉ）を受取り、これらの項を結合してＰｘ十Ｐ
ｙに対応する第２組の中間項を発生する。

これに関連して、石組立回路２２は式（Ａ、２）および
（Ｂ、２）の連結を発生する。これらの式の順序づけら
れたシーケンスは、Ｐｘ３１を「＋１」およびｒ＋１＋
ＩＪとそれぞれ結合するエレメントを除き、それらの全
てのエレメントにおいて等価である。

ＥＱ（結果＝Ｏ）信号を発生し且つこれを条件づけるＥ
Ｑ決定回路２５は、ＡＮＤゲート１４０−１４４　（第
６図ないし第１０図）１選択回路１５０（第１１図）お
よびＡＮＤゲート１６０（第１１図）の組合せを含む。

明らかなように、ＡＮＤゲート１４０−１４４は、式（
Ａ、３．ａ）におけるＤ　（ｉ、ｉ＋５）項の１つを表
わす信号を発生する。選択回路１５０は、Ｊおよびに信
号に応答して、式（１）によって必要とされるようなＰ
ｘ３１に対する正または反゛転値を選択する。Ｊおよび
に信号は第１図のドライバ回路２３によって図式的に示
されている。入力をＣｉｎ線１３に接続されたドライバ
回路２３は、その相補的出力としてＪおよびに信号をＥ
Ｑ決定回路２５へ供給する。

ここで、ドライバ回路２３はＪおよびに信号の発生を図
式的に示しているにすぎず、これらの信号を通常の命令
解読を通して供給することもできることに注意すべきで
ある。ドライバ回路２３は、Ｃｉｎの値と、Ｊおよびに
信号と、命令のカテゴリーとの間の関係を伝える。最後
に、ＡＮＤゲート１６０は、ＡＮＤゲート１４０−１４
４　＆、−よって発生される中間のＤ項を、ＸＯＲゲー
ト１３０によって発生されるＤ３０項、さらにはＪまた
はに信号に応答する選択回路１５０によって発生される
Ｐｘ３１の値と結合する。この点に関連して、タイプＯ
の命令が実行されている場合、Ｊ信号が真であり、かく
てＰ　ｘ３１の正の値をＡＮＤゲート１６０へ供給する
。同様に、タイプ１の命令が実行されている場合は、に
信号が真となるので１選択回路１５０はＰ　ｘ３１の補
数値をＡＮＤゲート１６ｏへ供給する。ＡＮＤゲート１
６０によって発生されるＥＱ（結果＝０）信号は、第１
図のＥＱ決定回路２５からその出力線２６に供給される
。

計算機の設計では、条件コードの計算が重要であること
は言うまでもない。結果がゼロより小さい（ＬＴ）条件
が除外されたということを仮定すると、結果がゼロより
大きい（ＧＴ）条件はＥＱ条件の否定によって指示され
るから、その計算はＥＱ条件の決定から直接に導くこと
ができる。かくて、ＥＱ条件、その否定および結果の符
号が、ＧＴ条件を決定する。このような計算は第１図に
示されており、そこでは線２８にある結果の符号ビット
と線２６にあるＥＱ倍信号がＮＱＲゲート２７で結合さ
れて［結果がゼロより大きいＪＧＴ条件を指示する信号
を線２９に供給する。

本発明の第２の実施態様は、第１２図に示されている。

第１２図ないし第１９図に示されている第２の実施態様
の装置は、特にシステムが３２ビツトの演算を使用する
場合を想定している。この装置は、２つの３２ビツト・
オペランドについて行なわれる算術演算のＧＴ条件、Ｅ
Ｑ条件またはＬＴ条件を検出する。

第２の実施態様では、オペランドＡおよびＢに関する算
術演算は演算論理ユニット（ＡＬＵ）２１１によって行
なわれる。ＡＬＵ　２１１は、第１図のＡＬＵ　　１０
と同じ機能を遂行する。また、オペランドＡおよびＢは
第１２図のブロック２１１ないし２１５へ同時に供給さ
れるが、オペランドＢはその前に反転選択信号に応答す
る第１２図のＸＯＲゲート２１０でビット単位で補数化
される。キャリイ選択回路２００はＡＬＵ　　２１１の
演算のためにＣｉｎを発生する。

本発明の第２の実施態様は、結果の３条件（ＥＱ、ＬＴ
およびＧＴ）を予測するため、ＡＬＵ２１１と平行に動
作する。第２の実施態様において、ＥＱ倍信号状態の予
測は、伝達回路（ＴＭ）ブロック２１２１発生回路（Ｇ
）ブロック２１３および補助回路（ＺＷ）ブロック２１
４で発生される中間項の論理的結合によって達成される
。さらに、ＬＴおよびＧＴ条件のそれぞれの状態を予測
するための項は、第２の補助論理（ＬＤ）ブロック２１
５によって発生される。これらの回路ブロックによって
発生された中間項は、真数形式および補数形式のＣｉ　
ｎとともに条件コード回路（ＣＣ）ブロック２１６へ供
給され、よって３つの条件コード信号を発生することを
可能にする。

ここで１回路ブロック２１２−２１５およびＥＱ倍信号
発生するためのＣＣブロック２１６の部分を特徴づける
表現を理解するために、付録Ｃおよび第１２図ないし第
１９図を参照されたい。

第１２図のＴＭブロック２１２は、伝達項Ｔ（ｉ）とグ
ループ伝達項Ｍ（）とを発生する６第１３図を参照する
に、ＮＯＲゲート３００各々は対応するオペランド・ビ
ット対Ａ　（ｉ）およびＢ　（ｉ）を受取り、これに対
応する伝達項Ｔ　（ｉ）を発生する。これらの伝達項は
ＡＮＤゲート３０２に供給され、そこでグループ伝達項
Ｍ（）が発生される。

発生順Ｇ　（ｉ）は、その詳細を第１４図に示したＧブ
ロック２１３によって発生される、発生項Ｇ　（ｉ）Ｎ
ｏ各々は、オペランド・ビットＡ　（ｉ）およびＢ　（
ｉ）に応答するＡＮＤゲート３０４によってそれぞれ発
生される。

ＺＷブロック２１４は、第１５図に示されている。ＺＷ
ブロック２１４において、２項の各々は、それぞれのＡ
ＮＤゲート３０８を２つ以上のＸＯＲゲート３０６と組
み合わせることによって発生される。ＸＯＲゲート３０
６の各々は対応するオペランド・ビット対Ａ（ｉ）およ
びＢ　（ｉ）を受取り、その出力を１つ以上のＡＮＤゲ
ート３０８へ供給する。第１５図に示すように、オペラ
ンド・ビット対Ａ（０）およびＢ−（０）を受は取るｘ
。

Ｒゲート３０６は、半和Ｗ　（０）を発生することに注
意されたい。

ＣＣブロック２１６のＥＱ部分は、第１７図に示されて
いる。付録Ｃに記述されたシーケンスを参照するに、そ
の第１のシーケンＸＴ（０）’Ｔ（１）’−，。

、・Ｔ（Ｍ−１）’（Ｃｉｎ　＝　Ｏの場合）は、六方
としてグループ伝達項Ｍ　（０，３１）およびＣｉｎ″
を受は取るＡＮＤゲート３２０によって発生される。が
くて、第１のシーケンスが生ずる場合、ＡＮＤゲート３
２０は正の状態を呈する。同様に、ＡＮＤゲート３２４
はグループ伝達項Ｍ　（１，３１）　、発生順Ｇ　（０
）およびＣｉ　ｎ’倍信号受取り、シーケンス（２，ｂ
）が生ずるとき、正の信号を供給して当該シーケンスを
監視する。ＡＮＤゲート３２４の各々は１発生項Ｇ　（
ｉ）　、グループ伝達項Ｍ　（ｉ＋１．Ｎ−１）および
グループ半和項Ｗ（０）・・１＝＝１の場合・・または
Ｚ　（０，ｉ　−１）・・ｉ　＞　Ｏの場合・・からな
る中間項のグループをそれぞれ受は取る。またＡＮＤゲ
ート３２４の各々はＣｉｎ’信号を受取り、シーケンス
（２）が生ずるとき、高い出力を発生する。ＡＮＤゲー
ト３２８は、シーケンス（２，ａ）を検出するため、発
生順Ｇ（３１）、グループ半和項Ｚ（０，３０）ならび
にＣｉ　ｎ’　を受は取る。ＡＮＤゲート３２８は、こ
のシーケンスが生ずるとき、高い出力を供給する。付録
Ｃに記述された第３のシーケンスはＡＮＤゲート３４０
によって検出され、当該ゲートはＣｉ　ｎ’の正の信号
を反転（Ｉ）ゲート３３０を介して受取り且つこれをグ
ループ半和信号Ｚ　（０，３１）と結合する。ＯＲゲー
ト３４５はこれらのＡＮＤゲート３２０の出力を結合し
、当該ＡＮＤゲートの少なくとも１つが高い出力を発生
するとき、ＥＱ倍信号１ヘセツトする。

もちろん、付録Ｃに記述された３つのシーケンスのうち
どれも２つの現オペランドについて満足されなければ、
第１７図の回路はＥＱ倍信号ゼロヘセットする。

ＥＱ条件はこのように加算器と平行に予測されるので、
この機能の経路遅延は先行技術のそれに比べて減少する
。殆どのＡＬＵは加算器を必要とするから、ＥＱ条件の
予測に必要な多くの項はすでに加算器のために発生され
ている筈である。従って、ＥＱ条件の予測を実現するた
めの追加のコストは、殆ど必要ない。

最後に、ＥＱ条件の予測に関連して、ＬＴおよびＧＴ条
件を予測するためにＬＤブロック２１５が設けられる。

ＬＤブロック２１５は付録りの項Ｌ　（ｉ）およびＤ　
（ｉ）によって正確に表わされており、また第１６図に
示されている。３つの条件（ＥＱ、ＬＴ、ＧＴ）を知る
には、その２つだけを発生すればよい。第３の条件は、
他の２つの条件から知ることができる。ＥＱ条件の計算
は、発生論理の小さなサブセットでなければならない。

ここではＬＴおよびＧＴ条件の両方が発生されるが、そ
の一方だけが使用されねばならない。

ＬＴおよびＧＴ条件は、オペランド・ビットのストリン
グを最上位から最下位へむけてビット単位で比較するこ
とによって決定される。この場合、最初の不一致はどの
ビット・ストリングがＧＴ条件に該当し、そしてどのビ
ット・ストリングがＬＴ条件に該当するかを決定する。

最初の不一致ビット位置にいたるまでのビット・ストリ
ングは等しいから、このビット位置までに生ずる全ての
比較一致は無視される。同様に、最初の不一致の後に生
ずる全ての比較一致も無視される。というのは、それら
の大きさは最初の不一致ビット位置に比較すると、小さ
いからである。

この原理に基ずくプール式は、付録りに記述されている
。

任意の長さを有するオペランド・ビットのストリングに
ついて、付録りの関数から導かれたＬＴおよびＧＴは、
両ストリングの同じ位置における少なくとも１セツトの
ビットが異なる場合にのみ、結果（表明）を与える。こ
の関数は、両ストリングのビットが異なる最上位ビット
位置についてのみ表明を与える。もしこの関数が「Ａは
Ｂより小さいＪであれば、ビット・ストリングＡの大き
さがビット・ストリングＢより小さい場合にのみ、ＬＴ
関数が表明される。もしこの関数が「ＡはＢより大きい
」であれば、ビット・ストリングＡの大きさがビット・
ストリングＢより大きい場合にのみ、ＧＴ関数が表明さ
れる。既に発生された加算器用の項を利用することによ
り、ＬＴおよびＧＴ関数の実現コストを大幅に減少させ
ることができる。

ＣＣブロック２１６のＬＴおよびＧＴ部分は第１８図お
よび第１９図にそれぞれ示されている。

これらの回路は、付録りの該当する項をそれぞれ実現し
たものである。

Ｅ０発明の効果 本発明によれば、算術演算の結果がゼロに等しいという
（Ｅ　Ｑ）条件を当該算術演算と時間的に平行して決定
することができるので、中央処理ユニットはこの算術演
算の結果が得られる前にその条件コードを決定すること
ができ、かくて中央処理ユニットの全体的な速度を向上
させることができる。

〔付録Ａ〕

Ｃ１ｎ＝＝０に対するＥＱ条件の計算 以下の説明は、最初に提案した装置を詳細に規定する。

「最上位ビット」とは、左端ビット、即ちビット位置Ｏ
をいう。「最下位ビット」とは、右端ビット、即ちビッ
ト・ストリング長さＮ−１に相当するビット位置をいう
。簡単のため、以下の表記法を使用する。

１、　１は論理和（ＯＲ）を表わす ２、　　・は論理積（ＡＮＤ）を表わす３、　　Ｖは排
他的論理和（ＸＯＲ）を表わす４、　＋は加算を表わす ５、−は減算を表わす ６６　Ａ′はＡの１の補数を表わす ７、　１１は連結を表わす Ｃ１ｎ＝０を有する命令（タイプ０の命令）については
、第１図のキャリイ・セイブ加算器２０に加わる３人力
は次の関係を表現するために使用される。

Ａ＋Ｂ＝　（Ａ＋Ｂ−１）＋１ ＝Ｐｘ＋Ｐｙ＋１ 但し、　　　Ｐｘ＋Ｐｙ＝　（Ａ＋Ｂ−１）ここで、２
の補数化表記法における−１がＰｘおよびｐｙの全ての
ビットｊについて［１１，、。

１１１１］に等価であると仮定すると１次の式が成立す
る。

（Ａ、　１．　ａ）　　Ｐｘ、　”　Ａ、　Ｖ　Ｂ、　
ＶＩｌｌ ＝　（Ａ、　Ｖ　Ｂ、）’ （Ａ、　１．　ｂ）　　ｐｙ、　＝　（Ａ、・Ｂ、）　
Ｉ　（Ａ、・１）　ｌ　（Ｂ、・■）＝　Ａ、　ｌ　Ｂ
。

これは、第１図ないし第３図のキャリイ・セイブ加算器
（ＭＣＳＡ）２０の動作を記述するものである。加算器
２０によって生ぜられた中間的な結果信号（Ｐｘおよび
Ｐｙ）は、ｐｙの最上位ビットを除く全てのビットをＰ
ｘへ加算することによって、行組立回路２２で結合され
る。この場合、ｐｙはＰｘに対し１ビツトだけシフトさ
れる。これを式で表現すると、次のようになる。

（Ａ−１）　　Ｐｘ”Ｐｙ　”　（ＰＸｏ”Ｐｙ□）Ｄ
　（ｐｘｚ＋ｐｙｚ）　１１−−−　ＩＩ（ＰＸ３ｏ”
Ｐｙａｉ）　Ｉ　ＰＸ３１この式は、第２図および第４
図に図式的に示されている。これらの式をバランスさせ
るためにＰｙのシフトによって空白になった最下位ビッ
ト位置へ「ホット１」が加算される。

Ａ＋Ｂの結果がゼロに等しくなるためには、第４図に示
すように「ホット１」へ加算される式（Ａ、１）のＰｘ
＋Ｐｙもゼロに等しくなければならない。

従って、以下の式が真である場合にのみ、ＥＱ条件は真
である。

（Ａ、２）　　Ｐｘ＋Ｐｙ＋１＝（Ｐｘｏ＋Ｐｙｚ）Ｉ
ｆ（Ｐｘｚ”ＰｙＪＤ、−１（ＰＸ３ｏ”Ｐ）’ａｔ）
　Ｉｆ　（ＰＸｉｚ”１）＝０ 式（Ａ、２）は、第４図において加数オペランドとして
図式的に示されている。「ホット１」はＰ　ｘ３１へ加
算されるから、結果ビット３１がゼロになるためには、
Ｐ　ｘ３１が１に等しくなければならない。もしこれが
真であれば、結果ビット３１はゼロに等しくなり、そし
てビット位置３０へのキャリイ伝播が生ずる。ビット位
置３０へのキャリイ入力は１に等しいから、結果ビット
３０がゼロに等しくなるためには、ビット（Ｐｘ３０お
よびＰｙａｉ）の１つだけが１に等しくなければならな
い。もしこれが真であれば、ビット位置２９へのキャリ
イ伝播が生じ、そして結果ビット２９がゼロに等しくな
るためには、ビット（Ｐｘ２９およびＰ　ｙ３ｏ）の１
つだけが１に等しくなければならない。この伝播効果は
、全てのビット位置にも及ぶ。

この意味するところは、Ａｉ＋Ｂｉがゼロに等しくなる
ためには、ＰｘｉおよびＰｙｉ＋１の一方だけが（両方
ではない）１に等しくなければならない、ということで
ある。これを式の形で示すと、次のようになる。

ＥＱ（タイプＯ）、＝Ｐｘ、ｖＰｙ、＋１この式は、所
与の結果ビット位置ｉがゼロに等しくなるための条件を
計算するものである。ビット位置３１については、「ホ
ット１」の加算が行なわれると、これは次のようになる
。

ＥＱ（タイプ０）、□＝　ＰＸ、、 従って、Ａ＋Ｂの結果がゼロに等しくなるためには、以
下の関係が真でなければならない。

（Ａ、３）　　ＥＱ　（タイプ０）＝Ｐｘ３１・［Ｐｘ
ｌｌｌｖＰｙｌ）・（ＰｘＬｖＰＹｚ）”−−−’（Ｐ
Ｘｔｏ　　Ｖ　　Ｐｙ、＋ｘ）コ＝　Ｐｘ、□・Ｄ 但し、Ｄ　＝　［（Ｐｘｏ　Ｖ　Ｐｙｚ）・（Ｐｘｔ　
Ｖ　Ｐｙ、）・、、、（Ｐｘ、。ｖＰｙ３．）コ信号り
は、さらに次のように定義される。

（Ａ、　３　、　ａ　）　　Ｄ　：Ｄ（０，５）・Ｄ（
６，１１１０（１２，１７）Ｄ（１８，２３）・Ｄ（２
４，２９）・Ｄ（３０） 但し、０３１１　”　（ＰＸ３１１　Ｖ　Ｐｙａｌ）Ｄ
（ｉ、ｌ＋５）　＝　（Ｐｘｌｖ　ｐｙｊ＋１）−（ｐ
ｘｉ、１ｖ　ｐｙｉ＋２）−、、、−（Ｐｘｉ＋５ｖＰ
ｙｉ＋６） 〔付録Ｂ〕 Ｃｉ　ｎ＝１に対するＥＱ条件の計算 以下の説明は、最初に提案した装置を詳細な記述である
。「最上位ビット」は左端ビット、即ちビットＯを指示
する。「最下位ビット」は右端ビット、即ちビット・ス
トリング長さＮ−１に相当するビット位置を指示する。

簡単のために、以下の表記法を使用する。

１、　１は論理和（ＯＲ）を表わす ２、　　・は論理積（ＡＮＤ）を表わす３、　　Ｖは排
他的論理和（ＸＯＲ）を表わす４、　＋は加算を表わす ５、−は減算を表わす ６、　Ａ′はＡの１の補数を表わす ７、　　１は連結を表わす Ｃ１ｎ＝１を用いる命令（タイプ１の命令）について、
第１図のキャリイ・セイブ加算器（ＭＣ３Ａ）２０は以
下の関係を表現するために使用される。

Ａ−Ｂ＝Ａ＋Ｂ’　＋１ ＝　　（Ａ＋Ｂ’−１）＋１＋１ ＝Ｐｘ＋Ｐｙ＋１＋１ 但し、　　　Ｐｘ＋Ｐｙ”　（Ａ＋Ｂ’　　−１）２の
補数化表記法について、−１が［１１１，。

、１１１１１に等価であると仮定すると、ＰｘおよびＰ
ｙのすべてのビットｉについて以下の表現が真となる。

（Ｂ、　１．　ａ）　　Ｐｘ、　＝Ａ、　Ｖ　Ｂ’、　
Ｖｌｌｌ　　　　　　１ ＝　（Ａ、　Ｖ　Ｂ’　、）’ （Ｂ、　１．　ｂ）　　Ｐｙ−；（Ａ、・Ｂ’　、）　
Ｉ　（Ａ、・１）　Ｉ　（Ｂ’　、・１）＝Ａ、ｌＢ’
。

これは、第３図の加算器２０の動作を式の形式で記述す
る。加算器２０によって生ぜられる中間項（Ｐｘおよび
Ｐｙ）は、Ｐｙの最上位ビットを除く全てのビットをＰ
ｘへ加算することによって。

生ぜられる。この場合、ｐｙはＰｘに対し１ビツトだけ
シフトされている。３２ビツトのオペランドについては
、これは次の式によって表わされる。

（８，１）　　Ｐｘ＋Ｐｙ　：（Ｐｘ。”Ｐｙｔ）　１
１　（ｐｘｔ＋ｐｙｚ）　Ｉ　、、、　１（ＰＸａｏ”
ＰＹａｔ）　Ｉｆ　Ｐｘ、１この式は、第３図および第
５図に図式的に示されている。最初の「ホット１」が加
算されるのは、Ｐｘおよびｐｙを決定するために加算さ
れる−１についてこの式をバランスさせるためである。

第２の「ホット１」　（制御されたホット１）が加算さ
れるのは、Ｂ′が１の補数形式で与えられるためである
。１の補数形式を適正な２の補数形式へ変換するために
、他の１が１の補数形式へ加算されねばならない。

Ａ＋Ｂの結果がゼロに等しくなるためには、第５図に示
すように２つの「ホット１」へ加算された式（８，１）
の項（Ｐｘ＋Ｐｙ）もまたゼロに等しくなければならな
い。従って、ＥＱ条件は、以下の式が真である場合にの
み真である。

（Ｂ　、　２）　　Ｐｘ＋Ｐｙ＋１＋１　：　（Ｐｘｏ
”Ｐｙｉ）　ｌ　（Ｐｘｌ”ＰｙＪ　Ｉｆ−１，Ｉｆ（
ＰＸａａ”Ｐｙｉｔ）　Ｉｔ　（ＰＸ３１”ｌ＋１）二
〇 式（Ｂ、２）は、第５図において加算動作として図式的
に示されている。２つの「ホット１」がＰＸ３１へ加算
されたから、ＰＸ３１がゼロに等しい場合にのみ、結果
ビット３１はゼロに等しくなる。

もしこれが真であれば、結果ビット３１はゼロに等しく
なり、そしてビット位置３０へのキャリイ伝播が生ずる
ことになる。ビット位置３０へのキャリイ入力は１に等
しいから、結果ビット３０がゼロに等しくなるためには
、ビット（ＰＸ３０およびＰｙａｌ）の一方だけが１に
等しくなければならない。この伝播効果は、全てのビッ
ト位置へ及ぶ。

この意味するところは、Ａｉ＋Ｂｉがゼロに等しくなる
ため番こは、Ｐｘｉおよびｐｙ＋ｘの一方だけが（両方
ではない）１に等しくなければならない。

ということである。これを式の形で示すと１次のように
なる。

ＥＱ（タイプ１）　　−＝　Ｐｘ、Ｖ　　Ｐｙｉ＋１こ
の式は、所与のビット位［ｉがゼロに等しくなるための
条件を計算する。ビット位置３１については、「ホット
１」の加算が行なわれると、次のようになる。

ＥＱ（タイプ１　）　ａｉ”　Ｐｘ、１′従って、Ａ＋
Ｂの結果がゼロに等しくなるためには、以下の関係が真
でなければならない。

（Ｂ、３）　　ＥＱ　（タイプ１）　＝　Ｐｘ、ｔ’（
（ＰｘｏＶ　Ｐｙｉ）・（Ｐｘ□Ｖ　Ｐｙｚ）・−、、
（Ｐｘ３．Ｉ　ＶＰｙ３□）］ ＝　Ｐｘ’、、拳り 但し、Ｄ　＝　［（Ｐｘ、Ｖ　Ｐｙｌ）・（ＰｘｌＶ　
Ｐｙｚ）’−−−”（ＰＸｉａ　Ｖ　Ｐ）’３１）］〔
付録Ｃ〕 第２の実施態様を説明するにあたり、以下の表記法、プ
ール記号および定義を使用する。

■、　表記法 １）　′は関連する表現または項の補数である２）　　
　（ａ　＋　ｂ）はａとｂの論理和を表わす３）　　　
（ａｂ）はａとｂの論理積を表わす４）　　　（ａＶｂ
）はａとｂの排他的論理和を表わす■、　プール表現 （１，１）　　ＩＶａ＝ａ’ ■、　加算のための伝達（Ｔ）、発生（Ｇ）および半和
（Ｗ）関数 （１，２）　Ｔ（ｉ）　；Ａ（ｉ）ＩＢ（ｉ）（１，３
）　Ｇ（ｉ）　＝　Ａ（ｉ）Ｂ（ｉ）（１，４）　Ｖ（
ｉ）　＝Ａ（ｉ）　Ｖ　Ｂ（ｉ）（１，５）和（ｉ）＝
＾（ｉ）　Ｖ　Ｂ（ｉ）　Ｖ　Ｃ（ｉ＋１）但し、Ｎ＝
加算の幅 ０＜＝ｉ＜＝Ｎ−１ Ａ　（ｉ）　＝入力オペランドのビット位置ｉＢ　（ｉ
）　＝入力オペランドのピッ１−位［ｉＣ（ｉ＋１）＝
ピット位置ｉへのキャリイ入力 Ｃ（Ｎ）　＝加算器の最下位ビット位置へのキャリイ入
力 加算の結果がゼロに等しいか否かを決定するには、加算
自体を行、なう必要はない。結果がゼロに等しくなるた
めの要件が、２つのオペランドによって満足されている
ことだけをチエツクすればよいからである。

オペランドＡの任意のビットＡ　（ｉ）およびオペラン
ドＢの対応するビットＢ　（ｉ）については、成る幾つ
かのビット組合せだけが加算結果のビットｉにゼロを発
生する。これらの組合せは、次のようなものである。

ケース１．一方のオペランドのビットｉがゼロに等しく
、他方のオペランドのビッ トｉが１に等しく、且つキャリイ入 力が１に等しい場合。即ち、 Ｗ（ｉ）　：Ａ（ｉ）　Ｖ　Ｂ（ｉ）　＝１但し、Ｃ（
ｉ＋１）＝１ 和（ｉ）　　＝　Ａ（ｉ）　　Ｖ　　Ｂ（ｉ）　　Ｖ　
　Ｃ（ｉ＋１）　　＝　　０但し、キャリイ出力＝１ ケース２．　両オペランドのビットｉが１に等しく、且
つキャリイ入力がゼロに等し い場合。即ち。

Ｇ（ｉ）　＝Ａ（ｉ）Ｂ（ｉ）　＝　１但し、　Ｃ（ｉ
＋１）　＝　０ 和（ｉ）　＝Ａ（ｉ）　Ｖ　Ｂ（ｉ）　Ｖ　Ｃ（ｉ＋１
）　＝　０但し、キャリイ出力＝１ ケース３．　両オペランドのビットｉがゼロに等しく、
且つキャリイ久方がゼロに等 しい場合。即ち、 Ｔ（ｉ）　＝Ａ（ｉ）ＩＢ（ｉ）　二〇但し、Ｃ（ｉ÷
１）；Ｏ 和（ｉ）　＝Ａ（ｉ）　Ｖ　Ｂ（ｉ）　Ｖ　Ｃ（ｉ＋１
）　＝０但し、キャリイ出力＝０ 長さＮのビット・ストリングについては、前記リストさ
れた３つの条件の成る順列だけが、加算動作の結果とし
てゼロのストリングを許容する。

成るｉについてＴ（ｉ）＝Ｑである場合、もし和（ｉ）
がゼロに等しくなるのであれば、ビットｊより下位のビ
ットについて行なわれる加算動作はキャリイ出力１を生
ずることができない。和がゼロに等しい場合、キャリイ
出カ１を生ずることができないのはＴ　（ｉ）　＝Ｏ（
但し、Ａ（ｉ）＝Ｂ　（ｉ）＝Ｏ）だけである。換言す
れば、もしビット位［ｉがオペランドＡおよびＢの両方
でゼロであったなら、ビット位置ｉ＋１は両オペランド
についてゼロを持たなければならない、ということであ
る。成るｉについてＴ　（ｉ）＝Ｏである場合、ビット
ｉないしＮ−１の和がゼロであるためには、ビット位［
ｉないしＮ−１のオペランドＡおよびＢもゼロでなけれ
ばならない。さもなければ、成るｉについてケース３に
違反する状況が生ずる。ビットＮ−１へのキャリイ入力
もゼロでなければならない。

成るｉについてＷ（ｉ）＝１である場合、和がゼロに等
しくなるためには、ビットｉ＋１に関する加算動作はキ
ャリイ出力１を生じなければならない。前記でリストし
た動作のうちキャリイ出カ１を生ずるのは、ケース１お
よび２である。換言すれば、もしビット位置ｉが１つの
オペランドだけで１を有していたならば、ビット位置ｉ
＋１はＣ（ｉ＋２）＝１を伴うＷ（ｉ＋１）＝１．また
はＣ（ｉ＋２）＝Ｏを伴うＧ　（ｉ＋１）＝１を有さな
ければならない。

成るｉについてＧ　（ｉ）＝１である場合、和（ｉ）が
ゼロに等しくなるためには、ビットｉ＋１に関する加算
動作はキャリイ出力Ｏを生じなければならない。前記で
リストした動作のキャリイ出力０を生ずるのは、Ｔ　（
ｉ）＝Ｏの場合だけである。即ち、もしビット位置ｉが
両オペランドにおいて１を有していたならば、ビット位
置ｉ＋１は両オペランドＡおよびＢについてゼロを有し
なければならない。このことは、Ｇ　（ｉ）＝１につい
て、Ｔ　（ｉ＋１）＝Ｔ　（ｉ＋２）＝０．、＝Ｔ（Ｎ
）＝Ｏを暗示する。

また、ビットｉの和がゼロに等しくなるためにＧ　（ｉ
）＝１およびＷ（ｉ）＝１はキャリイ出力を発生しなけ
ればならないから、Ｇ（ｉ−１）またはＴ（ｉ−１）は
Ｇ　（ｉ）＝１またはＷ（ｉ）＝１に追従することがで
きない。

もしオペランドの和がゼロに等しければ、前記動作を互
いに論理的に結合して１に等しくすると、以下に示す３
つの可能なシーケンスが生ずる。

１、　　Ｔ　（０）’　Ｔ　（１）’　、、、Ｔ　（Ｎ
−１）’但し、Ｃ１ｎ＝０ ここで、Ｔ　（ｉ）は、全ての必要なｉについて、第１
３図の回路によって生ぜられる。

Ｔ　（０）’　Ｔ　（１）’　、、、Ｔ　（Ｎ−１）’
は、オペランドの各ビット位置に関する１組の連続的な
Ｔ′動作であって、ビット０で開始し且つビットＮで終
了する。このシーケンスについては１両オペランドは全
てのビット位置において全ゼロを有する。

２、　　　Ｗ　（０）Ｗ　（１）、、、Ｗ　（ｉ−１）
Ｇ（ｉ）　Ｔ　（ｉ＋１）　’　Ｔ　（ｉ＋２）　’　
、　、　。

Ｔ（Ｎ−１）’ 但し、Ｃ１ｎ＝０ ここで、Ｗ　（０）Ｗ　（１）、、、Ｗ　（ｉ−１）は
オペランドの各ビット位置に関する１組の連続的なＷ演
算であり、ビット０で開始し且つビットｉ−１で終了す
る。

Ｔ　（ｉ＋１）　’　　Ｔ　（ｉ＋２）　’　　、　　
、　　、　Ｔ　（Ｎ　−１）′は、オペランドの各ビッ
ト位置に関する１組の連続的なＴ′演算であり、ビット
ｉ＋１で開始し且つビットＮ−１で終了する。一般に、
このシーケンスでは、両オペランドはビット位置（Ｎ−
１）ないしくｉ　＋　１）に全ゼロを有し、ビット位置
ｉに１を有する。ビット位置（ｉ−１）ないし０におけ
る各オペランドは、同じビット位置における他方の１の
補数である。

２　（ａ）　、　　Ｇ　（ｉ）　＝Ｇ　（Ｎ−１）であ
るシーケンス２の特別なケースについては、 Ｗ　（０）Ｗ　（１）、、、Ｗ　（Ｎ−２）Ｇ　（Ｎ−
１）　　　　但し、Ｃｉ　ｎ＝０ ココテ、Ｗ　（０）Ｗ　（１）、、、Ｗ　（Ｎ−１）は
、オペランドの各ビット位置に関する１組の連続的なＷ
演算であり、ビット０で開始し且つビットＮ−２で終了
する。

２　（ｂ）　、　　Ｇ　（ｉ）　＝Ｇ　（０）であるシ
ーケンス２の特別なケースについては、 Ｇ　（０）　Ｔ　（１）　’　Ｔ　（２）　’　、　、
　、　Ｔ　（Ｎ＝２）’　　Ｔ　（Ｎ−１）’　　　　
　但し、Ｃ１ｎ＝０ここで、Ｔ　（１）　’　Ｔ　（２
）　’　、　、　、　Ｔ　（Ｎ　−２１）’　Ｔ　（Ｎ
−１）’はオペランドの各ビット位置に関する１組の連
続的なＴ′演算であり、ビット１で開始し且つビットＮ
−１で終了する。

３、　　Ｗ（０）Ｗ（１）、、、Ｗ（Ｎ−１）但し、Ｃ
ｉ　ｎ＝１ ここで、Ｗ　（０）Ｗ　（１）、、、Ｗ　（Ｎ−１）は
、オペランドの各ビット位置に関する１組のＷ演算であ
り、ビット０で開始し且つビットＮ−１で終了する。こ
のケースでは、各オペランドは他方の１の補数である。

ここで、次のことを仮定する。

Ｚ（０，１）、１（０）１１（１）　　　　＝（Ａ（０
）Ｖ　　Ｂ（０））（Ａ（１）Ｖ　　Ｂ（１））Ｚ（０
，２）＝Ｗ（０）Ｉｔ（１）Ｗ（２）＝（Ａ（０）　Ｖ
　Ｂ（０））（Ａ（１）　Ｖ　Ｂ（１））（Ａ（２）　
Ｖ　Ｂ（２）） Ｚ　（０，ｉ）、即ち全ての必要とされるｉに対するグ
ループ半和は、第１５図のゲート論理回路によって生ぜ
られる。

また、 Ｍ（０，１）＝Ｔ（０）’Ｔ（１）’ Ｍ（０，２）＝Ｔ（０）’Ｔ（１）’Ｔ（２）’Ｍ　（
０，ｉ）　、即ち全ての必要とされるｉに対するグルー
プ伝達は、第１３図のゲート論理回路によって生ぜられ
る。

ここで、Ｃｉｎが最下位ビットへのキャリイ入力を表わ
すものと仮定する。そうすると、ビット長Ｎのオペラン
ドについては、ＥＱ条件に等価な「結果＝ＯＪ関数（Ｆ
）は次のように表わすことができる。

（１）　　Ｆ＝Ｍ（０，Ｎ−１）Ｃ，’ｎ ÷Ｇ（０）Ｍ（１，Ｎ−１）Ｃ，’ ｎ ＋１１（０）Ｇ（１）Ｍ（２，Ｎ−１）Ｃ，’ｎ ＋Ｚ（０，１）Ｇ（２）Ｍ（３，Ｎ−１）Ｃ，’ｎ ＋Ｚ（０，２）Ｇ（３）Ｍ（４，Ｎ−１）Ｃ，’ｎ ＋２（０，Ｎ−２）Ｇ（Ｎ−１）Ｃ，’ｎ ＋２（０，Ｎ−１）Ｃ。

ｎ 但し、Ｆは第１７図の回路によって生ぜられる。

プール式で表現した実現形態は次のとおりである。

レベル　０ Ａ（ｉ）、Ｂ（ｉ）、Ａ（ｉ）’、Ｂ（ｉ）、Ｃ１ｎ レベル　Ｉ Ｇ（ｉ） ｗ（ｉ）、Ｔ（ｉ）’　、ＮＣ，ｏ：（Ｃ１ｏ）’　　
　　　　　　　（ｔｗｏ　ｅａｃｈ）レベル　２ ＺＡ（００，０７）＝１１（０）Ｉｔ（１）Ｗ（２）東
３）Ｗ（４）Ｗ（５）Ｗ（６）Ｗ（７）ＺＢ（００，０
７）＝１１（のＷ　（１）Ｉｔ（２）ＩＩ’　（３）Ｉ
ＩＩ（４）　Ｗ　（５）　Ｗ　（６）１（７）ＺＣ（０
０，０７）＝Ｗ　（０）Ｗ　（１）Ｗ　（２）ｌｉｔ（
３）Ｗ　（４）ｌｉｔ（５）Ｉｉｌ（６）Ｖ　（７）Ｚ
Ａ（０８，１５）＝Ｗ（８）Ｗ（９）Ｗ（１のＷ（１１
）Ｉｉｌ（１２）ｌｉｔ（１３）Ｗ（１４）Ｗ（１５）
ＺＢ　（０８，１５）＝ｔｉｌ　（８）Ｗ　（９）Ｉｔ
　（１０）ｌｉｔ　（１１）ｌｉｔ　（１２）Ｗ　（１
３）Ｖ　（１４）Ｗ　（１５）ＺＡ　（１６，２３）＝
Ｉｉｌ（１６）Ｖ　（１７）Ｉｉｌ（１８）Ｖ　（１９
）Ｖ　（２０）Ｗ　（２１）＃　（２２）Ｗ　（２３）
ＮＣ。

ｎ ＭＡ（０８，１５）＝Ｔ（８）’Ｔ（９）’Ｔ（１の’
ＴＱＩ）’Ｔ（１２）’Ｔ（１３）’Ｔ（１４）’Ｔ（
１５）’ＭＡ（１６，２３）＝Ｔ（１６）　’　Ｔ（１
７）’　Ｔ（１８）’　Ｔ（１９）’　Ｔ（２０）’　
Ｔ（２１）　’　Ｔ（２２）　’　Ｔ（２３）’ＭＢ（
１６，２３）＝Ｔ（１６）’　Ｔ（１７）’　Ｔ（１８
）’　Ｔ（１９）’　Ｔ（２０）’　Ｔ（２１）’　Ｔ
（２２）’　Ｔ（２３）’ＭＡ　（２４，３１）＝Ｔ　
（２４）’　Ｔ（２５）’　Ｔ（２６）’　Ｔ（２７）
’　Ｔ（２８）’　Ｔ（２９）’　Ｔ（３０）’　Ｔ（
３１）’Ｃ１ｎ ＭＢ（２４，３１）＝Ｔ（２４）　’　Ｔ（２５）’　
Ｔ（２６）　’　Ｔ（２７）　’　Ｔ（２８）’　Ｔ（
２９）　’　Ｔ（３０）’　Ｔ（３１）’Ｃ１ｎ ＭＣ（２４，３１）＝Ｔ（２４）’　Ｔ（２５）’　Ｔ
（２６）　’　Ｔ（２７）　’　Ｔ（２８）’　Ｔ（２
９）　’　Ｔ（３のＴ（３１）’ＮＣ。

ｎ Ｚ（００，０３）＝Ｖ（０）Ｖ（１）Ｗ（２）Ｖ（３）
　。

Ｚ（０４，０７）＝Ｖ（４）Ｗ（５）す（６）ｌｉｔ（
７）。

Ｚ（０８，１１）＝１１（８）ｗ（９）Ｗ（１０）Ｖ（
１１）　。

Ｚ（１２，１５）＝ｌ＋１（１２）Ｗ（１３）Ｖ（１４
）Ｗ（１５）Ｚ（１６，１９）＝ｌｉ１（１６）ｌｉｔ
（１７）Ｖ（１８）Ｖ（１９）　。

Ｚ（２０，２３）＝Ｖ（２０）Ｗ（２１）Ｖ（２２）Ｖ
（２３）Ｚ（２４，２７）＝Ｉｄ（２４）Ｉｉｌ（２５
）Ｉｔ（２６）ｌｉｔ（２７）ＮＣ。

ｎ に（０４，０７）＝Ｔ（４）’　Ｔ（５）’　Ｔ（６）
’　Ｔ（７）’Ｍ（０８，１１）＝Ｔ（８）’Ｔ（９）
’Ｔ（１０）’ＴＯＩ）’。

Ｍ（１２，１５）＝Ｔ（１２）’　Ｔ（１３）’　Ｔ（
１４）’　Ｔ（１５）’Ｍ（１６，１９）＝Ｔ（１６）
’Ｔ（１７）’Ｔ（１８）’Ｔ（１９）’　。

Ｍ（２０，２３）＝Ｔ（２０）’Ｔ（２１）’Ｔ（２２
）’Ｔ（２３）’Ｍ（２４，２７）＝Ｔ（２４）’Ｔ（
２５）’Ｔ（２６）’Ｔ（２７）’　。

Ｍ（２８，３１）＝Ｔ（２８）’　Ｔ（２９）’　Ｔ（
３０）’　Ｔ（３１）’ＷＡ（ｉ）＝Ｗ（ｉ）、ＭＡ（
ｉ）、ＭＡ（ｉ）：Ｔ（ｉ）’　　　　　　　　　（ｐ
ｏｗｅｒ　ｕｐ）Ｚ（２８，３１）、ｌｔ＋（２８）す
（２９）Ｗ（３０）Ｗ（３１）レベル　３ ＺＯＡ＝ＺＡ　（００，０７） ＺＯＢ＝ＺＡ（００，０７） ＺＯＣ＝ＺＡ　（００，０７） Ｚ０１Ａ＝ＺＢ（００，０７）ＺＡ（０８，１５）Ｚ０
１Ｂ＝ＺＢ（００，０７）ＺＡ（０８，１５）Ｚ０１Ｃ
＝ＺＢ（００，０７）ＺＡ（０８，１５）Ｚ０１２Ａ＝
ＺＣ（００，０７）ＺＢ（０８，１５）ＺＡ（１６，２
３）２０１２Ｂ＝ＺＣ（００，０７）ＺＢ（０８，１５
）ＺＡ（１６，２３）Ｚ０１２Ｃ＝ＺＣ（００，０７）
ＺＢ（０８，１５）ＺＡ（１６，２３）Ｍ１２３Ａ＝Ｍ
Ａ（０８，１５）ＭＡ（１６，２３）ＨＡ（２４，３１
）Ｍ１２３Ｂ＝ＭＡ（０８，１５）ＭＡ（１６，２３）
ＭＡ（２４，３１）Ｍ１２３Ｃ＝Ｍ＾（０８，１５）Ｈ
Ａ（１６，２３）ＭＡ（２４，３１）Ｍ２３Ａ＝ＭＢ（
１６，２３）ＭＢ（２４，３１）Ｍ２３Ｂ＝ＭＢ（１６
，２３）ＭＢ（２４，３１）Ｍ２３Ｃ＝ＭＢ（１６，２
３）ＭＢ（２４，３１）Ｍ３Ａ＝Ｍ（：（２４，３１） Ｍ３［３＝ＭＣ（２４，３１） Ｈ３Ｃ＝ＭＣ（２４，３１） Ｍ０１３Ｃ＝ＭＣ（００，０７）ＭＢ（０８，１５）Ｍ
Ｂ（２４，３１）ＺＡ（００，０３）：Ｚ（００，０３
）、　ＺＡ（０４，０７）＝Ｚ（０４，０７）　　（ｐ
ｏｗｅｒ　ｕｐ）ＺＡ（０８，１１）＝２（０８，１１
）、　ＺＡ（１２，１５）：Ｚ（１２，１５）　　（ｐ
ｏｗｅｒ　ｕｐ）ＺＡ（１６，１９）”Ｚ（１６，１９
）、　ＺＡ（２０，２３）＝Ｚ（２０，２３）　　（ｐ
ｏｔｙｅｒ　ｕｐ）ＺＡ（２４，２７）＝Ｚ（２４，２
７）、　ＺＡ（０４，０７）＝Ｚ（０４，０７）　　（
ｐｏｗｅｒ　ｕｐ）ＭＡ（０８，１１）堵（０８，１１
）、　ＭＡ（１２，１５）二Ｍ（１２，１５）　　（ｐ
ｏｗｅｒ　ｕｐ）ＭＡ（１６，１９）−Ｍ（１６，１９
）、　ＭＡ（２０，２３）二Ｍ（２０，２３）　　（ｐ
ｏｔｙｅｒ　ｕｐ）ＭＡ（２４，２７）二Ｍ（２４，２
７）、　ＭＡ（２８，３１）二Ｍ（２８，３１）　　（
ｐｏｗｅｒ　ｕｐ）レベル　４ ＦＺＥＲＯ５＝（Ｍ（００，０７）Ｍ（０８，１５）Ｍ
１２３Ａ（１））Ｆ００＝（Ｇ（０）ＭＡ（１）ＭＡ（
２）ＭＡ（３）ＨＡ（０４，０７）Ｍ１２３Ａ（１））
Ｆｏｌ、（１１１Ａ（０）Ｇ（１）ＭＡ（２）ＭＡ（３
）ＭＡ（０４，０７）Ｍ１２３Ａ（１））Ｆ０２＝（Ｗ
Ａ（０）ＩＩＡ（１）Ｇ（２）ＨＡ（３）ＭＡ（０４，
０７）Ｍ１２３Ｂ（１））Ｆ０３＝（ＷＡ（０）ＷＡ（
１）ＷＡ（２）Ｇ（３）ＭＡ（０４，０７）Ｍ１２３Ｂ
（１））Ｆ０４＝（Ｚ（００，０３）Ｇ（４）ＨＡ（５
）ＨＡ（６）ＨＡ（７）Ｍ１２３Ｂ（１））Ｆ０５＝（
ＺＡ（００，０３）ＩＪＡ（４）Ｇ（５）ＨＡ（６）Ｍ
Ａ（７）Ｍ１２３Ｃ（１））Ｆ０６＝（ＺＡ（００，０
３）ＩＩＡ（４）ＷＡ（５）Ｇ（６）ＭＡ（７）Ｍ１２
３（１））Ｆｏ７＝（ｚＡ（ｏｏ、ｏ３）ｗＡ（４）ｗ
Ａ（５）ｗＡ（６）Ｇ（７）＋ｎ２３ｃＯ））ＦＯ８＝
（ＺＯＡ　（１）Ｇ（８）ＭＡ　（９）ＭＡ　（１０）
ＨＡ　（１１）Ｍ　（１２，１５）Ｍ２３Ａ　（１）　
）ＦＯ９＝　（ＺＯＡ　（１）ＷＡ　（８）Ｇ　（９）
ＭＡ　（１０）ＭＡ　（１１）ＨＡ　（１２，１５）Ｍ
２３Ａ　（１））ＦＩＯ，（ＺＯＡ　（１）ＷＡ　（８
）ＷＡ　（９）Ｇ　（１０）ＭＡ　（１１）ＭＡ　（１
２、１５）Ｍ２３Ａ　（１））Ｆ１１＝（ＺＯＢ（１，
）ＷＡ（８）ＷＡ（９）勤（１０）Ｇ（１１）ＭＡ（１
２，１５）８２３Ｂ（］、））Ｆ１２＝（ＺＯＢ（１）
Ｚ（０８，１１）Ｇ（１２）ＨＡ（１３）ＭＡ（１４）
ＭＡ（１５）Ｍ２３Ｂ（１））Ｆｌ　３＝　（ＺＯＢ　
（１）ＺＡ　（０８、１１）ＩｉｌＡ　（１２）Ｇ　（
１３）ＭＡ　（１４）ＭＡ　（１５）Ｍ２３！３　（１
））Ｆ１４＝（ＺＯＣ（１）ＺＡ　（０８，１１）ＷＡ
　（１２）ＷＡ　（１３）Ｇ（１４）ＭＡ　（１５）Ｍ
２３Ｃ（１））Ｆ１５＝（ＺＯＣ（１）ＺＡ　（０８，
ｉ　１ｕＡ（ｔ２）ｔｙＡ　（１３）ｗＡ　（１４Ｘｔ
５）Ｍ２３ＣＯ））Ｆ１６：（ＺＯＩＡ（１）Ｇ（１６
）ＭＡ（１７）ＭＡ（１８）ＨＡ（１９）ＭＡ（２０，
２３）阿３Ａ（１））Ｆ１７＝　（ＺＯＩＡ　（１）Ｗ
Ａ　（１６）Ｇ　（１７）ＭＡ　（１８）ＭＡ　（１９
）ＭＡ　（２０、２３）Ｍ２３Ａ　（１））Ｆ１８＝　
（ＺＯＩＡ　（１）ｔｉｌＡ　（１６）ＷＡ　（１７）
Ｇ　（１８）ＭＡ　（１９）ＨＡ　（２０、２３）Ｍ２
３Ａ　（１））Ｆ１９＝　（２０１Ｂ　（１）ＩｉｌＡ
　（１６）ＷＡ　（１７）ＷＡ　（１８）Ｇ　（１９）
ＨＡ　（２０、２３）８３Ｂ　（１）　）Ｆ２０＝　（
ＺＯＩＢ　（１）Ｚ　（１６、１９）Ｇ　（２０）ＭＡ
　（２１）ＭＡ　（２２）ＭＡ　（２３）Ｍ３Ｃ（１）
）Ｆ２１＝　（ＺＯＩＢ　（１）ＺＡ　（１６，１９）
ＷＡ　（２）Ｇ　（２１）ＭＡ　（２２）ＨＡ　（２３
）Ｍ３Ｃ（１））Ｆ２２＝　（ＺＯＩＣ（１）ＺＡ　（
１６，１９）ＷＡ　（２０）ＷＡ　（２１）Ｇ　（２２
）ＭＡ　（２３）Ｍ２Ｃ（１））Ｆ２３＝　（ＺＯＩＣ
（１）ＺＡ　（１６、１９）ＩＩＡ　（２０）ＷＡ　（
２１）ＷＡ　（２２）Ｇ　（２３）Ｍ２Ｃ（１））Ｆ２
４＝（２０１２Ａ　（１）Ｇ（２４）ＭＡ　（２５）Ｍ
Ａ　（２６）ＭＡ　（２７）Ｍ　（２８、３１））Ｆ２
５＝（Ｚ０１２Ａ（１）すＡ（２４）Ｇ（２５）ＭＡ（
２６）ＭＡ（２７）ＨＡ（２８，３１））Ｆ２６＝（Ｚ
０１２Ａ（１）すＡ（２４）すＡ（２５）Ｇ（２６）Ｍ
Ａ（２７）ＭＡ（２８，３１））Ｆ２７＝　（ＺＯ１２
Ｂ　（１）ＷＡ　（２４）ＷＡ　（２５）ＷＡ　（２６
）Ｇ（２７）ＭＡ　（２８，３１））Ｆ２８＝　（ＺＯ
１２Ｂ　（１）Ｚ（２４，２７）Ｇ　（２８）ＭＡ　（
２９）ＨＡ　（３０）ＭＡ　（３１））Ｆ２９＝　（Ｚ
Ｏ１２Ｂ　（１）ＺＡ　（２４、２７）ＶＡ　（２８）
Ｇ　（２９）ＨＡ　（３０）ＭＡ　（３１）　）Ｆ３０
＝　（２０１２Ｃ（１）ＺＡ　（２４、２７）ｗＡ　（
２８）ｌｉｌＡ　（２９）Ｇ　（３０）ＭＡ　（３１）
　）Ｆ３１＝　（２０１２Ｃ（１）ＺＡ　（２４、２７
）ＶＡ　（２８）ＶＡ　（２９）ＷＡ　（３０）Ｇ　（
３１））ＦＯＮＥＳ＝　（ＺＯＩＣ（１）Ｚ（１６，１
９）Ｚ（２０，２３）Ｚ（２４，２７）Ｚ（２８，３１
）Ｃ，ｎ）ｙぺ止旦 ＡＯ＝　ＦＯＯ（１）　ＩＦＯＩ（１）　１ＦＯ２（１
）　１ＦＯ３（１）　１ＦＯ４（１）ＡＩ　＝　ＦＯ５
（１）　ＩＦＯ６（１）　１ＦＯ７（１）　１ＦＯ８（
１）　１ＦＯ９（１）Ａ２　＝　Ｆｌｏｏ）＋１７１１
（１）ｌＦ１２（１）ｌＦ１３（１）ｌＦ１４（１）Ａ
３　＝　Ｆ１５（１）　１Ｆ１６（１）　１ＦＬ７（１
）　ｌＦ１８（１）　１Ｆ１９（１）Ａ４　＝　Ｆ２０
（１）ｌＦ２ｍ）ｌＦ２２（１）ｌＦ２３（１）ｌＦ２
４（１）Ａ５　＝　Ｆ２５０）ｌＦ２６０）ＩＦ：／７
（１）ｌＦ２８（１）ｌＦ２９（１）Ａ６　＝　Ｆ３０
０）ｌＦ３１（１）ＩＦＺＥＲＯ５Ｑ）ＩＯＮＥＳ（１
）ｋベル　旦 Ｆ　＝　（ＡＯ（１）ｌＡ［）ｌＡ２（１）ｌＡ３（１
］Ａ４（１）ｌＡ５（１）ｌＡ６（１））〔付録Ｄ〕 Ａ　（ｉ）をビット・ストリングＡのビット位置ｉであ
ると仮定する。

Ｂ　（ｉ）をビット・ストリングＢのビット位置ｉであ
ると仮定する。

Ｌ　（ｉ）およびＤ（ｉ）をビット位置ｉに対するビッ
ト比較関数であると仮定する。即ち、Ｌ　（ｉ）　＝Ａ
　（ｉ）”Ｂ　（ｉ）　　　より小さい場合Ｄ　（ｉ）
　＝Ａ　（ｉ）　Ｂ　（ｉ）　’　　　より大きし１場
合Ｎビット・ストリングについては、ストリング比較関
数は次のように表わすことができる。

ＬＴ　＝　Ｌ（０） ＋　ＣＧ（０）　ＩＴ（０）’）Ｌ（１）＋　（Ｇ（０
）　ＩＴ（０）’）（Ｇ（１）　ＩＴ（１）’）Ｌ（２
）＋　（Ｇ（０）ＩＴ（０）’）（ＧＯ）ＩＴ（１）’
）　（Ｇ（２）ＩＴ（２）’）Ｌ（３）■ ＋（Ｇ（０）ＩＴ（０）’）（ＧＯ）ＩＴ（１）’）・
・・ＣＧ（Ｎ−２）ＩＴ（Ｎ−２）’）Ｌ（Ｎ−１）Ｌ
Ｔは第１８図に記述されている。

また、 ＧＴ　＝　Ｄ（０） ＋　（Ｇ（０）　ＩＴ（０）つＤ（１）１　（Ｇ（０）
ＩＴ（０）’）（Ｇ（１ｉＴ（１）’）Ｄ（２）＋　（
Ｇ（０）　ＩＴ（０）’）　（Ｇ（１）　ＩＴ（１）’
）（Ｇ（２）　ＩＴ（２）’）Ｄ（３）＋　（Ｇ（０）
　ＩＴ（０）す（Ｇ（１）　ＩＴ（１）’）・・・（Ｇ
（Ｎ−２）ＩＴ（Ｎ−２）’）Ｄ（Ｎ−１）ＧＴは第１
８図に記述されている。

【図面の簡単な説明】

第１図は本発明の第１の実施態様を示すブロック図、第
２図および第３図は第１図に示す第１の実施態様を更に
詳細に示すブロック図、第４図および第５図は第１図の
行組立回路の詳細を示す図、第６図ないし第１１図はＥ
Ｑ条件を検出するための第１図の部分を詳細に示す図、
第１２図は本発明の第２の実施態様を示す図、第１３図
ないし第１９図は第１２図の要素を詳細に示す図である
。 １０−パ°演算論理ユニット、１２・・・・キャリイ選
択回路、２０・・・・変形されたキャリイ・セイブ加算
器、２２・・・・行組立回路、２５・・・・ＺＱ決定回
路 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） Ｉ＠栗　　　　　ＬＴ　　　　　　　ＧＴ　　　　　　
ＥＱＰｘ　　　　　Ｐｙ　　　　　＋１ ＦＩＧ、１５ ＦＩＧ、　　１４ ＦＩＧ、　　１６ ＦＩＧ、　　１８ ＦＩＧ、　　１９

Claims (4)

【特許請求の範囲】
1. （１）キャリイ入力信号に応答して、各々が順序づけら
   れたシーケンスの複数ビットから成る１対のオペランド
   ＡおよびＢの算術演算を遂行し且つ該算術演算の結果を
   表わすディジタル出力信号を発生するための算術演算ユ
   ニットを含む計算機システムにおいて、 前記オペランドに応答して該オペランドを算術的に結合
   することにより順序づけられたシーケンスの中間的結果
   信号を発生するためのディジタル論理回路と、 前記ディジタル論理回路に接続され、前記キャリイ入力
   信号と前記キャリイ入力信号と順序づけられたシーケン
   スの中間的結果信号との算術的結合に基づいて第１の条
   件コード信号を前記算術演算と平行して発生することに
   より、前記算術演算の結果がゼロに等しいか否かを指示
   するための条件コード予測手段とから成る、条件コード
   の予測装置。
2. （２）前記ディジタル論理回路が、前記オペランドをキ
   ャリイ無しで結合するための変形されたキャリイ・セイ
   ブ加算器を含む、特許請求の範囲第１項記載の条件コー
   ドの予測装置。
3. （３）前記条件コード予測手段が、前記第１の条件コー
   ド信号に応答して第２の条件コード信号を発生すること
   により前記算術演算の結果が正または負の何れであるか
   を指示するための手段を含む、特許請求の範囲第１項記
   載の条件コードの予測装置。
4. （４）前記ディジタル論理回路が、前記オペランドを結
   合して複数の伝達項を含む順序づけられたシーケンスの
   第１の中間的結果信号、複数の半和項、発生項および伝
   達項を含む順序づけられたシーケンスの第２の中間的結
   果信号、ならびに複数の半和項を含む順序づけられたシ
   ーケンスの第３の中間的結果信号を発生するためのゲー
   ト論理を含む、特許請求の範囲第１項記載の条件コード
   の予測装置。