JP3512700B2 - 浮動小数点演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、桁落ち予測回路と
１ビット誤差補正シフトの可否を判断する予測誤差検出
回路を使用する浮動小数点演算装置に係り、特にその高
速化方法に関する。

【０００２】

【従来の技術】浮動小数点演算装置では、仮数の浮動小
数点加減算後の値の最上位ビットを特定の位置に揃える
ために、演算操作の後に正規化処理を必要とする。正規
化処理は、演算結果の最上位桁から連続する０または連
続する１の並ぶ数をカウントし、その並ぶ数だけ左方向
にシフトさせるものである。プロセッサが高速になる
と、演算処理と並行して演算結果の最上位桁から連続す
る０または連続する１の並ぶ数を予測する方法（先行ゼ
ロ予測方式、桁落ち予測方式、或いは桁落ち予測回路）
が考案されてきた。桁落ち予測方式は、E.HOKENEK(IBM.
J.RES.DEVELP.VOL.34.、1990、pp71-77)やH.SUZUKIらの
論文（CICC proc.、1995、pp.27.5.l-27.5.4）に記載
されている。E.HOKENEK(IBM.J.RES.DEVELP.VOL34.、199
0、ｐp71-77）に記載された桁落ち予測の基本的な原理
は以下の通りである。２つの被演算数の仮数部の同じビ
ット毎の比較を行い、その状態により以下の３つの状態
を表す入力信号Ｇ（共に“１”）とＺ（共に“０”）と
Ｐ（“１”と“０”）を定義する。最上位ビットからこ
れらの３つの信号の何れかがアクティブとなるので、そ
の信号から図１０の３つの状態を持つ状態遷移図にした
がって調べていくと、桁落ちが起きるビットを特定でき
るというものである。

【０００３】例えば、 という減算を例に考えると、これは実際には、Ｆａ＜２
３：０＞と、Ｆｂ＜２３：０＞の補数（Ｆｂ＜２３：０
＞のビット反転“Ｆｂｘ＜２３：０＞”＋最下位ビット
“１”）を加算することである。即ち、 となる。この演算の結果では８ビット分の桁落ちが生じ
ている。桁落ち予測は減算と並行して行われるもので、
上記桁落ちビットを予測する。上記３つの状態を表す入
力信号Ｇ（共に“１”）とＺ（共に“０”）とＰ
（“１”と“０”）でまず定義すると、次のようにな
る。（尚、以下に示したＰ、Ｇ、Ｚは、各状態を示して
いる。） 即ち、 となる。これらを最上位ビットから図１０の状態遷移図
にしたがって順に調べていくと、“ＰＰＰＰ”ではＰ−
Ｓｔａｔｅを繰り返し、次の“Ｇ”でＺ−ｓｔａｔｅに
遷移し、“ＺＺＺＺ”″でＺ一Ｓｔａｔｅを繰り返し、
次の“Ｐ”で桁落ち発生を検出する。

【０００４】H.SUZUKIらの論文は、図１０のＺ−Ｓｔａ
ｔｅから桁落ちが起きうると予測される信号（桁落ち予
測ビット信号）のみを抽出して、そのうち最上位のビッ
トの信号をプラィオリティエンコーダで検出するという
ものである。これは、２数の仮数部の大小関係が既知で
あることを利用して桁落ち予測ビット信号をつくる論理
を簡単に実現している。減算の場合には、必ず結果が正
となるように、２つの仮数部の大小関係によって数を入
れ替えているので、Ｇ−ｓｔａｔｅへの遷移が存在しな
いようにしている。即ち、桁落ちが発生するのは、Ｚ−
ｓｔａｔｅの状態にあって、上位ビットから順にＺ→
Ｐ、またはＺ→Ｇのような並びの時である。このことを
論理で実現すると下記のようになる。 ＥＥ＜ｉ＞＝（Ｚ＜ｉ＞ａｎｄＧ＜ｉ−１＞）ｏｒ（Ζ
＜ｉ＞ａｎｄＰ＜ｉ−１＞） このように連続する２ビットを調べることで、桁落ちビ
ット予測信号ＥＥ＜ｉ＞を生成することができる。これ
が上記の減算の例で示しており、ここでは、ＥＥ＜１５
＞＝“１”となっているので、ここに桁落ちが起きると
予測する。この位置を実際に数値化する場合には、ＥＥ
＜ｉ＞のうち、ＥＥ＜ｉ＞＝“１”となる最上位のもの
だけが意味をもつので、プライオリティエンコーダーを
通すことで、その位置を２進数表現で示すことができ
る。

【０００５】これらの方式では、上位ビットから桁落ち
の発生を調べているが、桁落ちの位置は下位ビットから
の桁上げ信号の伝搬によって変化する。上記の例では、
ビット＜７＞からの桁上げが伝搬しており、もし、この
桁上げが無いと、桁落ちビットの位置が１ビット右にず
れることになる。即ち、上記２つの方式では、桁落ち予
測に１ビットの予測誤差を含むこととなる。そこで、正
規化処理では、上記ような桁落ち予測回路の結果を用い
て左シフト処理を行うが、桁落ち予測回路の結果には１
ビットの予測誤差を含むため、正規化のための左シフト
動作に続いて、１ビット誤差補正シフトを行う必要があ
る。１ビットの予測誤差は、正規化された演算結果の最
上位ビットを調べることで検出でき、その結果を用いて
１ビット誤差補正シフトを行うか否かを判断する。ま
た、前記誤差を桁落ち予測処理と同時に検出する方式に
関して、特願平１０−６０２６において提案されてい
る。次に浮動小数点加減算器の構成について説明する。
図１１に示すのが従来の桁落ち予測回路、（先行０予測
回路）が使用される典型的な浮動小数点演算装置の構成
例である。この浮動小数点演算装置では、加減算の前に
指数部の比較を行い、その結果をもとに指数の小さい被
演算数の仮数部の右シフト（桁合わせ）を行う。更に減
算（加算）後に正規化（左シフト）を行う。

【０００６】上記のような浮動小数点演算装置では、桁
落ち予測回路は、加減算前の桁合わせ処理後の２つ被演
算数を用いて桁落ち予測を行う。比較回路１は、被演算
数の指数部の大小比較を行ない、その結果に基づいて、
一対のセレクタ２、３は被演算数の仮数部Ｆａ＜２３：
０＞、Ｆｂ＜２３：０＞のいずれかを反転し、或いはい
ずれも反転しないで出力し、その後、右シフタ４は指数
の小さい被演算数の仮数部の右シフト（桁合わせ）を行
う。加減算器１６は仮数部の桁合わせが行われた被演算
数の仮数部Ｆａ＜２３：０＞、Ｆｂ＜２３：０＞の減算
を行い、その結果を左シフタ８に出力する。また、この
際、仮数部の桁合わせが行われたＦａ＜２３：０＞、Ｆ
ｂ＜２３：０＞は桁落ち予測回路６及び大小比較回路７
に入力され、桁落ち予測が加減算器１６の加減算と並行
して行われる。左シフタ８は、桁落ち予測回路６の桁落
ち予測結果であるシフト量制御信号を用いて、加減算器
１６の減算結果を左シフト処理して正規化処理を行う。
桁落ち予測回路６の結果であるシフト量制御信号には１
ビットの予測誤差を含む。このため、誤差補正シフタ９
は正規化のための左シフト動作に続いて、予測誤差検出
回路１０からの予測誤差信号に基づいて１ビット誤差補
正シフト（左シフト）を行う。予測誤差検出回路１０は
桁落ち予測回路６の予測情報と大小比較回路７の比較情
報に基づいて前記１ビットの誤差を検出する。

【０００７】一方、図１２は従来の浮動小数点演算装置
のより高速化した構成例を示したブロック図である。本
例は、図１３に示すように被演算数の指数部Ｅｘａ、Ｅ
ｘｂの差が２以上であるかどうかによって、処理のパス
を分けている。減算において指数部の差が２以上である
場合また、加算の場合は、右シフタ１３、セレクタ１
４、１５及び加減算器１６により加減算処理が行われ
る。この場合、加減算器１６による演算前に仮数部の桁
合わせが行なわれる。この時、演算後の仮数部はせいぜ
い１ビットの正規化処理で済むため、専用のバレルシフ
タを必要としなくなる。その結果、演算後の仮数部の正
規化処理にかかる時間が短縮できる（図１３、図１
４）。一方、減算において、指数部の差が１以下の場合
には、減算器５による演算前の仮数部の桁合わせは、せ
いぜい１ビットで済むため、専用のバレルシフタを必要
としない。しかし、演算後の仮数部の正規化処理では、
最大２４ビットの正規化処理が必要となるため、専用の
２４ビットバレルシフタ（左シフタ８）が必要となる。
セレクタ２、３、減算器５、インバータ１１、セレクタ
１２、左シフタ８、誤差補正シフタ９のパスで、減算処
理が行われる。

【０００８】このように、指数部の差によって使用する
演算系のパスをセレクタ１７によって切り替えること
で、図１４に示すように演算前と後における桁合わせ
と、正規化処理の時間を各々短くすることができ、より
高速に演算を行うことができる。

【０００９】

【発明が解決しようとする課題】ところで、上記した図
１２に示した従来例の場合でも、２個の被演算数の指数
の大小関係によって、１対のセレクタ２、３で反転処理
を行った２個の被演算数を桁落ち予測回路６に入力して
桁落ち予測を行っている。このため、比較回路１による
指数の差を出力した後、セレクタ２、３による処理を行
うので、桁落ち予測回路６のシフト量制御信号の出力の
タイミングが遅くなるため、全演算処理の時間が増える
という問題があった。本発明は、上述の如き従来の課題
を解決するためになされたもので、その目的は、桁落ち
予測動作を被演算数の桁合わせのための指数部の大小比
較を待つことなく開始することにより、演算処理をより
高速化することができる浮動小数点演算装置を提供する
ことである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の好適な実施態様としての浮動小数点演算装
置は、２個の被演算数の指数部の比較によって前記２個
の被演算数のいずれか一方を１ビットシフトするか、両
方ともシフトせずそのまま出力するかを選択することに
より前記２個の被演算数の桁合わせを行う第１のセレク
ト回路と、前記桁合わせされた２個の被演算数の減算を
行う減算回路と、この減算回路の減算結果、又はその反
転結果のいずれかを選択する第２のセレクト回路と、こ
の第２のセレクト回路を通ってきた減算結果を正規化す
る左シフタ回路と、前記正規化された減算結果の桁落ち
予測誤差を補正する誤差補正回路とを有し、且つ前記２
個の被演算数の指数部の差が１、０、−１の時にのみ、
前記減算回路で演算を行う浮動小数点演算装置におい
て、前記第１のセレクト回路を通って桁合わせされる前
の２個の被演算数から前記減算結果の桁落ちビット予測
信号を発生して桁落ちビットの位置を求める桁落ち予測
回路と、この桁落ち予測回路の桁落ちビット予測信号か
ら桁落ち予測誤差を検出してそれを補正する補正信号を
得る予測誤差検出回路とを具備し、前記左シフタ回路は
前記予測誤差検出回路により求められた桁落ちビットの
位置により前記減算結果を左にシフトして正規化し、前
記誤差補正回路は前記予測誤差検出回路により得られた
補正信号により前記正規化された減算結果の前記桁落ち
予測誤差を補正することにある。

【００１１】そして、上記浮動小数点演算装置におい
て、桁落ち予測回路は２個の被演算数の指数部の大小を
比較する前の被演算数、即ち、桁合わせをする前の２個
の被演算数を直接取り込んで桁落ち予測を行って、桁落
ち位置を求めると共に桁落ち予測の誤差を検出するた
め、減算回路による減算結果が出ると同時、又はそれ以
前に前記桁落ち予測による桁落ち位置が求まっている。
それ故、この桁落ち位置を用いて、減算結果が出ると遅
滞なく正規化処理を行うことができ、以降の桁落ち予測
誤差の補正も遅滞なく行うことができ、浮動小数点演算
の高速化を図ることができる。また、この発明に係る上
記浮動小数点演算装置において、前記桁落ち予測回路
は、前記２個の被演算数の指数部の差が１の時に、前記
減算結果の桁落ちビット予測信号を発生する第１の桁落
ちビット予測信号発生回路と、前記２個の被演算数の指
数部の差が−１の時に、前記減算結果の桁落ちビット予
測信号を発生する第２の桁落ちビット予測信号発生回路
と、前記２個の被演算数の指数部の差が０の時で仮数部
の差が正の時、前記減算結果の桁落ちビット予測信号を
発生する第３の桁落ちビット予測信号発生回路と、前記
２個の被演算数の指数部の差が０の時で仮数部の差が負
の時、前記減算結果の桁落ちビット予測信号を発生する
第４の桁落ちビット予測信号発生回路と、前記２個の被
演算数の指数部の差が１又は０により、前記第１の桁落
ちビット予測信号発生回路と前記第３の桁落ちビット予
測信号発生回路のいずれか一方より発生された桁落ちビ
ット予測信号を選択する第１の選択回路と、前記２個の
被演算数の指数部の差が−１又は０により、前記第２の
桁落ちビット予測信号発生回路と前記第４の桁落ちビッ
ト予測信号発生回路のいずれか一方より発生された桁落
ちビット予測信号を選択する第２の選択回路と、前記第
１の選択回路により選択された桁落ちビット予測信号か
ら桁落ちビット位置を求める第１の桁落ちビット位置決
定回路と、前記第２の選択回路により選択された桁落ち
ビット予測信号から桁落ちビット位置を求める第２の桁
落ちビット位置決定回路と、前記２個の被演算数の仮数
部の差の正負により、前記第１、第２の桁落ちビット位
置決定回路により求められた桁落ちビット位置のいずれ
か一方を選択して出力する第３の選択回路と、を具備す
ることにある。

【００１２】また、この発明に係る上記浮動小数点演算
装置において、前記桁落ち予測回路は、前記２個の被演
算数の指数部の差が１の時に、前記減算結果の桁落ちビ
ット予測信号を発生する第１の桁落ちビット予測信号発
生回路と、前記２個の被演算数の指数部の差が−１の時
に、前記減算結果の桁落ちビット予測信号を発生する第
２の桁落ちビット予測信号発生回路と、前記２個の被演
算数の指数部の差が０の時で仮数部の差の正負に拘りな
く有効な前記減算結果の桁落ちビット予測信号を発生す
る第３の桁落ちビット予測信号発生回路と、前記２個の
被演算数の指数部の差が１、−１又は０により、前記第
１の桁落ちビット予測信号発生回路、前記第２の桁落ち
ビット予測信号発生回路及び前記第３の桁落ちビット予
測信号発生回路のいずれか一方より発生された桁落ちビ
ット予測信号を選択する第１の選択回路と、前記第１の
選択回路により選択された桁落ちビット予測信号から桁
落ちビット位置を求める桁落ちビット位置決定回路と、
を具備することにある。この発明の他の好適な実施の形
態としての浮動小数点演算装置は、２つの被減算数の指
数の差の絶対値が２以上か、２未満かによって、演算す
る手順の異なる浮動小数点演算装置であり、前記浮動小
数点演算装置は、加算と２つの被減算数の指数の差の絶
対値が２以上の減算を行う加減算器と、２つの被減算数
の指数の差の絶対値が２未満の減算のみを行う減算器
と、２つの被演算数の指数部の差を計算する指数部比較
器と、指数部の差に応じて仮数部の桁合わせを行う右シ
フタと、前記２つの被演算数の仮数部の大小を比較する
大小比較器と、前記減算器における減算結果に起きる桁
落ち量を１ビット以内の誤差で予測し、その桁落ちの起
き得る位置を示す桁落ちビット予測信号を発生する桁落
ちビット予測信号発生回路、および、前記桁落ちビット
予測信号を２進数表現に数値化して桁落ち予測信号を出
力する桁落ちビット位置決定回路からなる桁落ち予測回
路と、前記桁落ち予測信号の誤差を検出する予測誤差検
出回路と、前記減算器の結果を左シフトして正規化する
左シフタと、予測誤差検出回路をもとに誤差を補正する
誤差補正シフタによって構成され、前記減算器は、前記
指数部比較器の結果により、前記２つの被演算数の仮数
または、何れか一方の仮数が右シフトされた値を入力と
して減算を行ってその結果を出力し、前記桁落ち予測回
路は、前記２つの被演算数の仮数を直接入力し、且つ前
記指数部比較器の結果を入力し、前記減算器の減算の結
果起きる桁落ちの予測量を前記左シフタに出力し、前記
予測誤差検出回路は、前記２つの被演算数の仮数を直接
人力し、且つ前記指数部比較器の結果を入力し、且つ前
記桁落ち予測回路から予測処理動作中の桁落ち予測信号
を入力し、且つ前記大小比較器の出力する仮数部の大小
比較結果を入力して、前記桁落ち予測回路の予測誤差の
有無を示す誤差検出信号を出力し、前記左シフタは、前
記桁落ち予測回路から出力された前記桁落ち予測信号を
もとに前記減算器から出力された前記減算結果を左シフ
トして正規化し、前記誤差補正シフタは、前記予測誤差
検出回路の出力した誤差検出信号をもとに前記左シフタ
が正規化した減算結果の誤差を補正することにある。

【００１３】また、この発明に係る上記浮動小数点演算
装置において、前記減算器の演算の結果生じる桁落ち量
を１ビット以内の誤差で予測する桁落ち予測回路は、前
記桁落ちビット予測信号発生回路の信号発生論理を、２
つの被演算数ａ、ｂの“ｎ＋１”ビット幅をもつ仮数を
Ｆａ＜ｎ：０＞、Ｆｂ＜ｎ：０＞とし、指数をＥｘａ、
Ｅｘｂとし、“ａｎｄ”を論理積、“ｏｒ”を論理和、
“ｘｏｒ”排他的論理和、“ｎｏｔ”論理否定として、
（Ｉ）Ｅｘａ−Ｅｘｂ＝１の時、２つの被演算数の連続
する２ビットを用いて、２つの被演算数の減算の結果に
おいて起きる桁落ちビットの位置の予測する論理回路に
おいて、ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ＋
１＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ＋
１＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
＋１＞） 更に、Ｇ＜ｎ＞＝１、Ｚ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｚ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
＝ｎｏｔ（Ｆｂ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
（Ｚ＜ｉ−１＞））とし、 （IIａ）Ｅｘａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＞０を仮定
した時、２つの被演算数の連続する２ビットを用いて、
２つの被演算数の演算の結果において起きる桁落ちビッ
トの位置の予測する論理回路において、ｉ＜ｎとなる整
数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
（Ｚ＜ｉ−１＞））とし、 （IIｂ）Ｅｘａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＜０を仮定
した時、２つの被演算数の連続する２ビットを用いて、
２つの被演算数の減算の結果において起きる桁落ちビッ
トの位置の予測する論理回路において、ｉ＜ｎとなる整
数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｇ
＜ｉ−１＞））とし、 （III）Ｅｘａ−Ｅｘｂ＝−１の時、２つの被演算数の
連続する２ビットを用いて、２つの被演算数の減算の結
果において起きる桁落ちビットの位置の予測する論理回
路において、ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ａｎｄ（Ｆａ＜ｉ
＋１＞） Ｐ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ｘｏｒ（Ｆａ＜ｉ
十１＞） Ｚ＜ｉ＞＝Ｆｂ＜ｉ＞ａｎｄ（ｎｏｔ（Ｆａ＜ｉ＋１
＞）） 更に、Ｚ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
＝ｎｏｔ（Ｆａ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
（Ｇ＜ｉ−１＞）） とし、桁落ちビット予測信号ＥＥは、Ｅｘａ−Ｅｘｂの
値に応じて、上記論理の何れかより選択され、前記桁落
ちビット位置決定回路は、上記仮数部の差が正、または
正と仮定した場合と、負または負と仮定した場合の２通
りの場合に各々備え、各々の場合においてＥＥ＜ｉ＞＝
“１”となる最大のｉの値を２進数表現で表す桁落ちビ
ット位置を出力し、前記大小比較回路により出力される
Ｆａ−Ｆｂの結果をもとに、上記桁落ちビット位置の何
れか一方を選択し、前記桁落ち予測誤差検出回路は、前
記桁落ちビット位置決定回路と共に、Ｇ（−１）＜ｋ−
１＞、Ｚ（−１）＜ｋ−１＞を決定する論理を有し、こ
の時、 Ｐ（ｋ）＜ｋ＞＝Ｐ＜ｋ＞ Ｇ（ｋ）＜ｋ＞＝Ｇ＜ｋ＞ Ｚ（ｋ）＜ｋ＞＝Ｚ＜ｋ＞ Ｐ（ｋ）＜ｋ＋１＞＝（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎ
ｄ（Ｐ（ｋ）＜ｋ＞） Ｇ（ｋ）＜ｋ＋１＞＝（Ｇ（ｋ＋１）＜ｋ＋１＞）ｏｒ
｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｇ（ｋ）＜ｋ
＞）｝ Ｚ（ｋ）＜ｋ＋１＞＝（Ｚ（ｋ＋１）＜ｋ＋１＞）ｏｒ
｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｚ（ｋ）＜ｋ
＞）｝ Ｐ（ｍ）＜ｋ＞＝（Ｐ（ｎ）＜ｋ＞）ａｎｄ（Ｐ（ｍ）
＜ｎ−１＞） （ｍ＜ｎ＜ｋ） Ｇ（ｍ）＜ｋ＞＝（Ｇ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
＜ｋ＞）ａｎｄ（Ｇ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ＜
ｋ） Ｚ（ｍ）＜ｋ＞＝（Ｚ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
＜ｋ＞）ａｎｄ（Ｚ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ＜
ｋ） とし、前記大小比較回路により出力されるＦａ−Ｆｂの
結果をもとに、Ｇ（−１）＜ｋ−１＞、Ｚ（−１）＜ｋ
−１＞の何れか一方を選択することにある。

【００１４】また、この発明に係る上記浮動小数点演算
装置において、前記減算器の減算の結果生じる桁落ち量
を１ビット以内の誤差で予測する桁落ち予測回路は、前
紀桁落ちビット予測信号発生回路の信号発生論理を、２
つの被演算数ａ、ｂの“ｎ＋１”ビット幅をもつ仮数仮
数をＦａ＜ｎ：０＞、Ｆｂ＜ｎ：０＞とし、指数をＥｘ
ａ、Ｅｘｂとし、“ａｎｄ”を論理積、“ｏｒ”を論理
和、“ｘｏｒ”排他的論理和、“ｎｏｔ”論理否定とし
て、（Ｉ）Ｅｘａ−Ｅｘｂ＝１の時、２つの被演算数の
連続する２ビットを用いて、２つの被演算数の減算の結
果において起きる桁落ちビットの位置の予測する論理回
路において、ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ十
１＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ＋
１＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
十１＞） 更に、Ｇ＜ｎ＞＝１、Ｚ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｚ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
＝ｎｏｔ（Ｆｂ＜０＞） とし、桁落ちビット予測信号ＥＥを、ＥＥ＜ｉ＞＝（ｎ
ｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ（Ｚ＜ｉ−１＞））
とし、 （II）Ｅｘａ−Ｅｘｂ＝０の時、２つの被演算数の連続
する３ビットを用いて、２つの被演算数の減算の結果に
おいて起きる桁落ちビットの位置の予測する論理回路に
おいて、ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝［Ｐ＜ｉ＋１＞ａｎｄ｛（Ｚ＜ｉ＞ａｎｄ
（ｎｏｔ（Ｇ＜ｉ−１＞）））ｏｒ（Ｇ＜ｉ＞ａｎｄ
（ｎｏｔ（Ｚ＜ｉ−１＞）））｝］ｏｒ［ｎｏｔ（Ｐ＜
ｉ＋１＞）ａｎｄ｛（Ｚ＜ｉ＞ａｎｄ（ｎｏｔ（Ｚ＜ｉ
−１＞）））ｏｒ（Ｇ＜ｉ＞ａｎｄ（ｎｏｔ（Ｇ＜ｉ−
１＞）））｝］ とし、（III）Ｅｘａ−Ｅｘｂ＝−１の時、２つの被演
算数の連続する２ビットを用いて、２つの被演算数の減
算の結果において起きる桁落ちビットの位置の予測する
論理回路において、ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ａｎｄ（Ｆａ＜ｉ
＋１＞） Ｐ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ｘｏｒ（Ｆａ＜ｉ
＋１＞） Ｚ＜ｉ＞＝（Ｆｂ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆａ＜ｉ＋
１＞）） 更に、Ｚ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
＝ｎｏｔ（Ｆａ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
（Ｇ＜ｉ−１＞）） とし、桁落ちビット予測信号ＥＥは、Ｅｘａ−Ｅｘｂの
値、−１、＋１、０に応じて、上記論理の何れかより選
択され、前記桁落ちビット位置決定回路は、ＥＥ＜ｉ＞
＝“１”となる最大のｉの値を２進数表現で表す桁落ち
ビット位置を出力し、前記桁落ち予測誤差検出回路は、
前記桁落ちビット位置決定回路と共に、Ｇ（−１）＜ｋ
−１＞、Ｚ（−１）＜ｋ−１＞を決定する論理を有し、
この時、 Ｐ（ｋ）＜ｋ＞＝Ｐ＜ｋ＞ Ｇ（ｋ）＜ｋ＞＝Ｇ＜ｋ＞ Ｚ（ｋ）＜ｋ＞＝Ｚ＜ｋ＞ Ｐ（ｋ）＜ｋ＋１＞＝（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎ
ｄ（Ｐ（ｋ）＜ｋ＞）Ｇ（ｋ）＜ｋ＋１＞＝（Ｇ（ｋ＋
１）＜ｋ＋１＞）ｏｒ｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａ
ｎｄ（Ｇ（ｋ）＜ｋ＞）｝ Ｚ（ｋ）＜ｋ＋１＞＝（Ｚ（ｋ＋１）＜ｋ＋１＞）ｏｒ
｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｚ（ｋ）＜ｋ
＞）｝ Ｐ（ｍ）＜ｋ＞＝（Ｐ（ｎ）＜ｋ＞）ａｎｄ（Ｐ（ｍ）
＜ｎ−１＞） （ｍ＜ｎ＜ｋ） Ｇ（ｍ）＜ｋ＞＝（Ｇ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
＜ｋ＞）ａｎｄ（Ｇ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ
＜ｋ） Ｚ（ｍ）＜ｋ＞＝Ｚ（ｎ）＜ｋ＞ｏｒ｛（Ｐ（ｎ）＜ｋ
＞）ａｎｄ（Ｚ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ＜
ｋ） となり、前記大小比較回路により出力されるＦａ−Ｆｂ
の結果をもとに、Ｇ（−１）＜ｋ−１＞、Ｚ（−１）＜
ｋ−１＞の何れか一方を選択することを特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の浮動小数点演算
装置の第１の実施の形態を示したブロック図である。但
し、従来例と同様の部分には同一符号を用い、且つ適宜
その説明を省略する。浮動小数点演算装置は、２個の被
演算数の指数部の大小を演算する比較回路１、２個の被
演算数のいずれか一方を右シフトするか、いずれもシフ
トしないで出力するかを選択するセレクタ２、３、桁合
わせ後の２個の被演算数の減算を行う減算器５、桁落ち
ビット予測信号発生回路６１と桁落ちビット位置決定回
路６２とを備え減算結果の桁落ちを予測する桁落ち予測
回路６０、２個の被演算数の仮数部の大小を比較する仮
数部大小比較回路７、減算結果を左シフトして正規化す
る左シフタ８、正規化した減算結果の１ビット誤差を補
正する誤差補正シフタ９、桁落ち予測の１ビットの誤差
を検出する予測誤差検出回路１００、減算器５の減算結
果を反転するインバータ１１、減算器５の減算結果とそ
の反転結果のいずれか一方を選択するセレクタ１２、加
減算器１６側と減算器５側の出力のいずれか一方を選択
するセレクタ１７を有している。

【００１６】図２は、図１に示した桁落ちビット予測信
号発生回路６１と桁落ちビット位置決定回路６２の詳細
構成例を示したブロック図である。桁落ちビット予測信
号発生回路６１は桁落ちビット予測信号発生回路６１
Ａ、桁落ちビット予測信号発生回路６１Ｂ、桁落ちビッ
ト予測信号発生回路６１Ｃ、桁落ちビット予測信号発生
回路６１Ｄからなっている。そして、セレクタ６３はセ
レクタ６３Ａ、６３Ｂからなり、セレクタ６３Ａは、桁
落ちビット予測信号発生回路６１Ａ、桁落ちビット予測
信号発生回路６１Ｂの出力のいずれかを選択し、セレク
タ６３Ｂは、桁落ちビット予測信号発生回路６１Ｃ、桁
落ちビット予測信号発生回路６１Ｄの出力のいずれかを
選択する。桁落ちビット位置決定回路６２は桁落ちビッ
ト位置決定回路６２Ａ、桁落ちビット位置決定回路６２
Ｂから成っている。予測誤差検出回路１００は予測誤差
検出回路１００Ａと予測誤差検出回路１００Ｂから成っ
ている。セレクタ６４は、桁落ちビット位置決定回路６
２Ａと桁落ちビット位置決定回路６２Ｂのいずれかの出
力を選択する。セレクタ６５は、予測誤差検出回路１０
０Ａと予測誤差検出回路１００Ｂのいずれかの出力を選
択する。

【００１７】次に本実施形態の動作を説明する。本実施
の形態では、単精度の浮動小数点演算装置を例にし、減
算ａ−ｂを行うものとして説明する。２つの被演算数
ａ、ｂの仮数をＦａ＜２３：０＞、Ｆｂ＜２３：０＞と
し、指数をＥｘａ、Ｅｘｂとする。但し、Ｆａ＜２３
＞、Ｆｂ＜２３＞は、浮動小数点形式の数値表現におけ
る暗黙の“１”を表し、本例では、Ｆａ＜２３＞＝Ｆｂ
＜２３＞＝１として、以下説明を行う。また、加算また
は、指数部の差が２以上の減算を行う場合には、演算後
の仮数部の桁落ちはせいぜい１ビットの範囲なので、桁
落ち予測回路は必要としない。そこで、以下の説明で
は、指数部の差が１以下の減算を前提とし、減算器５側
のパスについて説明する。本実施の形態の桁落ち予測回
路６０は、セレクタ２、３の処理を受ける前の、即ち桁
合わせ前の被演算数が入力されている。これにより、従
来の桁落ち予測回路や予測誤差検出回路への入力信号
は、比較回路１及びセレクタ２、３による指数部の比較
処理が終了しないと確定しなかったが、本例では、比較
回路１による指数部の比較処理の開始と同時に、桁落ち
予測回路６０の動作も開始させることができ、これによ
って指数部の比較処理と並列して桁落ち予測を行うこと
ができる。

【００１８】ここで、桁落ち予測回路６０及び予測誤差
検出回路１００の概略動作を説明しておく。図２にて、
例えば、Ｆａ＜２３：０＞、Ｆｂ＜２３：０＞等の２個
の桁合わせ前の被演算数は、桁落ちビット予測信号発生
回路６１Ａ〜桁落ちビット予測信号発生回路６１Ｄに入
力され、桁落ちビット予測信号が発生される。この時、
セレクタ６３Ａ、６３Ｂは２個の被演算数の指数部の大
小により、桁落ちビット予測信号発生回路６１Ａ〜桁落
ちビット予測信号発生回路６１Ｄのいずれか一つを選択
して、桁落ちビット位置決定回路６２Ａ、桁落ちビット
位置決定回路６２Ｂのいずれかに選択した桁落ちビット
予測信号を出力する。その後、桁落ちビット位置決定回
路６２Ａ、６２Ｂから出力された桁落ちビットの位置決
定信号のいずれか一方が、被演算数の仮数部の大小によ
りセレクタ６４で選択されて、図１の左シフタ８に出力
される。例えば、２個の被演算数の指数部の差が＋１
で、仮数部の差が正の場合、桁落ちビット予測信号発生
回路６１Ａで発生された桁落ちビット予測信号から桁落
ちビット位置決定回路６２Ａにより決定された桁落ちビ
ット位置信号（ＳＨＢ＜４：０＞）がセレクタ６４から
左シフタ８に出力される。

【００１９】また、予測誤差検出回路１００Ａはセレク
タ６３Ａの選択信号と、桁落ちビット位置決定回路６２
Ａの桁落ちビット決定情報により桁落ちビット予測に誤
差があるかどうかを検出する。同様に、予測誤差検出回
路１００Ｂはセレクタ６３Ｂの選択信号と、桁落ちビッ
ト位置決定回路６２Ｂの桁落ちビット決定情報により桁
落ちビット予測に誤差があるかどうかを検出する。その
後、予測誤差検出回路１００Ａ、１００Ｂの桁落ちビッ
ト予測誤差の検出情報の一方がセレクタ６５により２個
の被演算数の仮数部の差の正負によって選択されて、図
１の誤差補正シフタ９に出力される。まず、桁落ちビッ
ト予測信号発生回路６１Ａ〜６１Ｄを４つ用意するのは
以下の理由による。桁落ちビット予測信号発生回路６１
は、比較するビット列の連続する２ビットを調べ、そこ
で桁落ちが起きるかどうかを予測する。この桁落ちビッ
ト予測信号発生回路６１を使用する場合、前提として、
比較する被演算数の仮数の大小関係が既知であることが
要求される。指数の差が“＋１”または、“−１”であ
る場合には、指数の小さい方の仮数が必ず１ビット右シ
フトされる。従って、仮数の大小関係も明らかとなるの
で、その大小関係を考慮して、桁落ちビット予測信号発
生回路６１Ａ、６１Ｃにこれら仮数のビット列を入力す
る。

【００２０】一方、指数の差が“０”の場合には、仮数
の大小関係はこれらの大小比較を行わないと判定できな
い。しかし、仮数部の大小比較処理を行うと、その分の
処理時間が加算され高速化の妨げとなる。そこで、本実
施の形態では、大小関係を仮定した２種類の桁落ち予測
を行う。即ち、２つの桁落ちビット予測信号発生回路６
１Ｂ、６１Ｄを用意し、これらに各々Ｆａ≧Ｆｂ、Ｆｂ
≧Ｆａの場合を仮定して、被演算数を入力する。図２の
例では、上部２ブロックの桁落ちビット予測信号発生回
路６１Ａ及び６１Ｂと、桁落ちビット位置決定回路６２
Ａ及び予測誤差検出回路１００Ａが、仮数の差が正であ
ること、又は正であることを仮定したパスとなる。一
方、図２の下部２ブロックの桁落ちビット予測信号発生
回路６１Ｃ及び６１Ｄと桁落ちビット位置決定回路６２
Ｂ及び予測誤差検出回路１００Ｂが、仮数部の差が負で
あること、又は負であることを仮定したパスである。セ
レクタ６３Ａは、被演算数の指数部の差を選択信号とし
て、２つの桁落ちビット予測信号発生回路６１Ａ、６１
Ｂからの出力信号を選択する。セレクタ６３Ｂは、被演
算数の指数部の差を選択信号として、２つの桁落ちビッ
ト予測信号発生回路６１Ｃ、６１Ｄからの出力信号を選
択する。

【００２１】上部２ブロックを例にして説明すると、２
つの桁落ちビット予測信号発生回路６１Ａ、６１Ｂから
の出力信号の選択は、指数部の差が“０”か“＋１”か
によって決定される。ここで選択されるのは、桁落ちビ
ット予測信号ＥＥ＜ｉ＞と、Ｐ＜ｉ−１＞及び、Ｚ＜ｉ
−１＞信号である。但し、（ｉ＝０〜２３） Ｐ、Ｚ信
号は予測誤差検出に使用する。通常、予測誤差検出に
は、Ｐ、Ｇの組、或いはＰ、Ｚの組の２種類の信号のみ
を使用する。回路の対称性を考慮して仮数部の差が正又
は正と仮定した場合には、Ｐ、Ｚの組を使用し、仮数部
の差が負又は負と仮定した場合にはＰ、Ｇの組を使用し
ている。桁落ちビット位置決定回路６２Ａ、６２Ｂにお
いて、桁落ちビット予測信号発生回路６１Ａ〜６１Ｄが
発生した桁落ちビット予測信号を数値化すると同時に、
予測誤差検出回路１００Ａ、１００Ｂにおいて予測誤差
を検出する。桁落ちビット位置決定回路６２Ａ、６２Ｂ
及び予測誤差検出回路１００Ａ、１００Ｂを各々２つ用
意しているのは、指数部の差が“０”場合を考慮してい
る。即ち、指数部の差が“０”場合には、実際に仮数部
の差を比較せずに、桁落ちビット予測信号生成前には、
仮数部の大小関係が判らない。そのため、仮数部の大小
関係を仮定して、桁落ちビット予測信号発生回路６１
Ｂ、６１Ｄの２種類の桁落ちビット予測信号を生成す
る。桁落ちビット位置決定回路６２Ａ、６２Ｂ及び予測
誤差検出回路１００Ａ、１００Ｂも、その各々に対応し
たものである。

【００２２】指数部の差が“＋１”または“−１”の場
合には、一方の仮数部が必ず右シフトされるので仮数の
大小関係が判明する。その結果、桁落ちビット位置決定
回路６２及び予測誤差検出回路１００も各々１つで済
む。そして、指数部の差が“０”場合と桁落ちビット位
置決定回路６２及び予測誤差検出回路１００を共有する
構成とするように考慮している。即ち、本実施の形態で
は、指数部の差が“＋１”の場合と指数部の差が“０”
且つ仮数部の差が正と仮定した場合で、桁落ちビット位
置決定回路６２Ａ及び予測誤差検出回路１００Ａを共有
し、指数部の差が“−１”の場合と指数部の差が“０”
且つ仮数部の差が負と仮定した場合で、桁落ちビット位
置決定回路６２Ｂ及び予測誤差検出回路１００Ｂを共有
する。セレクタ６３Ａとセレクタ６３Ｂは、これらを共
有するためにパスを切り替える役目を果たす。セレクタ
６３Ａにおいては、指数部の差が“＋１”か“０”かに
よってパスを選択し、セレクタ６３Ｂにおいては、指数
部の差が“−１”か“０”かによってパスを選択する。
セレクタ６４は、２つの桁落ちビット位置決定回路６２
Ａ、６２Ｂから出力された桁落ちビット量ＳＨＢ＜４：
０＞（２１、２２）のうち一方を選択し、セレクタ６５
は予測誤差検出回路１００Ａ、１００Ｂから出力された
予測誤差検出信号のうち一方を選択する。

【００２３】即ち、仮数部の差の正負によってセレクタ
６４とセレクタ６５は最終的な桁落ちビット量ＳＨＢ＜
４：０＞（２５）と予測誤差検出信号を決定する。ここ
では仮数部の差の正負としたが、次の示すようにこれ
と、指数部の差が“＋１”を示す信号、或いは“−１”
を示す信号の論理和を制御信号とすることができる。 （上位ブロック選択）＝（仮数部の差正）ｏｒ（指数部
の差が“＋１”） （下位ブロック選択）＝（仮数部の差負）ｏｒ（指数部
の差が“−１”） 次に、図３および図４を参照して図２に示した各ブロッ
クの構成と動作について更に詳細に説明する。 ［１］桁落ちビット予測信号発生回路 まず、図２に示した桁落ちビット予測信号発生回路につ
いて説明する。ここでは、２つの浮動小数点数ａ、ｂの
減算ａ−ｂを前提に考える。尚、Ｅｘａ、Ｅｘｂは、各
々ａ、ｂの指数部を示し、Ｆａ＜２２：０＞、Ｆｂ＜２
２：０＞は、ａ、ｂの仮数部を示す。通常、暗黙の
“１”を含めて、Ｆａ＜２３：０＞、Ｆｂ＜２３：０＞
をａ、ｂの仮数とする。尚、ＦａＸ＜２３：０＞、Ｆｂ
Ｘ＜２３：０＞、ＧＸ＜２３：０＞、ＰＸ＜２３：０＞
及びＺＸ＜２３：０＞は、各々Ｆａ＜２３：０＞、Ｆｂ
＜２３：０＞、Ｇ＜２３：０＞、Ｐ＜２３：０＞及びＺ
＜２３：０＞のビット反転論理である。

【００２４】上記説明したように、ここでは指数部の差
の絶対値が２未満の場合を考えているので、以下のよう
に指数部の差によって分けて論理を生成する。 （Ｉ）指数部の差が＋１の時（Ｅｘａ−Ｅｘｂ＝１の
時）、Ｆｂを１ビット右シフトして演算を行う必要があ
るので、次のように信号を定義する。 ｉ＜２３において Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ＦｂＸ＜ｉ＋１＞） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ＦｂＸ＜ｉ＋１＞） Ｚ＜ｉ＞＝（ＦａＸ＜ｉ＞）ａｎｄ（Ｆｂ＜ｉ＋１＞） 更に、Ｇ＜２３＞＝１、Ｚ＜２３＞＝Ｐ＜２３＞＝０ Ｚ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
＝ＦｂＸ＜０＞ とする。減算結果が必ず正となるので、 ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ΖＸ＜ｉ−１＞）
（ＥＥ＜ｉ＞＝ＬＺ＜ｉ＞と論理を定義した。） （IIａ）指数部の差が０且つ仮数部の差が正の時（Ｅｘ
ａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＞０を仮定した時）、こ
の時は、仮数部のシフトを必要としないので、次のよう
に信号を定義する。 ｉ＜２３において Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ＦｂＸ＜ｉ＞） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ＦｂＸ＜ｉ＞） Ζ＜ｉ＞＝（ＦａＸ＜ｉ＞）ａｎｄ（Ｆｂ＜ｉ＞） 更に、Ｐ＜２３＞＝１、Ｇ＜２３＞＝Ｚ＜２３＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とする。減算結果が正となることを前提としているの
で、桁落ちビット予測信号は、 ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ＺＸ＜ｉ−１＞）
（ＥＥ＜ｉ＞＝ＬＺ＜ｉ＞と論理を定義した。） （IIｂ）指数部の差が０且つ仮数部の差が負の時（Ｅｘ
ａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＜０を仮定した場合の
時）、この時は、仮数部のシフトを必要としないので、
つぎのように信号を定義する。

【００２５】ｉ＜２３において Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ＦｂＸ＜ｉ＞） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ＦｂＸ＜ｉ＞） Ζ＜ｉ＞＝（ＦａＸ＜ｉ＞）ａｎｄ（Ｆｂ＜ｉ＞） 更に、Ｐ＜２３＞＝１、Ｇ＜２３＞＝Ｚ＜２３＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とする。減算結果が負となることを前提としているの
で、桁落ちビット予測信号は、 ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ＧＸ＜ｉ−１＞）
（＝ＬＧ＜ｉ＞と論理を定義した。） 尚、（IIａ）と（IIｂ）では、Ｇ＜ｉ＞、Ｐ＜ｉ＞、Ｚ
＜ｉ＞の生成論理が同じなので、これらを共有すること
が可能である。 （III）指数部の差が−１の時（Ｅｘａ−Ｅｘｂ＝−１
の時）、Ｆａを１ビット右シフトして演算を行う必要が
あるので、次のように信号を定義する。 ｉ＜２３において Ｇ＜ｉ＞＝（ＦｂＸ＜ｉ＞）ａｎｄ（Ｆａ＜ｉ＋１＞） Ｐ＜ｉ＞＝（ＦｂＸ＜ｉ＞）ｘｏｒ（Ｆａ＜ｉ＋１＞） Ｚ＜ｉ＞＝（Ｆｂ＜ｉ＞）ａｎｄ（ＦａＸ＜ｉ＋１＞） 更に、Ζ＜２３＞＝１、Ｇ＜２３＞＝Ｐ＜２３＞＝０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
＝ＦａＸ＜０＞ とする。

【００２６】減算結果が必ず負となるので、桁落ちビッ
ト予測信号は ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ＧＸ＜ｉ−１＞）
（＝ＬＧ＜ｉ＞と論理を定義した。） ［２］セレクタ６３Ａ、６３Ｂ 指数部の比較を行っている間、上記の桁落ちビット予測
信号発生回路６１Ａ、６１Ｂ、６１Ｃ、６１Ｄにより、
ＬＺ＜ｉ＞、ＬＧ＜ｉ＞、Ｐ＜ｉ−１＞、Ｇ＜ｉ−１
＞、Ｚ＜ｉ−１＞を発生する。そして、図２に示すよう
に、指数部の比較結果により該当する信号を選択する。
即ち、図２では予め指数部の差が“＋１”又は指数部の
差が０且つ仮数部の差が正（Ｅｘａ−Ｅｘｂ＝＋１とＥ
ｘａ−Ｅｘｂ＝０且つＦａ＞Ｆｂ）となる時の各々ＬΖ
＜ｉ＞、Ｐ＜ｉ−１＞、Ζ＜ｉ−１＞を２種類用意し、
この内Ｅｘａ−Ｅｘｂの結果により、上記の各々の一方
を選択する。他方、予め指数部の差が“−１”または指
数部の差が０且つ仮数部の差が負（Ｅｘａ−Ｅｘｂ＝−
１とＥｘａ一Ｅｘｂ＝０且つＦａ＜Ｆｂ）となる時の各
々ＬＧ＜ｉ＞、Ｐ＜ｉ−１＞、Ｇ＜ｉ−１＞を２種類用
意し、このうちＥｘａ−Ｅｘｂの結果により、上記の各
々の一方を選択する。 ［３］桁落ちビット位置決定回路 上記桁落ちビット予測信号のうち、値が“１”となった
ビットの内の最上位ビットが桁落ちの起きるビットであ
る。そこで桁落ちビット位置決定回路６２Ａ、６２Ｂ
は、プライオリティエンコーダを有し、これにより桁落
ちが起きると予測されたビットを決定する。

【００２７】桁落ちビット位置決定回路６２Ａ、６２Ｂ
により、桁落ち予測ビットの位置が２進数表現に数値化
される。その位置は５ビットの数値ＳＨＢ＜４：０＞に
よって表される。 ［４］予測誤差検出回路 予測誤差検出回路１００Ａ、１００Ｂは、上記桁落ちビ
ット位置決定回路６２Ａ、６２Ｂにより桁落ちが起きる
と予測されたビットにおけるキャリー（減算なのでボロ
ーということもある。）信号を特定し、この信号をもと
に予測誤差検出を行う。予測誤差検出回路１００は、桁
落ちビット位置決定回路６２の中間論理を使用する。即
ち、予測誤差検出回路１００でのＰ信号とＧ信号（また
はＺ信号）の選択を、上記桁落ちビット位置決定回路６
２Ａ、６２Ｂの中間論理を用いて行い、前記桁落ちビッ
卜決定回路６２Ａ、６２Ｂが特定したビットにおけるキ
ャリー信号を最終的に選択するものである。まず、回路
の動作を説明する前に、説明で使用する信号の論理につ
いて以下に定義する。 Ｐ（ｋ）＜ｋ＞＝Ｐ＜ｋ＞ Ｇ（ｋ）＜ｋ＞＝Ｇ＜ｋ＞ Ｚ（ｋ）＜ｋ＞＝Ζ＜ｋ＞ Ｐ（ｋ）＜ｋ＋１＞＝（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎ
ｄ（Ｐ（ｋ）＜ｋ＞） Ｇ（ｋ）＜ｋ十１＞＝（Ｇ（ｋ＋１）＜ｋ＋１＞）ｏｒ
｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｇ（ｋ）＜ｋ
＞）｝ Ｚ（ｋ）＜ｋ＋１＞＝（Ｚ（ｋ＋１）＜ｋ＋１＞）ｏｒ
｛（Ｐ（ｋ＋ｌ）＜ｋ＋１＞）ａｎｄ（Ζ（ｋ）＜ｋ
＞）｝ Ｐ（ｍ）＜ｋ＞＝（Ｐ（ｎ）＜ｋ＞）ａｎｄ（Ｐ（ｍ）
＜ｎ−１＞） （ｍ＜ｎ＜ｋ） Ｇ（ｍ）＜ｋ＞＝（Ｇ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
＜ｋ＞）ａｎｄ（Ｇ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ
＜ｋ） Ζ（ｍ）＜ｋ＞＝（Ζ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
＜ｋ＞）ａｎｄ（Ｚ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ
＜ｋ） この時、 （Ｐ（ｍ）＜ｋ＞）ａｎｄ（Ｇ（ｍ）＜ｋ＞）＝Ｇ
（ｍ）＜ｋ＞ａｎｄ（Ｚ（ｍ）＜ｋ＞）＝（Ｐ（ｍ）＜
ｋ＞）ａｎｄ（Ｚ（ｍ）＜ｋ＞）＝０ （Ｐ（ｍ）＜ｋ＞）ｏｒ（Ｇ（ｍ）＜ｋ＞）ｏｒ（Ｚ
（ｍ）＜ｋ＞）＝１ となる。

【００２８】Ｇ（ｍ）＜ｋ＞、Ｐ（ｍ）＜ｋ＞、Ζ
（ｍ）＜ｋ＞は、通常、桁上げ先見加算器におけるビッ
ト“ｍ”からビット“ｋ”までの桁上げ発生信号、桁上
げ伝搬信号、ゼロ信号であることが判る。図３は、「４
ビットの桁落ちビット位置決定回路＋予測誤差検出回
路」の構成である。これをもとにまず４ビットの桁落ち
ビット予測信号、Ｐ信号とＧ信号（Ｚ信号）の生成論理
を説明する。ここで、Ｚ信号の説明は、回路の対称性よ
りＧ信号の説明をもって類推可能なので、これに代える
ものとする。まず、４ビットの桁落ちビット予想信号を
ＥＥ＜ｉ＋３：ｉ＞とし、Ｐ、Ｇ信号をＰ＜ｉ＋２：ｉ
−１＞、Ｇ＜ｉ＋２：ｉ−１＞とする。４ビットの桁落
ちビット決定回路は、４ビットのプライオリティエンコ
ーダと同等の論理を有する。４ビットのプライオリティ
エンコーダの論理は、ＥＥＸをＥＥの論理反転とする
と、プライオリティエンコーダ３０１とプライオリティ
エンコーダ３０２及び論理和回路３０３において、 ＳＨＢ（ｉ）＜０＞＝｛（ＥＥ＜ｉ＋１＞）ａｎｄ（Ｅ
ＥＸ＜ｉ＋２＞）｝ｏｒ（ＥＥ＜ｉ＋３＞） ＳＨＢ（ｉ）＜１＞＝（ＥＥ＜ｉ＋２＞）ｏｒ（ＥＥ＜
ｉ＋３＞） ＯＲ（ｉ）＝（ＥＥ＜ｉ＞）ｏｒ（ＥＥ＜ｉ＋１＞）ｏ
ｒ（ＥＥ＜ｉ＋２＞）ｏｒ（ＥＥ＜ｉ＋３＞） となる論理で生成される。 予測誤差検出論理において
は、もし、第Ｋビット（ｉ≦Ｋ≦ｉ＋３）がＥＥ＜Ｋ＞
＝“１”となる最上位ビットだとすると、Ｐ信号、Ｇ信
号では、Ｐ（ｉ−１）＜Ｋ−１＞、Ｇ（ｉ−１）＜Ｋ−
１＞が出力される。もし、ｉ≦Ｋ≦ｉ＋３において、い
ずれもＥＥ＜Ｋ＞＝“０”のときには、ＯＲ（ｉ）＝
“０”を出力し、Ｐ信号、Ｇ信号ではＰ（ｉ−１）＜ｉ
−１＞、Ｇ（ｉ−１）＜ｉ−１＞が出力される。

【００２９】予測誤差検出に使用するＰ、Ｇ信号はこの
ブロック内においては第“ｉ−１”ビットからの伝播を
考慮してつくられる。すなわち、 Ｐ（ｉ−１）＜ｉ−１＞＝Ｐ＜ｉ−１＞ Ｇ（ｉ−１）＜ｉ−１＞＝Ｇ＜ｉ−１＞ Ｐ（ｉ−１）＜ｉ＞ ＝（Ｐ＜ｉ＞）ａｎｄ（Ｐ＜ｉ
−１＞） Ｇ（ｉ−１）＜ｉ＞ ＝（Ｇ＜ｉ＞）ｏｒ｛（Ｐ＜ｉ
＞）ａｎｄ（Ｇ＜ｉ−１）｝ Ｐ（ｉ−１）＜ｉ＋１＞＝（Ｐ＜ｉ＋１＞）ａｎｄ（Ｐ
（ｉ−１）＜ｉ＞） Ｇ（ｉ−１）＜ｉ＋１＞＝（Ｇ＜ｉ＋１＞）ｏｒ｛（Ｐ
＜ｉ＋１＞）ａｎｄ（Ｇ（ｉ−１）＜ｉ＞）｝ Ｐ（ｉ−１）＜ｉ＋２＞＝（Ｐ（ｉ＋１）＜ｉ＋２＞）
ａｎｄ（Ｐ（ｉ−１）＜ｉ＞） Ｇ（ｉ−１）＜ｉ＋２＞＝（Ｇ（ｉ＋１）＜ｉ＋２＞）
ｏｒ｛（Ｐ（ｉ＋１）＜ｉ＋２＞）ａｎｄ（Ｇ（ｉ−
１）＜ｉ＞）｝ となる。上記の論理を実現するために、図３に示す構成
では２ビット毎に階層化させている。また、桁落ちビッ
ト予想信号ＥＥ＜ｉ＋３；ｉ＋１＞を選択信号に使用す
ることで、選択動作とキャリー伝播を同時に行う。すな
わち、４ビットの予想誤差検出回路に相当する部分が、
「キャリー伝播回路」４０３、「キャリー伝播回路＋選
択回路」３０４、４０２である。

【００３０】第ｉビットと第ｉ＋１ビットに着目する
と、「キャリー伝播回路＋選択回路」３０４において、
ＥＥ＜ｉ＋１＞を選択信号として、出力されるＰ、Ｇ信
号３５は、 ・ＥＥ＜ｉ＋１＞＝“１”のとき （Ｌ＝ｉ＋１） Ｐ（ｉ−１）＜Ｌ＞ ＝（Ｐ＜ｉ＞）ａｎｄ（Ｐ＜ｉ
−１＞） Ｇ（ｉ−１）＜Ｌ＞ ＝（Ｇ＜ｉ＞）ｏｒ｛（Ｐ＜ｉ
＞）ａｎｄ（Ｇ＜ｉ−１）｝ ・ＥＥ＜ｉ＋１＞＝“０”のとき（Ｌ＝ｉ） Ｐ（ｉ−１）＜Ｌ＞ ＝Ｐ＜ｉ−１＞ Ｇ（ｉ−１）＜Ｌ＞ ＝Ｇ＜ｉ−１＞ となる。同様に、第ｉ＋２ビットと第ｉ＋３ビットに着
目すると、「キャリー伝播回路＋選択回路」３０４にお
いて、ＥＥ＜ｉ＋３＞を選択信号として、出力される
Ｐ、Ｇ信号３６は、 ・ＥＥ＜ｉ＋３＞＝“１”のとき（Ｈ＝ｉ＋３） Ｐ（ｉ＋１）＜Ｈ＞ ＝（Ｐ＜ｉ＋２＞）ａｎｄ（Ｐ
＜ｉ＋１＞） Ｇ（ｉ＋１）＜Ｈ＞ ＝（Ｇ＜ｉ＋２＞）ｏｒ｛（Ｐ
＜ｉ＋２＞）ａｎｄ（Ｇ＜ｉ＋１＞）｝ ・ＥＥ＜ｉ＋３＞＝“０”のとき（Ｈ＝ｉ＋２） Ｐ（ｉ＋１）＜Ｈ＞ ＝Ｐ＜ｉ＋１＞ Ｇ（ｉ＋１）＜Ｈ＞ ＝Ｇ＜ｉ＋１＞ となる。つぎに次段の「キャリー伝播回路＋選択回路」
４０２において、ＳＨＢ（ｉ）＜１＞を選択信号とし
て、このブロックから出力されるＰ、Ｇ信号は、 ・ＳＨＢ（ｉ）＜１＞＝“１”のとき、 （Ｋ＝
Ｈ） Ｐ（ｉ−１）＜Ｋ＞ ＝（Ｐ（ｉ＋１）＜Ｈ＞）ａｎ
ｄ（Ｐ（ｉ−１）＜ｉ＞） Ｇ（ｉ−１）＜Ｋ＞ ＝（Ｇ（ｉ＋１）＜Ｈ＞）ｏｒ
｛（Ｐ（ｉ＋１）＜Ｈ＞）ａｎｄ（Ｇ（ｉ−１）＜ｉ
＞）｝ ・ＳＨＢ（ｉ）＜１＞＝“０”のとき、 （Ｋ＝Ｌ） Ｐ（ｉ−１）＜Ｋ＞ ＝Ｐ（ｉ−１）＜Ｌ＞ Ｇ（ｉ−１）＜Ｋ＞ ＝Ｇ（ｉ−１）＜Ｌ＞ を生成する。

【００３１】「キャリー伝播回路」４０３は、第ｉ−１
ビットから第ｉ＋２ビットのキャリーを伝播・生成させ
る。ここでも２ビット毎に階層化させている。これら
「キャリー伝播回路」４０３により、Ｐ（ｉ−１）＜ｉ
＋２＞、Ｇ（ｉ−１）＜ｉ＋２＞３９を生成する。図４
は、「８ビットの桁落ちビット位置決定回路（プライオ
リティエンコーダ）＋予測誤差検出回路」の構成であ
る。尚、図５の「８ビットの桁落ちビット位置決定回路
（プライオリティエンコーダ）＋予測誤差検出回路」、
図６の「８ビットの桁落ちビット位置決定回路（プライ
オリティエンコーダ）＋予測誤差検出回路」も同様の機
能を持つが、構成上不要なブロックは一部削除してあ
る。そこで、ここでは、図４を用いて説明する。「８ビ
ットの桁落ちビット位置決定回路」は、２つの「４ビッ
トの桁落ちビット位置決定回路＋予測誤差検出回路」４
０１と「選択回路」４０２、「キャリー伝播回路」４０
３、「キャリー伝播回路＋選択回路」４０４、「論理和
回路」４０５により構成されている。８ビットの桁落ち
ビット予測信号をＥＥ＜ｉ＋７：ｉ＞とし、Ｐ、Ｇ信号
をＰ＜ｉ＋６：ｉ−１＞、Ｇ＜ｉ＋６：ｉ−１＞とす
る。（この場合ｉ＝８であり、ｉ＝０、１６の場合が、
図５と図６である。） まず、２つの「４ビットの桁落ちビット位置決定回路＋
予測誤差検出回路」４０１の内上位のブロックの出力を
ＳＨＢ（Ｈ）＜１：０＞４３、ＯＲ（Ｈ）、Ｐ（ｉ＋
３）＜Ｈ−１＞、Ｇ（ｉ＋３）＜Ｈ−１＞４４とする。
但し、ｉ＋４≦Ｈ≦ｉ＋７で、上位ブロックでは第Ｈビ
ットがＥＥ＜Ｈ＞＝“１”となった最上位ビットとす
る。

【００３２】一方、下位の「４ビットの桁落ちビット位
置決定回路＋予測誤差検出回路」の出力をＳＨＢ（Ｌ）
＜１：０＞４１、ＯＲ（Ｌ）、Ｐ（ｉ−１）＜Ｌ−１
＞、Ｇ（ｉ−１）＜Ｌ−１＞４２とすることができる。
この時、ｉ≦Ｌ≦ｉ＋３で、下位のブロックでは、第Ｌ
ビットがＥＥ＜Ｌ＞＝“１”となった最上位ビットとす
る。更に、２つの「４ビットの桁落ちビット位置決定回
路＋予測誤差検出回路」４０１は、キャリー伝播のため
に、各々Ｐ（ｉ＋３）＜ｉ＋６＞、Ｇ（ｉ＋３）＜ｉ＋
６＞４６とＰ（ｉ−１）＜ｉ＋２＞、Ｇ（ｉ−１）＜ｉ
＋２＞４５を出力する。「選択回路」４０２は、ＯＲ
（Ｈ）を選択制御信号として、ＳＨＢ（Ｈ）＜１：０＞
４３とＳＨＢ（Ｌ）＜１：０＞４１の何れかを選択す
る。もし、ＯＲ（Ｈ）＝“１”であれば、上位ブロック
の桁落ちビット予測信号において“１”が入力されたこ
とになるので、ＳＨＢ（Ｈ）＜１：０＞が選択される。
尚、この時、ＳＨＢ（Ｈ）＜２＞＝ＯＲ＜Ｈ＞として、
ＳＨＢ（Ｈ）＜２：０＞がブロツクの出力信号となる。
一方、ＯＲ（Ｈ）＝“０”であれば、ＳＨＢ（Ｌ）＜
１：０＞が選択される。この時もＳＨＢ（Ｌ）＜２＞＝
ＯＲ＜Ｈ＞として、ＳＨＢ（Ｌ）＜２：０＞がブロック
の出力信号ＳＨＢ（８）＜２：０＞となる。

【００３３】「キャリー伝播回路＋選択回路」４０４
は、上記と同様の方法でブロックが特定したビットに対
応したＰ、Ｇ信号を選択する。即ち、ＯＲ（Ｈ）＝
“１”であれば、上位ブロックからの出力信号Ｐ（ｉ＋
３）＜Ｈ−１＞、Ｇ（ｉ＋３）＜Ｈ−１＞が選ばれる。
但し、この場合には第“ｉ−１”ビットからのキャリー
の伝播を反映させるために、 Ｐ（ｉ−１）＜Ｈ−１＞＝（Ｐ（ｉ＋３）＜Ｈ−１＞）
ａｎｄ（Ｐ（ｉ−１）＜ｉ＋２＞） Ｇ（ｉ−１）＜Ｈ−１＞＝（Ｇ（ｉ＋３）＜Ｈ−１＞）
ｏｒ｛（Ｐ（ｉ＋３）＜Ｈ−１＞）ａｎｄ（Ｇ（ｉ−
１）＜ｉ＋２＞）｝とする。 一方、ＯＲ（Ｈ）＝“０”であれば、Ｐ（ｉ−１）＜Ｌ
−１＞、Ｇ（ｉ−１）＜Ｌ−１＞が選ばれる。この場合
には、第“ｉ−１”ビットからのキャリーの伝播となっ
ているのでそのまま出力する。「キャリー伝播回路」４
０３は、ブロック間のキャリーの伝播信号として第“ｉ
−１”ビットから第“ｉ＋６”ビットまでのＰ、Ｇ信号
を生成する。即ち、 Ｐ（ｉ−１）＜ｉ＋６＞＝（Ｐ（ｉ＋３）＜ｉ＋６＞）
ａｎｄ（Ｐ（ｉ−１）＜ｉ＋２＞） Ｇ（ｉ−１）＜ｉ＋６＞＝（Ｇ（ｉ＋３）＜ｉ＋６＞）
ｏｒ｛（Ｐ（ｉ＋３）＜ｉ＋６＞）ａｎｄ（Ｇ（ｉ−
１）＜ｉ＋２＞）｝ として、生成する。

【００３４】図７は、「２４ビットの桁落ちビット位置
決定回路（プライオリティエンコーダ）＋予測誤差検出
回路」の構成である。基本構成は、３つの「８ビットの
桁落ちビット位置決定回路＋予測誤差検出回路Ａ、Ｂ、
Ｃ」７０１、２つの「選択回路Ｂ、Ｃ」７０２、７０
３、「キャリー伝播回路」、２つの「キャリー伝播回路
＋選択回路」４０４と「論理和回路」４０５により構成
されている。但し「選択回路Ｂ」７０２は、ビット幅が
３ビットであるのに対し、「選択回路Ｃ」７０３は、ビ
ット幅が４ビットである。「８ビットの桁落ちビット位
置決定回路＋予測誤差検出回路」は、下位ビットから
Ａ、Ｂ、Ｃと割り当てられており、「８ビットの桁落ち
ビット位置決定回路＋予測誤差検出回路」７０１Ａへ
は、Ｐ＜６：-１＞、Ｇ＜６：-１＞またはＺ＜６：-１
＞、とＥＥ＜７：０＞が入力信号となり、「８ビットの
桁落ちビット位置決定回路＋予測誤差検出回路」７０１
Ｂへは、Ｐ＜１４：７＞、Ｇ＜１４：７＞またはＺ＜１
４：７＞、とＥＥ＜１５：８＞が入力信号となり、「８
ビットの桁落ちビット位置決定回路＋予測誤差検出回
路」７０１Ｃへは、Ｐ＜２２：１５＞、Ｇ＜２２：１５
＞またはＺ＜２２：１５＞、とＥＥ＜２３：１６＞が入
力信号となる。

【００３５】桁落ちビット位置決定回路においては、最
上位ビットの位置を基準に桁落ちビットの位置を計算す
る。そのため、ブロックは上位１６ビットと下位８ビッ
トに更に分けられる。即ち、上位１６ビットにおいて
は、「１６ビットの桁落ちビット位置決定回路＋予測誤
差検出回路」を構成していることになる。（破線より下
の部分）１６ビットの桁落ちビット予測信号をＥＥ＜２
３：８＞とし、Ｐ、Ｇ信号をＰ＜２２：７＞、Ｇ＜２
２：７＞とする。まず、上位のブロック「８ビットの桁
落ちビット位置決定回路＋予測誤差検出回路」７０１Ｃ
の出力をＳＨＢ（１６）＜２：０＞、ＯＲ（１６）、Ｐ
（１５）＜Ｃ−１＞、Ｇ（１５）＜Ｃ−１＞とする。但
し、１６≦Ｃ≦２３で、上位ブロックでは第Ｃビットが
“１”となった最上位ビットとする。一方、中位の「８
ビットの桁落ちビット位置決定回路＋予測誤差検出回
路」７０１Ｂの出力をＳＨＢ（８）＜２：０＞、ＯＲ
（８）、Ｐ（７）＜Ｂ−１＞、Ｇ（７）＜Ｂ−１＞とす
ることができる。この時、８≦Ｂ≦１５で、中位のブロ
ックでは、第Ｂビットが“１”となった最上位ビットと
する。更に、下位の「８ビットの桁落ちビット位置決定
回路＋予測誤差検出回路」は、キャリー伝播のために、
Ｐ（７）＜１５＞、Ｇ（７）＜１５＞７５を出力する。

【００３６】「選択回路」７０２は、ＳＨＢ（１６）＜
２：０＞とＳＨＢ（８）＜２：０＞の何れかをＯＲ（１
６）を選択制御信号として選択する。もし、ＯＲ（１
６）＝“１”であれば、上位ブロックの桁落ちビット予
測信号において“１”が入力されたことになるので、Ｓ
ＨＢ（１６）＜２：０＞が選択される。尚、この時、Ｓ
ＨＢ（Ｈ）＜３＞＝ＯＲ（１６）として、ＳＨＢ（Ｈ）
＜３：０＞がブロックの出力信号となる。一方、ＯＲ
（１６）＝“０”であれば、ＳＨＢ（８）＜２：０＞が
選択される。この時もＳＨＢ（Ｈ）＜３＞＝ＯＲ＜１６
＞として、ＳＨＢ（Ｈ）＜３：０＞がブロックの出力信
号となる。「キャリー伝播回路＋選択回路」７０３は、
上記と同様の方法でブロックが特定したビットに対応し
たＰ、Ｇ信号を選択する。即ち、ＯＲ（１６）＝“１”
であれば、上位ブロックからの出力信号Ｐ（１５）＜Ｃ
−１＞、Ｇ（１５）＜Ｃ−１＞が選ばれる。但し、この
場合には第“７”ビットからのキャリーの伝播を反映さ
せるために、 Ｐ（７）＜Ｃ−１＞＝（Ｐ（１５）＜Ｃ−１＞）ａｎｄ
（Ｐ（７）＜１４＞） Ｇ（７）＜Ｃ−１＞＝（Ｇ（１５）＜Ｃ−１＞）ｏｒ
｛（Ｐ（１５）＜Ｃ−１＞）ａｎｄ（Ｇ（７）＜１４
＞）｝ とする。

【００３７】一方、ＯＲ（１６）＝“０”であれば、Ｐ
（７）＜Ｂ−１＞、Ｇ（７）＜Ｂ−１＞が選ばれる。こ
の場合には、第“７”ビットからのキャリーの伝播とな
っているので、そのまま出力する。論理和回路４０５
は、ＯＲ（８）とＯＲ（１６）の論理和をとり、その出
力をＳＨＢ＜４＞とする。これは上位１６ビットにおい
て、ＥＥ＜ｋ＞＝“１”となるｋが存在するか否かを意
味する。以上のようにして、上位１６ビットの桁落ちビ
ットの位置と予測誤差検出信号が作られる。図７の例で
は、下位８ビットにおいてはそのまま「８ビットの桁落
ちビット位置決定回路＋予測誤差検出回路」７０１Ａか
らの出力信号が出力信号となる。但し、ＳＨＢ（０）＜
２：０＞は、３ビットの信号であるため、１ビット拡張
する必要がある。即ち、ＳＨＢ（０）＜３＞＝“１”と
して、ビットを拡張する。ＳＨＢ＜４＞は、選択回路７
０５の選択制御信号となる。ＳＨＢ＜４＞＝“１”の時
は、上位１６ビットのブロックの少なくとも１ビットの
桁落ち予測信号が“１”となったことを意味するので、
ＳＨＢ（Ｈ）＜３：０＞を選び、これをＳＨＢ＜３：０
＞とする。一方、ＳＨＢ＜４＞＝“０”の時は、ＳＨＢ
（Ｌ）＜３：０＞を選び、これをＳＨＢ＜３：０＞とす
る。

【００３８】以上のようにして桁落ち予測ビットが決定
し、その位置はＳＨＢ＜４：０＞によって表される。
尚、ＳＨＢ＜４：０＞は、実際の桁落ち予測ビット位置
の値のビット反転表現となっている。また、桁落ち予測
誤差検出信号もＳＨＢ＜４＞によって選択される。上記
と同様の方法でブロックが特定したビットに対応した
Ｐ、Ｇ信号を選択する。即ち、ＳＨＢ＜４＞＝“１”で
あれば、上位ブロックからの出力信号Ｐ（７）＜Ｃ−１
＞、Ｇ（７）＜Ｃ−１＞が選ばれる。但し、この場合に
は最下位ビットからのキャリーの伝播を反映させるため
に、 Ｐ（−１）＜Ｃ−１＞＝（Ｐ（７）＜Ｃ−１＞）ａｎｄ
（Ｐ（−１）＜６＞） Ｇ（−１）＜Ｃ−１＞＝（Ｇ（７）＜Ｃ−１＞）ｏｒ
｛（Ｐ（７）＜Ｃ−１＞）ａｎｄ（Ｇ（−１）＜６
＞）｝ とする。一方、ＳＨＢ＜４＞＝“０”であれば、Ｐ（−
１）＜Ａ−１＞、Ｇ（−１）＜Ａ−１＞が選ばれる。こ
の場合には、最下位ビットからのキャリーの伝播となっ
ているので、そのまま出力する。ここで、最終的に決定
した桁落ち予測ビットを“Ｋ”と仮定すると、このビッ
トにおけるキャリー信号から、予測誤差検出信号を生成
すると、 ＣＲ＜Ｋ＞＝（Ｇ（−１）＜Ｋ−１＞）ｏｒ｛（Ｐ（−
１）＜Ｋ−１＞）ａｎｄ（Ｃｉｎ）｝＝Ｇ（−１）＜Ｋ
−１＞ （減算結果が負の時、Ｃｉｎ＝０とする。） ＢＲ＜Ｋ＞＝ｎｏｔ［ＣＲ＜Ｋ＞］ ＝ｎｏｔ［（Ｇ（−１）＜Ｋ−１＞）ｏｒ｛（Ｐ（−１）＜Ｋ−１ ＞ａｎｄ（Ｃｉｎ）｝］ ＝ｎｏｔ［（Ｇ（−１）＜Ｋ−１＞）ｏｒ（Ｐ（−１）＜Ｋ−１＞ ）］ ＝Ζ（−１）＜Ｋ−１＞（減算結果が正の時、Ｃｉｎ＝１とする。 ） となる。

【００３９】尚、上の説明ではＰ、Ｇ信号についてのみ
説明したが、ＺとＧの双対性を利用して、ＧをＺに入れ
代えて説明できる。即ち、減算結果が正の場合には、 ＢＲ＜Ｋ＞＝（Ｚ（−１）＜Ｋ−１＞）ｏｒ｛（Ｐ（−１）＜Ｋ−１＞）ａｎ ｄ（ｎｏｔ（Ｃｉｎ））｝ ＝Ζ（−１）＜Ｋ−１＞ （減算結果が正の時、Ｃｉｎ＝１とする 。） となる。即ち、まったく同じ論理をもった予測誤差検出
回路を２つ使用し、入力信号を入れ替えることで、仮数
部の差の正負の２通りの仮定に対して、桁落ちビットの
位置を特定し、且つその予測誤差を検出できる。 ［５］セレクタ６４、６５ 本実施の形態では、上記桁落ちビット位置決定回路６２
Ａ、６２Ｂ、予測誤差検出回路１００Ａ、１００Ｂにお
いて、各々仮数部の差が正、負である２通りの場合を仮
定して、桁落ちビットの位置とその予測誤差を特定して
いる間に、それと並列にＦａとＦｂの大小比較を行い、
その結果を用いて最終的に桁落ちビットの位置とその予
測誤差を確定する。即ち、桁落ちビット位置決定回路６
２Ａ、６２Ｂは桁落ちが起きるビットを特定し、これと
同時に予測誤差検出回路１００Ａ、１００Ｂは予測誤差
検出信号を出力する。その処理期間において、別に設け
た仮数部大小比較回路７において仮数部の大小比較を行
う。桁落ちビット位置決定回路６２Ａ、６２Ｂ、予測誤
差検出回路１００Ａ、１００Ｂは、仮数部の差の正負に
応じて、２つ用意されているので、上記仮数部の大小比
較回路７の結果をもとに、セレクタ６４、６５は、各々
何れか一方の出力信号を選択する。

【００４０】（ｉ）指数部の差が＋１の時、または指数
部の差が０且つ仮数部の差が正の時（Ｅｘａ−Ｅｘｂ＝
＋１の時、または、Ｅｘａ−Ｅｘｂ＝０且つＦａ＞Ｆｂ
の時）、桁落ちが起きると特定したビットを＜Ｋ＞とす
ると、これに対応するキャリー信号の反転信号、 ＢＲ＜Ｋ＞＝Ｚ（−１）＜Ｋ−１＞ が誤差予測信号となる。このＢＲ＜Ｋ＞が“１”の時、
予測誤差が含まれるので、更に１ビット左シフトさせて
誤差を補正する。上記仮数部の大小比較回路の結果が正
であるか、指数部の差が“＋１”なら、これを選択す
る。一方、（ｉｉ）指数部の差が−１の時、または指数
部の差が０且つ仮数部の差が負の時（Ｅｘａ−Ｅｘｂ＝
−１の時、または、Ｅｘａ−Ｅｘｂ＝０且つＦａ＜Ｆｂ
の時）、桁落ちが起きると特定したビット＜Ｋ＞とする
と、これに対応するキャリー信号、 ＣＲ＜Ｋ＞＝Ｇ（−１）＜Ｋ−１＞ が誤差予測信号となる。このＣＲ＜Ｋ＞が“１”の時、
予測誤差が含まれるので、更に１ビット左シフトさせて
誤差を補正する。上記仮数部の大小比較回路７の結果が
負であるか、指数部の差が“−１”ならこれを選択す
る。図８は、本実施の形態における処理時間を示してい
る。従来例（図１４）と比較すると、以下のことが改善
されていることが判明する。

【００４１】即ち、図８では「桁落ちビット信号生成時
間」と「指数部の比較時間＋セレクタ制御信号駆動時
間」が並ぶ、そのため「桁落ちビット量決定」と「仮数
部減算処理」の開始時間が同じになるので、図１４にお
ける「仮数部減算処理」後の“待ち時間”が無くなり、
その分の処理時間が短くなる。本実施の形態によれば、
セレクタ２、３を通る前、即ち桁合わせ前の２個の被演
算数を直接桁落ち予測回路６０に入力して、桁落ち予測
を行って、桁落ちビット位置を決定することにより、減
算器５による減算結果が出力されると同時又はそれより
も早く、桁落ちビット位置を決定することができ、以降
の減算結果の正規化処理及び正規化誤差補正を待ち時間
なしに迅速に行うことができ、その分、演算を高速に行
うことができる。図９は本発明の浮動小数点演算装置の
第２の実施の形態を示したブロック図である。本例は桁
落ち予測回路及び予測誤差検出回路の構成が図１に示し
た第１の実施の形態と異なり、他の構成は同様であるた
め、桁落ち予測回路及び予測誤差検出回路の構成のみを
示した。桁落ち予測回路は桁落ちビット予測信号発生回
路９１、９２、９３から成り、特に桁落ちビット予測信
号発生回路９３は２個の被演算数の仮数部の差の正負に
拘らず、２個の被演算数の指数部の差が０の時、隣り合
う３ビットを見ることにより、常に有効な桁落ちビット
予測信号を出すことができるため、桁落ちビット予測信
号発生回路を３個で済ますことができる。尚、図９に示
す構成では、図１および図２に示した実施の形態１にお
けるセレクタ６３Ａ、６３Ｂからなるセレクタ６３の代
わりにセレクタ９４を設け、図１および図２におけるセ
レクタ６５の代わりにセレクタ９７を設け、さらに図１
および図２におけるセレクタ６４が不要となっている。

【００４２】桁落ちビット予測信号発生回路９１、９
２、９３の桁落ちビット予測信号のいずれか一つが２個
の被演算数の指数部の差によって、セレクタ９４により
選択され、その後、桁落ちビット位置決定回路９５によ
り、桁落ちビットの位置が決定され、左シフタ８（図
１）を制御する。また、予測誤差検出回路９６はセレク
タ９４の選択情報と桁落ちビット位置決定回路９５の桁
落ちビットの位置より、桁落ちビット予測に誤差がある
かないかを検出するが、その検出結果は２個の被演算数
の仮数部の差によって異なるため、セレクタ９７により
選択されて、誤差補正シフタ９（図１）に出力される。
本実施の形態ではＥｘａ−Ｅｘｂ＝０の時の桁落ちビッ
ト予測信号の生成論理が第１の実施の形態と異なり、桁
落ち予測信号発生回路を３個に削減でき、更に桁落ちビ
ット位置決定回路を１個に削減している。即ち、本例の
桁落ち予測回路と予測誤差検出回路は、２つの桁落ち予
測信号発生回路９１、９２と１つの桁落ち予測信号発生
回路９３とセレクタ９４と１つの桁落ちビット位置決定
回路９５及び予測誤差検出回路９６とセレクタ９７から
構成されている。即ち、図２の２個の桁落ちビット予測
信号発生回路６１Ｂ、６１Ｄを１個の桁落ちビット予測
信号発生回路９３に置き換えている。他の構成は図１に
示した第１の実施の形態と同様である。

【００４３】これを論理で説明すると以下のようにな
る。 （Ｉ）指数部の差が＋１（Ｅｘａ−Ｅｘｂ＝１）の時、 Ｆｂを１ビット右シフトして演算を行う必要があるの
で、つぎのように信号を定義する。 ｉ＜２３において Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ＦｂＸ＜ｉ＋１＞） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ＦｂＸ＜ｉ十１＞） Ζ＜ｉ＞＝（ＦａＸ＜ｉ＞）ａｎｄ（Ｆｂ＜ｉ十１＞） 更に、Ｇ＜２３＞＝１、Ζ＜２３＞＝Ｐ＜２３＞＝０、 Ζ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
＝ＦｂＸ＜０＞ とする。減算結果が必ず正となるので、桁落ちビット予
測信号は、 ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ＺＸ＜ｉ−１＞）
（＝ＬＺ＜ｉ＞と論理を定義した。） となる。尚、これは桁落ち予測信号発生回路（Ａ）の生
成論理に対応する。 （II）指数部の差が０（Ｅｘａ−Ｅｘｂ＝０）の時、 桁落ちビット予測信号発生回路９３では、連続する３ビ
ットのＰＧΖの信号の状態を調べることで、仮数部の大
小に関わらず、桁落ちビット予測信号を生成できる。 ｉ＜２３において Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ＦｂＸ＜ｉ＞） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ＦｂＸ＜ｉ＞） Ζ＜ｉ＞＝（ＦａＸ＜ｉ＞）ａｎｄ（Ｆｂ＜ｉ＞） さらに、Ｐ＜２３＞＝１、Ｇ＜２３＞＝Ｚ＜２３＞＝
０、 Ζ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ として、桁落ちビット予測信号は、 ＥＥ＜ｉ＞＝ＬＱ＜ｉ＞ ＝［（Ｐ＜ｉ＋１＞）ａｎｄ｛（Ｚ＜ｉ＞ ａｎｄ Ｇ
Ｘ＜ｉ−１＞）ｏｒ（Ｇ＜ｉ＞ ａｎｄ ＺＸ＜ｉ−１
＞）｝］ｏｒ［（ＰＸ＜ｉ＋１＞）ａｎｄ｛（Ｚ＜ｉ＞
ａｎｄ ＺＸ＜ｉ−１＞）ｏｒ（Ｇ＜ｉ＞ ａｎｄ
ＧＸ＜ｉ−１＞）｝］ となる。

【００４４】（III）指数部の差が−１（Ｅｘａ−Ｅｘ
ｂ＝−１）の時、 Ｆａを１ビット右シフトして演算を行う必要があるの
で、つぎのように信号を定義する。 ｉ＜２３において Ｇ＜ｉ＞＝（ＦｂＸ＜ｉ＞）ａｎｄ（Ｆａ＜ｉ＋１＞） Ｐ＜ｉ＞＝（ＦｂＸ＜ｉ＞）ｘｏｒ（Ｆａ＜ｉ＋１＞） Ζ＜ｉ＞＝（Ｆｂ＜ｉ＞）ａｎｄ（ＦａＸ＜ｉ＋１＞） さらに、Ζ＜２３＞＝１、Ｇ＜２３＞＝Ｐ＜２３＞＝
０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
＝ＦａＸ＜０＞ とする。減算結果が必ず負となるので、桁落ちビット予
測信号は、 ＥＥ＜ｉ＞＝（ＰＸ＜ｉ＞）ａｎｄ（ＧＸ＜ｉ−１＞）
（＝ＬＧ＜ｉ＞と論理を定義した。） と表すことができる。尚、これは桁落ちビット予測信号
発生回路９３の生成論理に対応する。（II）において、
連続する３ビットのＰＧΖの信号の状態を調べることで
仮数の大小関係に依存せずに桁落ちビット予測信号を発
生させることができる。図９のように、桁落ちビット位
置決定回路９５及び予測誤差検出回路９６は各々−つず
つで済ませることができるのは、２つの被演算数の仮数
の大小関係がわからなくとも、桁落ちビット予測信号を
発生させることができるからである。また、桁落ちビッ
ト位置決定回路９５の１つとなるので、図１のセレクタ
６４に相当する部分が不要となる。

【００４５】一方、予測誤差検出信号は、仮数の大小関
係に依存する。これは仮数部の差の正負により生成論理
が異なるためであることは、第１の実施の形態において
説明した。桁落ちビット位置決定回路９５には、指数部
の差に基づきセレクタ９４で選択した結果を入力する。
即ち、指数部の差は“＋１”、“０”、“−１″の３通
りが考えられるが、これに対応する選択信号によって、
２つの桁落ちビット予測信号発生回路９１、９２、桁落
ちビット予測信号発生回路９３のいずれかから出力され
る桁落ちビット予測信号ＥＥ＜ｉ＞と、Ｐ＜ｉ−１＞及
び、Ｇ＜ｉ−１＞信号（または、Ｇ＜ｉ−１＞とＺ＜ｉ
−１＞両方の信号）をセレクタ９４で選択する。桁落ち
ビット位置決定回路９５は、ここで桁落ちビット量ＳＨ
Ｂ＜４：０＞を決定する。第１の実施の形態とは異な
り、仮数部の差の正負を仮定せずとも誤差１ビット以内
で予測することが可能である。セレクタ９７は、予測誤
差検出回路９６が出力する予測誤差検出信号ＣＲ＜Ｘ＞
とＢＲ＜Ｋ＞のうち、仮数の差の正負から何れか一方選
択する。尚、第１の実施例と同様に、指数部の差が“＋
１”または“−１”を示す信号との論理和を制御信号と
することもできる。

【００４６】（ＢＲ＜Ｋ＞の選択）＝（仮数部の差が
正）ｏｒ（指数部の差が“＋１”） （ＣＲ＜Ｋ＞の選択）＝（仮数部の差が負）ｏｒ（指数
部の差が“−１”） 本実施の形態による効果は、図８に示した第１の実施の
形態における効果と、基本的には同じである。即ち、図
８では「桁落ちビット信号生成時間」と「指数部の比較
時間＋セレクタ制御信号駆動時間」が並行に並ぶ、その
ため「桁落ちビット量決定」と「仮数部減算処理」の開
始時間が同じになるので、従来の図１４に示した「仮数
部減算処理」後の待ち時間が無くなり、その分の処理時
間が短くなる効果を、本実施の形態も得ることができ
る。但し、桁落ちビット予測信号発生回路９３では、桁
落ちビット予測信号発生回路９１、９２に比べ論理段数
が増えているので、処理時間とハードウェアの増大を招
く。しかし、処理時間については実際には指数部の比較
時間とその後のセレクタ選択制御信号を駆動するための
バッファにおける遅延時間の方が長い（クリティカルで
ある）ために、その処理時間の増大の影響は無い。むし
ろ、本実施の形態では、最終段のセレクタの段数が削減
されるために、ＳＨＢ＜４：０＞が確定するまでの処理
時間は第１の実施の形態のそれよりも短くなる。

【００４７】本実施の形態によれば、２個の被演算数の
指数部の差が０の時、隣り合う３ビットを見て仮数部の
差の正負によらず常に有効な予測信号を出力する桁落ち
ビット予測信号発生回路９３を１個用いることにより、
桁落ちビット予測信号発生回路を３個に削減でき、この
ため、桁落ちビット位置決定回路も予測誤差検出回路も
それぞれ１個に削減することができるため、セレクタの
段数を減らして第１の実施の形態よりも更に演算処理を
高速化することができると共に、回路規模を大幅に削減
することができる。

【００４８】

【発明の効果】以上詳細に説明したように、本発明の浮
動小数点演算装置によれば、桁落ちビット予測を被演算
数の桁合わせのための指数部の比較動作を待つことな
く、この比較動作と並行して桁落ちビット予測動作を開
始できるため、演算処理をより高速化することができ
る。

【図面の簡単な説明】

【図１】本発明の浮動小数点演算装置の第１の実施の形
態を示したブロック図である。

【図２】図１に示した桁落ち予測回路と予測誤差検出回
路の詳細構成例を示したブロック図である。

【図３】４ビットの桁落ちビット位置決定回路＋予測誤
差検出回路の構成例を示したブロック図である。

【図４】８ビットの桁落ちビット位置決定回路＋予測誤
差検出回路の構成例を示したブロック図である。

【図５】８ビットの桁落ちビット位置決定回路＋予測誤
差検出回路の他の構成例を示したブロック図である。

【図６】８ビットの桁落ちビット位置決定回路＋予測誤
差検出回路の他の構成例を示したブロック図である。

【図７】２４ビットの桁落ちビット位置決定回路＋予測
誤差検出回路の構成例を示したブロック図である。

【図８】図１に示した浮動小数点演算装置の処理時間を
示したタイムチャートである。

【図９】本発明の浮動小数点演算装置の第２の実施の形
態を示したブロック図である。

【図１０】３つの状態Ｇ、Ｚ、Ｐを持つ状態遷移図であ
る。

【図１１】従来の浮動小数点演算装置の構成例を示した
ブロック図である。

【図１２】従来の浮動小数点演算装置の他の構成例を示
したブロック図である。

【図１３】図１１に示した浮動小数点演算装置の処理時
間を示したタイムチャートである。

【図１４】図１２に示した浮動小数点演算装置の処理時
間を示したタイムチャートである。

【符号の説明】 １ 比較回路 ２、３、１２、１４、１５、１７、９４、９７ セレク
タ ５ 減算器 ６ 桁落ち予測回路 ７ 仮数部大小比較回路 ８ 左シフタ ９ 誤差補正シフタ １０、９６、１００ 予測誤差検出回路 １１ インバータ １３ 右シフタ １６ 加減算器 ６１、９１〜９３ 桁落ちビット予測信号発生回路 ６２、９５ 桁落ちビット位置決定回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/50 G06F 7/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】２個の浮動小数点形成をもつ被演算数の指
   数部の比較によって前記２個の被演算数の仮数部のいず
   れか一方を１ビットシフトするか、両方ともシフトせず
   そのまま出力するかを選択することにより前記２個の被
   演算数の仮数部の桁合わせを行う第１のセレクト回路
   と、 前記桁合わせされた２個の被演算数の仮数部の減算を行
   う減算回路と、 この減算回路の減算結果、又はその反転結果のいずれか
   を選択する第２のセレクト回路と、 この第２のセレクト回路を通ってきた減算結果を正規化
   する左シフタ回路と、前記正規化された減算結果の桁落
   ち予測誤差を補正する誤差補正回路とを有し、且つ前記
   ２個の被演算数の指数部の差が１、０、−１の時にの
   み、減算回路で演算を行う浮動小数点演算装置におい
   て、 前記第１のセレクト回路を通って桁合わせされる前の２
   個の被演算数の仮数部から前記減算結果の桁落ちビット
   予測信号を発生して桁落ちビットの位置を求める桁落ち
   予測回路と、 この桁落ち予測回路の桁落ちビット予測信号の桁落ち予
   測誤差を検出してそれを補正する補正信号を得る予測誤
   差検出回路とを具備し、 前記左シフタ回路は、前記予測誤差検出回路により求め
   られた桁落ちビットの位置により前記減算結果を左にシ
   フトして正規化し、 前記誤差補正回路は、前記予測誤差検出回路により得ら
   れた補正信号により前記正規化された減算結果の前記桁
   落ち予測誤差を補正することを特徴とする浮動小数点演
   算装置。
2. 【請求項２】前記桁落ち予測回路は、前記２個の被演算
   数の指数部の差が１の時に、前記減算結果の桁落ちビッ
   ト予測信号を発生する第１の桁落ちビット予測信号発生
   回路と、 前記２個の被演算数の指数部の差が−１の時に、前記減
   算結果の桁落ちビット予測信号を発生する第２の桁落ち
   ビット予測信号発生回路と、 前記２個の被演算数の指数部の差が０の時で仮数部の差
   が正の時、前記減算結果の桁落ちビット予測信号を発生
   する第３の桁落ちビット予測信号発生回路と、 前記２個の被演算数の指数部の差が０の時で仮数部の差
   が負の時、前記減算結果の桁落ちビット予測信号を発生
   する第４の桁落ちビット予測信号発生回路と、 前記２個の被演算数の指数部の差が１又は０により、前
   記第１の桁落ちビット予測信号発生回路と前記第３の桁
   落ちビット予測信号発生回路のいずれか一方より発生さ
   れた桁落ちビット予測信号を選択する第１の選択回路
   と、 前記２個の被演算数の指数部の差が−１又は０により、
   前記第２の桁落ちビット予測信号発生回路と前記第４の
   桁落ちビット予測信号発生回路のいずれか一方より発生
   された桁落ちビット予測信号を選択する第２の選択回路
   と、 前記第１の選択回路により選択された桁落ちビット予測
   信号から桁落ちビット位置を求める第１の桁落ちビット
   位置決定回路と、 前記第２の選択回路により選択された桁落ちビット予測
   信号から桁落ちビット位置を求める第２の桁落ちビット
   位置決定回路と、 前記２個の被演算数の仮数部の差の正負により、前記第
   １、第２の桁落ちビット位置決定回路により求められた
   桁落ちビット位置のいずれか一方を選択して出力する第
   ３の選択回路と、 を具備することを特徴とする請求項１記載の浮動小数点
   演算装置。
3. 【請求項３】前記桁落ち予測回路は、前記２個の被演算
   数の指数部の差が１の時に、前記減算結果の桁落ちビッ
   ト予測信号を発生する第１の桁落ちビット予測信号発生
   回路と、 前記２個の被演算数の指数部の差が−１の時に、前記減
   算結果の桁落ちビット予測信号を発生する第２の桁落ち
   ビット予測信号発生回路と、 前記２個の被演算数の指数部の差が０の時で仮数部の差
   の正負に拘りなく有効な前記減算結果の桁落ちビット予
   測信号を発生する第３の桁落ちビット予測信号発生回路
   と、 前記２個の被演算数の指数部の差が１、−１又は０によ
   り、前記第１の桁落ちビット予測信号発生回路、前記第
   ２の桁落ちビット予測信号発生回路及び前記第３の桁落
   ちビット予測信号発生回路のいずれか一方より発生され
   た桁落ちビット予測信号を選択する第１の選択回路と、 前記第１の選択回路により選択された桁落ちビット予測
   信号から桁落ちビット位置を求める桁落ちビット位置決
   定回路と、 を具備することを特徴とする請求項１記載の浮動小数点
   演算装置。
4. 【請求項４】２つの被減算数の指数の差の絶対値が２以
   上か、２未満かによって、演算する手順の異なる浮動小
   数点演算装置において、 加算と２つの被減算数の指数の差の絶対値が２以上の場
   合の減算を行う加減算器と、 ２つの被減算数の指数の差の絶対値が２未満の減算のみ
   を行う減算器と、 ２つの被演算数の指数部の差を計算する指数部比較器
   と、 指数部の差に応じて仮数部の桁合わせを行う右シフタ
   と、 前記２つの被演算数の仮数部の大小を比較する大小比較
   器と、 前記減算器における減算結果に起きる桁落ち量を１ビッ
   ト以内の誤差で予測し、その桁落ちの起き得る位置を示
   す桁落ちビット予測信号を発生する桁落ちビット予測信
   号発生回路と、前記桁落ちビット予測信号を２進数表現
   に数値化して桁落ち予測信号として出力する桁落ちビッ
   ト位置決定回路とからなる桁落ち予測回路と、 前記桁落ち予測信号の誤差を検出する予測誤差検出回路
   と、 前記減算器の結果を左シフトして正規化する左シフタ
   と、 前記予測誤差検出回路の検出結果をもとに前記減算結果
   の誤差を補正する誤差補正シフタとを有し、 前記減算器は、前記指数部比較器の結果により、前記２
   つの被演算数の仮数または、何れか一方の仮数が右シフ
   トされた値を入力として減算を行ってその結果を出力
   し、 前記桁落ち予測回路は、前記２つの被演算数の仮数を直
   接入力し、且つ前記指数部比較器の結果を入力し、前記
   減算器の減算の結果起きる桁落ちの予測量を前記左シフ
   タに出力し、 前記予測誤差検出回路は、前記２つの被演算数の仮数を
   直接人力し、且つ前記指数部比較器の結果を入力し、且
   つ前記桁落ち予測回路で予測処理動作中の前記桁落ち予
   測信号を入力し、且つ前記大小比較器の出力する仮数部
   の大小比較結果を入力して、前記桁落ち予測回路での予
   測誤差の有無を示す誤差検出信号を出力し、 前記左シフタは、前記桁落ち予測回路から出力された前
   記桁落ち予測信号をもとに前記減算器から出力された前
   記減算結果を左シフトして正規化し、 前記誤差補正シフタは、前記予測誤差検出回路の出力し
   た誤差検出信号をもとに前記左シフタが正規化した前記
   減算結果の誤差を補正することを特徴とする浮動小数点
   演算装置。
5. 【請求項５】前記減算器の演算の結果生じる桁落ち量を
   １ビット以内の誤差で予測する前記桁落ち予測回路は、 前記桁落ちビット予測信号発生回路の信号発生論理を、
   ２つの被演算数ａ、ｂの“ｎ＋１”ビット幅をもつ仮数
   をＦａ＜ｎ：０＞、Ｆｂ＜ｎ：０＞とし、指数をＥｘ
   ａ、Ｅｘｂとし、“ａｎｄ”を論理積、“ｏｒ”を論理
   和、“ｘｏｒ”を排他的論理和、“ｎｏｔ”を論理否定
   として、 （Ｉ）Ｅｘａ−Ｅｘｂ＝１の時、２つの被演算数の連続
   する２ビットを用いて、２つの被演算数の減算の結果に
   おいて起きる桁落ちビットの位置の予測する論理回路に
   おいて、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ＋
   １＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ＋
   １＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
   ＋１＞） 更に、Ｇ＜ｎ＞＝１、Ｚ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｚ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
   ＝ｎｏｔ（Ｆｂ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｚ＜ｉ−１＞））とし、 （IIａ）Ｅｘａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＞０を仮定
   した時、２つの被演算数の連続する２ビットを用いて、
   ２つの被演算数の演算の結果において起きる桁落ちビッ
   トの位置の予測する論理回路において、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
   ＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｚ＜ｉ−１＞））とし、 （IIｂ）Ｅｘａ−Ｅｘｂ＝０且つＦａ−Ｆｂ＜０を仮定
   した時、２つの被演算数の連続する２ビットを用いて、
   ２つの被演算数の減算の結果において起きる桁落ちビッ
   トの位置の予測する論理回路において、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
   ＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｇ＜ｉ−１＞））とし、 （III）Ｅｘａ−Ｅｘｂ＝−１の時、２つの被演算数の
   連続する２ビットを用いて、２つの被演算数の減算の結
   果において起きる桁落ちビットの位置の予測する論理回
   路において、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ａｎｄ（Ｆａ＜ｉ
   ＋１＞） Ｐ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ｘｏｒ（Ｆａ＜ｉ
   十１＞） Ｚ＜ｉ＞＝Ｆｂ＜ｉ＞ａｎｄ（ｎｏｔ（Ｆａ＜ｉ＋１
   ＞）） 更に、Ｚ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
   ＝ｎｏｔ（Ｆａ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｇ＜ｉ−１＞）） とし、桁落ちビット予測信号ＥＥは、Ｅｘａ−Ｅｘｂの
   値に応じて、上記論理の何れかより選択され、 前記桁落ちビット位置決定回路は、上記仮数部の差が
   正、または正と仮定した場合と、負または負と仮定した
   場合の２通りの場合に各々備え、各々の場合においてＥ
   Ｅ＜ｉ＞＝“１”となる最大のｉの値を２進数表現で表
   す桁落ちビット位置を出力し、前記大小比較回路により
   出力されるＦａ−Ｆｂの結果をもとに、上記桁落ちビッ
   ト位置の何れか一方を選択し、 前記桁落ち予測誤差検出回路は、前記桁落ちビット位置
   決定回路と共に、 Ｇ（−１）＜ｋ−１＞、Ｚ（−１）＜ｋ−１＞を決定す
   る論理を有し、 この時、 Ｐ（ｋ）＜ｋ＞＝Ｐ＜ｋ＞ Ｇ（ｋ）＜ｋ＞＝Ｇ＜ｋ＞ Ｚ（ｋ）＜ｋ＞＝Ｚ＜ｋ＞ Ｐ（ｋ）＜ｋ＋１＞＝（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎ
   ｄ（Ｐ（ｋ）＜ｋ＞） Ｇ（ｋ）＜ｋ＋１＞＝（Ｇ（ｋ＋１）＜ｋ＋１＞）ｏｒ
   ｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｇ（ｋ）＜ｋ
   ＞）｝ Ｚ（ｋ）＜ｋ＋１＞＝（Ｚ（ｋ＋１）＜ｋ＋１＞）ｏｒ
   ｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｚ（ｋ）＜ｋ
   ＞）｝ Ｐ（ｍ）＜ｋ＞＝（Ｐ（ｎ）＜ｋ＞）ａｎｄ（Ｐ（ｍ）
   ＜ｎ−１＞） （ｍ＜ｎ＜ｋ） Ｇ（ｍ）＜ｋ＞＝Ｇ（ｎ）＜ｋ＞ｏｒ｛（Ｐ（ｎ）＜ｋ
   ＞）ａｎｄ（Ｇ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ＜ｋ） Ｚ（ｍ）＜ｋ＞＝Ｚ（ｎ）＜ｋ＞ｏｒ｛（Ｐ（ｎ）＜ｋ
   ＞）ａｎｄ（Ｚ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ＜ｋ） とし、 前記大小比較回路により出力されるＦａ−Ｆｂの結果を
   もとに、Ｆａ−Ｆｂ＜０のときにはＧ（−１）＜ｋ−１
   ＞を選択し、Ｆａ−Ｆｂ＞０のときにはＺ（−１）＜ｋ
   −１＞を選択することを特徴とする請求項１または４記
   載の浮動小数点演算装置。
6. 【請求項６】前記減算器の減算の結果生じる桁落ち量を
   １ビット以内の誤差で予測する桁落ち予測回路は、 前紀桁落ちビット予測信号発生回路の信号発生論理を、
   ２つの被演算数ａ、ｂの“ｎ＋１”ビット幅をもつ仮数
   をＦａ＜ｎ：０＞、Ｆｂ＜ｎ：０＞とし、指数をＥｘ
   ａ、Ｅｘｂとし、“ａｎｄ”を論理積、“ｏｒ”を論理
   和、“ｘｏｒ”排他的論理和、“ｎｏｔ”論理否定とし
   て、 （Ｉ）Ｅｘａ−Ｅｘｂ＝１の時、２つの被演算数の連続
   する２ビットを用いて、２つの被演算数の減算の結果に
   おいて起きる桁落ちビットの位置の予測する論理回路に
   おいて、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ十
   １＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ＋
   １＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
   十１＞） 更に、Ｇ＜ｎ＞＝１、Ｚ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｚ＜−１＞＝Ｆｂ＜０＞、Ｇ＜−１＞＝０、Ｐ＜−１＞
   ＝ｎｏｔ（Ｆｂ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｚ＜ｉ−１＞））とし、 （II）Ｅｘａ−Ｅｘｂ＝０の時、２つの被演算数の連続
   する３ビットを用いて、２つの被演算数の減算の結果に
   おいて起きる桁落ちビットの位置の予測する論理回路に
   おいて、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（Ｆａ＜ｉ＞）ａｎｄ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｐ＜ｉ＞＝（Ｆａ＜ｉ＞）ｘｏｒ（ｎｏｔ（Ｆｂ＜ｉ
   ＞）） Ｚ＜ｉ＞＝（ｎｏｔ（Ｆａ＜ｉ＞））ａｎｄ（Ｆｂ＜ｉ
   ＞） 更に、Ｐ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｚ＜ｎ＞＝０、 Ｚ＜−１＞＝０、Ｇ＜−１＞＝０、Ｐ＜−１＞＝１ とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝［Ｐ＜ｉ＋１＞ａｎｄ｛（Ｚ＜ｉ＞ａｎｄ
   （ｎｏｔ（Ｇ＜ｉ−１＞）））ｏｒ（Ｇ＜ｉ＞ａｎｄ
   （ｎｏｔ（Ｚ＜ｉ−１＞）））｝］ｏｒ［ｎｏｔ（Ｐ＜
   ｉ＋１＞）ａｎｄ｛（Ｚ＜ｉ＞ａｎｄ（ｎｏｔ（Ｚ＜ｉ
   −１＞）））ｏｒ（Ｇ＜ｉ＞ａｎｄ（ｎｏｔ（Ｇ＜ｉ−
   １＞）））｝］ とし、 （III）Ｅｘａ−Ｅｘｂ＝−１の時、２つの被演算数の
   連続する２ビットを用いて、２つの被演算数の減算の結
   果において起きる桁落ちビットの位置の予測する論理回
   路において、 ｉ＜ｎとなる整数ｉでは Ｇ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ａｎｄ（Ｆａ＜ｉ
   ＋１＞） Ｐ＜ｉ＞＝（ｎｏｔ（Ｆｂ＜ｉ＞））ｘｏｒ（Ｆａ＜ｉ
   ＋１＞） Ｚ＜ｉ＞＝Ｆｂ＜ｉ＞ａｎｄ（ｎｏｔ（Ｆａ＜ｉ＋１
   ＞）） 更に、Ｚ＜ｎ＞＝１、Ｇ＜ｎ＞＝Ｐ＜ｎ＞＝０、 Ｇ＜−１＞＝Ｆａ＜０＞、Ｚ＜−１＞＝０、Ｐ＜−１＞
   ＝ｎｏｔ（Ｆａ＜０＞） とし、桁落ちビット予測信号ＥＥを、 ＥＥ＜ｉ＞＝（ｎｏｔ（Ｐ＜ｉ＞））ａｎｄ（ｎｏｔ
   （Ｇ＜ｉ−１＞）） とし、桁落ちビット予測信号ＥＥは、Ｅｘａ−Ｅｘｂの
   値、−１、＋１、０に応じて、上記論理の何れかより選
   択され、 前記桁落ちビット位置決定回路は、ＥＥ＜ｉ＞＝“１”
   となる最大のｉの値を２進数表現で表す桁落ちビット位
   置を出力し、 前記桁落ち予測誤差検出回路は、前記桁落ちビット位置
   決定回路と共に、 Ｇ（−１）＜ｋ−１＞、Ｚ（−１）＜ｋ−１＞を決定す
   る論理を有し、 この時、 Ｐ（ｋ）＜ｋ＞＝Ｐ＜ｋ＞ Ｇ（ｋ）＜ｋ＞＝Ｇ＜ｋ＞ Ｚ（ｋ）＜ｋ＞＝Ｚ＜ｋ＞ Ｐ（ｋ）＜ｋ＋１＞＝（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎ
   ｄ（Ｐ（ｋ）＜ｋ＞） Ｇ（ｋ）＜ｋ＋１＞＝（Ｇ（ｋ＋１）＜ｋ＋１＞）ｏｒ
   ｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｇ（ｋ）＜ｋ
   ＞）｝ Ｚ（ｋ）＜ｋ＋１＞＝（Ｚ（ｋ＋１）＜ｋ＋１＞）ｏｒ
   ｛（Ｐ（ｋ＋１）＜ｋ＋１＞）ａｎｄ（Ｚ（ｋ）＜ｋ
   ＞）｝ Ｐ（ｍ）＜ｋ＞＝（Ｐ（ｎ）＜ｋ＞）ａｎｄ（Ｐ（ｍ）
   ＜ｎ−１＞） （ｍ＜ｎ＜ｋ） Ｇ（ｍ）＜ｋ＞＝（Ｇ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
   ＜ｋ＞）ａｎｄ（Ｇ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ
   ＜ｋ） Ｚ（ｍ）＜ｋ＞＝（Ｚ（ｎ）＜ｋ＞）ｏｒ｛（Ｐ（ｎ）
   ＜ｋ＞）ａｎｄ（Ｚ（ｍ）＜ｎ−１＞）｝ （ｍ＜ｎ
   ＜ｋ） となり、前記大小比較回路により出力されるＦａ−Ｆｂ
   の結果をもとにＦａ−Ｆｂ＜０のときには、Ｇ（−１）
   ＜ｋ−１＞を選択し、Ｆａ−Ｆｂ＞０のときには、Ｚ
   （−１）＜ｋ−１＞を選択することを特徴とする請求項
   １または４記載の浮動小数点演算装置。