JPH0520028A - 加減算のための浮動小数点演算装置の仮数部処理回路 - Google Patents

加減算のための浮動小数点演算装置の仮数部処理回路

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JPH0520028A
JPH0520028A JP3340642A JP34064291A JPH0520028A JP H0520028 A JPH0520028 A JP H0520028A JP 3340642 A JP3340642 A JP 3340642A JP 34064291 A JP34064291 A JP 34064291A JP H0520028 A JPH0520028 A JP H0520028A
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Tadahiro Yoshida
忠弘 吉田
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【目的】 仮数部処理回路の改良を通して浮動小数点演
算装置における加減算の高速実行を実現する。 【構成】 プレシフト後の仮数部データｍa ，ｍb の加
減算の結果を第１の中間結果（中間和）Ｒ1 として出力
する演算器１１と、中間和Ｒ1 に対する丸め加算の結果
を第２の中間結果（丸め結果）Ｒ2 として出力する丸め
加算器１２と、丸め結果Ｒ2 に施すべきポストシフトに
関する情報を出力するためのポストシフトカウントエン
コード回路（ＰＳＣＥ回路）１３と、丸め結果Ｒ2 を正
規化のために実際に右又は左にシフトするためのポスト
シフト回路１４とを設ける。ＰＳＣＥ回路１３は、中間
和Ｒ1 中の最初の非ゼロ値ビットの位置に応じてポスト
シフトの内容を指定するためのシフト指定部１５と、丸
め加算時の桁上げのために該最初の非ゼロ値ビットの位
置の移動が生じるものと予測される場合にポストシフト
のシフト量を補正するためのシフト補正部１６とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、各々符号ビットと指数
部と仮数部とを有しかつ各々正規化された２つの浮動小
数点数をオペランドとした加減算のための浮動小数点演
算装置において仮数部の加減算並びに該仮数部の加減算
の結果に対する丸め及び正規化の操作を各々実行するた
めの仮数部処理回路に関するものである。
【０００２】
【従来の技術】科学技術計算の分野では、計算精度が高
いこと、表現できる数値範囲が大きいこと等の理由によ
り、コンピュータ内部での実数の表現形式として浮動小
数点数が主に用いられている。
【０００３】例えばＩＥＥＥ７５４で定められた６４ビ
ット正規化倍精度浮動小数点数のフォーマットは、図５
のとおりである。同図において、Ｓは１ビットからなる
符号ビット、ｅは１１ビットの指数部、ｍは最上位ビッ
トＭから最下位ビットＬに至る５２ビットの仮数部であ
る。このフォーマットの浮動小数点数で表現される実数
は、 （−１）S ２e-1023（１．ｍ） となる。すなわち、仮数部ｍの最上位ビットＭより更に
上位に仮想的な非ゼロ値ビットと小数点とがくるよう
に、その分指数部ｅの値を調整した正規化表現形式を採
用している。
【０００４】図６は、浮動小数点演算装置の内部での加
減算のための仮数部ｍの取扱い方法の例を示したフォー
マット図である。ｎビットからなる仮数部ｍ（以下、仮
数部ｍのビット数をｎと表わす。）の最上位ビットＭよ
り更に上位には、上位から順に、図５中の符号ビットＳ
と、２ビットの整数部を構成する拡張ビットｕ及びリー
ディングビットｖとがそれぞれ付加される。このうち拡
張ビットｕ及びリーディングビットｖからなる整数部ｕ
ｖには、０１（ｕ＝０，ｖ＝１）の値が設定される。小
数部としてのｎビットの仮数部ｍのうちの最下位ビット
Ｌより更に下位には、上位から順にガードビットｇとラ
ウンドビットｒとの２ビットが付加され、００（ｇ＝ｒ
＝０）の値が設定される。桁落ちの有無を表示するため
のスティッキービットｓがラウンドビットｒより更に下
位に付加される場合もあるが、ここではスティッキービ
ットｓはないものとする。つまり、浮動小数点演算装置
の内部では、仮数部ｍは、 Ｓｕｖ Ｍ Ｌｇｒ ｘ０１．ｘ… …ｘ００ （ただし、ｘ：０または１） で表わされる（ｎ＋５）ビットのデータ構造を有する仮
数部データとして取り扱われるのである。
【０００５】さて、２つのオペランドの各々が上記のよ
うな正規化浮動小数点数である場合の加減算は、例えば
次の(1) 〜(7) の手順で実行される。
【０００６】(1) ２つのオペランドの指数部の値を比較
する。
【０００７】(2) 両指数部の値が一致しない場合には指
数部の値の小さい方のオペランドの仮数部を含んだ仮数
部データを両指数部の値の差に等しいビット数だけ下位
方向へすなわち右にシフトすることにより、両オペラン
ドの仮数部データの桁を合わせる。この操作をプレシフ
トと呼ぶ。該プレシフトの際、リーディングビットｖの
非ゼロ値が小数部中へ入っていき、かつ小数部の最下位
ビットＬの値がガードビットｇ及びラウンドビットｒへ
順次出ていく。
【０００８】(3) ２つの仮数部データの２進加減算を実
行して第１の中間結果（中間和）を得る。この際、符号
ビットＳ、拡張ビットｕ、リーディングビットｖ、ガー
ドビットｇ及びラウンドビットｒを含んだ（ｎ＋５）ビ
ットの２進加減算が実行される。ただし、減算の場合に
は、減数としての仮数部データの（ｎ＋５）ビット全て
の値を反転したうえ被減数としての仮数部データとの２
進加算を実行し、更にラウンドビットｒに１を加算す
る。つまり、減数の２の補数を被減数に加えるのであ
る。
【０００９】(4) 有効桁をｎビットとするために、第１
の中間結果のうちのあるビットに１を加える丸め加算を
実行して第２の中間結果（丸め結果）を得る。ただし、
丸め加算の対象となるビットは、正規化をも考慮して、
最下位ビットＬ、ガードビットｇ及びラウンドビットｒ
の中から選定される。
【００１０】例えば、第１の中間結果Ｒ1 が であるときは、非ゼロ値の拡張ビットｕに続くリーディ
ングビットｖ以下のｎビットを有効桁とするように、小
数部の最下位ビットＬに１を加算する。また、第１の中
間結果Ｒ1 が のように負の値になった場合には、仮数部の丸め及び正
数化のために、該第１の中間結果Ｒ1 のうちの符号ビッ
トＳを除く（ｎ＋４）ビット全ての値を反転したうえラ
ウンドビットｒに１を加算することにより、第２の中間
結果を得る。なお、第１の中間結果Ｒ1 が、例えば であるときは、ラウンドビットｒがｎビットの有効桁の
中に含まれることになるため、丸め加算は実行されな
い。
【００１１】(5) 正規化のために第２の中間結果に施す
べきポストシフトのシフト方向とシフト量とを決定す
る。これをポストシフトカウントエンコードと呼ぶ。例
えば、第２の中間結果Ｒ2 が であるときは、正規化のために該第２の中間結果Ｒ2 を
１ビット右にシフトする必要がある。また、第２の中間
結果Ｒ2 が であるときは、正規化のために該第２の中間結果Ｒ2 を
２ビット左にシフトする必要がある。
【００１２】このために、整数部ｕｖの値が００である
場合には、第２の中間結果Ｒ2 のリーディングビットｖ
から順に下位へ向かって最初の非ゼロ値ビットに行き当
たるまでのリーディングビットｖを含めたゼロ値ビット
の個数ｋを調べ、このゼロ値ビットの個数ｋをポストシ
フトの左シフト量とする。整数部ｕｖのうちの拡張ビッ
トｕの値が１である場合にはｋ＝−１（１ビット右へポ
ストシフト）とし、整数部ｕｖの値が０１である場合に
はｋ＝０（ポストシフトなし）とする。
【００１３】(6) 第２の中間結果Ｒ2 を (5)で得られた
シフト量ｋ（第２の中間結果Ｒ2 に基づくポストシフト
量）に従って実際に右又は左にシフトし、そのポストシ
フト後の仮数部データのうちの小数部の最上位ビットＭ
から最下位ビットＬまでのｎビットを演算結果の仮数部
として取り出す。また、ポストシフト後の仮数部データ
中の符号ビットＳを取り出して、これを演算結果の符号
ビットとする。
【００１４】(7) 第２の中間結果Ｒ2 をシフト量ｋだけ
ポストシフトしたことに対応して、２つのオペランドの
指数部のうちの大きい方の指数部の値から該ポストシフ
トのシフト量ｋ（＝−１，０，＋１，＋２，…）を減じ
て得た値を演算結果の指数部とする。
【００１５】以上の(1) 〜(7) の手順の手順により、丸
め加算の結果としての仮数部を有する図５の正規化フォ
ーマットを備えた演算結果が得られる。
【００１６】図４は、以上の(1) 〜(7) の手順に従って
正規化浮動小数点数の加減算を実行するための従来の浮
動小数点演算装置のうちの、(3) 〜(6) の手順を実行す
るための仮数部処理回路の例を示すブロック図である。
同図において、４１はプレシフトが施された２つの仮数
部データｍa ，ｍb の２進加減算を実行してその結果を
第１の中間結果（中間和）Ｒ1 として出力するための演
算器、４２は該演算器４１からの第１の中間結果Ｒ1 に
対する丸め及び正数化のための加算を実行してその結果
を第２の中間結果（丸め結果）Ｒ2 として出力するため
の丸め加算器、４３は該丸め加算器４２からの第２の中
間結果Ｒ2 に正規化のために施すべきポストシフトのシ
フト量ｋ（＝−１，０，＋１，＋２，…）を該第２の中
間結果Ｒ2 に基づいて決定するためのポストシフトカウ
ントエンコード回路（ＰＳＣＥ回路）、４４は該ＰＳＣ
Ｅ回路４３からのシフト量ｋに従って丸め加算器４２か
らの第２の中間結果Ｒ2 を実際に右又は左にシフトしそ
のポストシフトの結果を演算結果の仮数部データｍc と
して出力するためのポストシフト回路である。
【００１７】
【発明が解決しようとする課題】ところが、上記従来の
加減算のための浮動小数点演算装置の仮数部処理回路
は、第１の中間結果（中間和）Ｒ1 に対する丸め加算器
４２による処理が終了するのを待って、該丸め加算器４
２から出力される第２の中間結果（丸め結果）Ｒ2に基
づいてＰＳＣＥ回路４３によりポストシフトカウントエ
ンコードを行う構成であったため、この構成が高速演算
のボトルネックとなっていた。
【００１８】本発明の目的は、仮数部の加減算の実行並
びにその実行結果に対する丸め及び正規化の操作を行う
ための仮数部処理回路の改良を通して、浮動小数点演算
装置における加減算の高速実行を実現することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の中間結果（中間和）Ｒ1 に基づい
て、丸め加算と並行してポストシフトカウントエンコー
ドを行う構成を採用したものである。
【００２０】具体的に説明すると、請求項１の発明は、
各々符号ビットと指数部とｎビットからなる仮数部とを
有しかつ各々正規化された２つの浮動小数点数をオペラ
ンドとした加減算のための浮動小数点演算装置において
仮数部の加減算並びに該仮数部の加減算の結果に対する
丸め及び正規化の操作を各々実行するための仮数部処理
回路であって、図１に示すように、次のような演算器１
１、丸め加算器１２、ポストシフトカウントエンコード
回路（ＰＳＣＥ回路）１３及びポストシフト回路１４を
備えた構成を採用したものである。すなわち、演算器１
１は、前記２つのオペランドの各々の指数部の値が一致
しない場合には指数部の小さい方のオペランドの仮数部
が両指数部の値の差に等しいビット数だけ下位方向へプ
レシフトされた両オペランドの各々の仮数部を、前記２
つのオペランドの各々の指数部の値が一致した場合には
該プレシフトが施されない両オペランドの各々の仮数部
をそれぞれ入力データｍa ，ｍb として受け取り、かつ
該受け取った２つの入力データｍa ，ｍb の２進加減算
を実行し、かつ該２進加減算の結果を第１の中間結果Ｒ
1 として出力するものである。丸め加算器１２は、該演
算器１１からの第１の中間結果Ｒ1 に対する丸め加算を
実行し、かつ該丸め加算の結果を第２の中間結果Ｒ2 と
して出力するものである。ＰＳＣＥ回路１３は、該丸め
加算器１２からの第２の中間結果Ｒ2 に正規化のために
施すべきポストシフトのシフト方向とシフト量とに関す
る情報を前記演算器１１からの第１の中間結果Ｒ1 に基
づいて生成し、かつ該生成した情報をポストシフト情報
ｋ1 ，ｋ2 として出力するものである。また、ポストシ
フト回路１４は、該ＰＳＣＥ回路１３からのポストシフ
ト情報ｋ1 ，ｋ2 に従って前記丸め加算器１２からの第
２の中間結果Ｒ2 を上位方向又は下位方向へシフトし、
かつ該シフトの結果を演算結果の仮数部を含んだ出力デ
ータｍc として出力するものである。
【００２１】また、請求項２の発明における前記ＰＳＣ
Ｅ回路１３は、同じく図１中に示すように、次のような
シフト指定部１５とシフト補正部１６とを備えた構成を
採用したものである。すなわち、シフト指定部１５は、
前記演算器１１からの第１の中間結果Ｒ1 の上位ビット
から順に下位へ向かって最初の非ゼロ値ビットを探し、
かつ探し当てた最初の非ゼロ値ビットの位置に応じてポ
ストシフトのシフト方向とシフト量とに関する情報を生
成し、かつ該生成した情報を第１のポストシフト情報ｋ
1 として前記ポストシフト回路１４に与えるものであ
る。また、シフト補正部１６は、前記演算器１１からの
第１の中間結果Ｒ1 の最初の非ゼロ値ビットの位置が前
記丸め加算器１２による丸め加算のために１ビットだけ
上位方向に移動すると予測される場合には、下位方向へ
１ビットの追加ポストシフトを実行すべき旨の第２のポ
ストシフト情報ｋ2 を前記ポストシフト回路１４に与え
るものである。
【００２２】また、請求項３の発明では、前記演算器１
１は、次のような２つの仮数部データｍa ，ｍb を前記
入力データとして受け取ることを前提としている。すな
わち、該２つの仮数部データｍa ，ｍb は、図６に示す
ように、ｎビットの小数部としての前記２つのオペラン
ドの各々の仮数部ｍの最上位ビットＭより更に上位には
上位から順に各オペランドの符号ビットＳと２ビットの
整数部を構成する拡張ビットｕ及びリーディングビット
ｖとがそれぞれ付加され、かつ該各々の仮数部ｍの最下
位ビットＬより更に下位には上位から順にガードビット
ｇとラウンドビットｒとの２ビットがそれぞれ付加され
てなる（ｎ＋５）ビットのデータ構造を有するものであ
る。しかも、該２つの仮数部データｍa ，ｍb の各々の
拡張ビットｕ及びリーディングビットｖからなる整数部
ｕｖに０１の値が設定されかつ両仮数部データｍa ，ｍ
b の各々のガードビットｇ及びラウンドビットｒにそれ
ぞれ０の値が設定された後に、該２つの仮数部データｍ
a ，ｍb のうちの一方の仮数部データのリーディングビ
ットｖの非ゼロ値が該仮数部データの小数部ｍ中へ入っ
ていきかつ該小数部ｍの最下位ビットＬの値が該仮数部
データのガードビットｇ及びラウンドビットｒへ順次出
ていくように、前記プレシフトが必要に応じて施された
ものである。請求項３の発明は、前記演算器１１が以上
のような２つの仮数部データｍa ，ｍb を前記入力デー
タとして受け取ることを前提として、該演算器１１、前
記丸め加算器１２、並びに、前記ＰＳＣＥ回路１３のシ
フト指定部１５及びシフト補正部１６の各々の機能を次
のように定めたものである。
【００２３】まず、前記演算器１１は、受け取ったプレ
シフト後の２つの仮数部データｍa，ｍb の（ｎ＋５）
ビットの２進加減算を実行し、かつ該加減算の結果の符
号ビットＳの値が１である場合には該加減算の結果のう
ちの該符号ビットＳを除く全てのビットの値を反転した
結果を、該加減算の結果の符号ビットＳの値が０である
場合には該加減算の結果をそのまま、各々前記２つの仮
数部データｍa ，ｍbと同一の（ｎ＋５）ビットのデー
タ構造を有する第１の中間結果Ｒ1 として出力する機能
を有することとする。
【００２４】また、前記丸め加算器１２は、前記演算器
１１からの第１の中間結果Ｒ1 の符号ビットＳの値が０
でありかつ整数部ｕｖの値が１０又は１１である場合に
は該第１の中間結果Ｒ1 の小数部ｍの最下位ビットＬに
１を加算した結果を、前記演算器１１からの第１の中間
結果Ｒ1 の符号ビットＳの値が０でありかつ整数部ｕｖ
の値が０１である場合には該第１の中間結果Ｒ1 のガー
ドビットｇに１を加算した結果を、前記演算器１１から
の第１の中間結果Ｒ1 の符号ビットＳの値が０でありか
つ整数部ｕｖの値が００でありかつ小数部ｍの最上位ビ
ットＭの値が１である場合或いは前記演算器１１からの
第１の中間結果Ｒ1 の符号ビットＳの値が１である場合
には該第１の中間結果Ｒ1 のラウンドビットｒに１を加
算した結果を、その他の場合には前記演算器１１からの
第１の中間結果Ｒ1 をそのまま、各々前記ポストシフト
回路１４への第２の中間結果Ｒ2 として出力する機能を
有することとする。
【００２５】また、前記ＰＳＣＥ回路１３のシフト指定
部１５は、前記演算器１１からの第１の中間結果Ｒ1 の
整数部ｕｖの値が１０又は１１である場合には下位方向
へ１ビットのポストシフトを実行すべき旨の情報を、前
記演算器１１からの第１の中間結果Ｒ1 の整数部ｕｖの
値が０１である場合にはポストシフトのシフト量を０と
すべき旨の情報を、前記演算器１１からの第１の中間結
果Ｒ1 の整数部ｕｖの値が００である場合には該第１の
中間結果Ｒ1のリーディングビットｖから順に下位へ向
かって最初の非ゼロ値ビットに行き当たるまでの該リー
ディングビットｖを含めたゼロ値ビットの個数を上位方
向へのシフト量とすべき旨の情報を、各々前記ポストシ
フト回路１４への第１のポストシフト情報ｋ1 として出
力する機能を有することとする。
【００２６】また、前記ＰＳＣＥ回路１３のシフト補正
部１６は、図１中に示すように、前記演算器１１からの
第１の中間結果Ｒ1 のリーディングビットｖからガード
ビットｇまでの（ｎ＋２）ビットが全て非ゼロ値ビット
である場合には第１の検出信号ｄ1 を出力する第１の検
出回路１７と、前記演算器１１からの第１の中間結果Ｒ
1 の拡張ビットｕからラウンドビットｒまでの（ｎ＋
４）ビットのうち該拡張ビットｕから始まる連続したゼ
ロ値ビットを除く全てのビットが非ゼロ値ビットである
場合には第２の検出信号ｄ2 を出力する第２の検出回路
１８とを有し、かつ該第１及び第２の検出信号ｄ1 ，ｄ
2 のうちのいずれか一方が出力されたときには前記ポス
トシフト回路１４への第２のポストシフト情報ｋ2 を出
力する機能を有することとしたものである。
【００２７】また、請求項４の発明では、前記演算器１
１は、次のような２つの仮数部データｍa ，ｍb を前記
入力データとして受け取ることを前提としている。すな
わち、該２つの仮数部データｍa ，ｍb は、図６に示す
ように、ｎビットの小数部としての前記２つのオペラン
ドの各々の仮数部ｍの最上位ビットＭより更に上位には
上位から順に各オペランドの符号ビットＳと２ビットの
整数部を構成する拡張ビットｕ及びリーディングビット
ｖとがそれぞれ付加され、かつ該各々の仮数部ｍの最下
位ビットＬより更に下位には上位から順にガードビット
ｇとラウンドビットｒとスティッキービットｓとの３ビ
ットがそれぞれ付加されてなる（ｎ＋６）ビットのデー
タ構造を有するものである。しかも、該２つの仮数部デ
ータｍa，ｍb の各々の拡張ビットｕ及びリーディング
ビットｖからなる整数部ｕｖに０１の値が設定されかつ
両仮数部データｍa ，ｍb の各々のガードビットｇ、ラ
ウンドビットｒ及びスティッキービットｓにそれぞれ０
の値が設定された後に、該２つの仮数部データｍa ，ｍ
b のうちの一方の仮数部データのリーディングビットｖ
の非ゼロ値が該仮数部データの小数部ｍ中へ入っていき
かつ該小数部ｍの最下位ビットＬの値が該仮数部データ
のガードビットｇ及びラウンドビットｒへ順次出ていく
ように、かつ該ラウンドビットｒからの桁落ちがある場
合には該仮数部データのスティッキービットｓに１の値
を設定するように、前記プレシフトが必要に応じて施さ
れたものである。請求項４の発明は、前記演算器１１が
以上のような２つの仮数部データｍa ，ｍb を前記入力
データとして受け取ることを前提として、該演算器１
１、前記丸め加算器１２、並びに、前記ＰＳＣＥ回路１
３のシフト指定部１５及びシフト補正部１６の各々の機
能を次のように定めたものである。
【００２８】まず、前記演算器１１は、受け取ったプレ
シフト後の２つの仮数部データｍa，ｍb の（ｎ＋６）
ビットの２進加減算を実行し、かつ該加減算の結果の符
号ビットＳの値が１である場合には該加減算の結果のう
ちの該符号ビットＳを除く全てのビットの値を反転した
結果を、該加減算の結果の符号ビットＳの値が０である
場合には該加減算の結果をそのまま、各々前記２つの仮
数部データｍa ，ｍbと同一の（ｎ＋６）ビットのデー
タ構造を有する第１の中間結果Ｒ1 として出力する機能
を有することとする。
【００２９】また、前記丸め加算器１２は、前記演算器
１１からの第１の中間結果Ｒ1 の符号ビットＳの値が０
でありかつ整数部ｕｖの値が１０又は１１でありかつガ
ードビットｇとラウンドビットｒとスティッキービット
ｓとの各々の値の論理和が１である場合或いは前記演算
器１１からの第１の中間結果Ｒ1の符号ビットＳの値が
０でありかつ整数部ｕｖの値が１０又は１１でありかつ
ガードビットｇとラウンドビットｒとスティッキービッ
トｓとの各々の値の論理和が０でありかつ小数部ｍのう
ちの最下位ビットＬより１ビット上位のビットの値が１
である場合には該第１の中間結果Ｒ1 の小数部ｍの最下
位ビットＬに１を加算した結果を、前記演算器１１から
の第１の中間結果Ｒ1 の符号ビットＳの値が０でありか
つ整数部ｕｖの値が０１でありかつラウンドビットｒと
スティッキービットｓとの各々の値の論理和が１である
場合或いは前記演算器１１からの第１の中間結果Ｒ1 の
符号ビットＳの値が０でありかつ整数部ｕｖの値が０１
でありかつラウンドビットｒとスティッキービットｓと
の各々の値の論理和が０でありかつ小数部ｍの最下位ビ
ットＬの値が１である場合には該第１の中間結果Ｒ1 の
ガードビットｇに１を加算した結果を、前記演算器１１
からの第１の中間結果Ｒ1 の符号ビットＳの値が０であ
りかつ整数部ｕｖの値が００でありかつ小数部ｍの最上
位ビットＭの値が１でありかつスティッキービットｓの
値が１である場合、前記演算器１１からの第１の中間結
果Ｒ1 の符号ビットＳの値が０でありかつ整数部ｕｖの
値が００でありかつ小数部ｍの最上位ビットＭの値が１
でありかつスティッキービットｓの値が０でありかつガ
ードビットｇの値が１である場合或いは前記演算器１１
からの第１の中間結果Ｒ1 の符号ビットＳの値が１であ
る場合には該第１の中間結果Ｒ1のラウンドビットｒに
１を加算した結果を、その他の場合には前記演算器１１
からの第１の中間結果Ｒ1 をそのまま、各々前記ポスト
シフト回路１４への第２の中間結果Ｒ2 として出力する
機能を有することとする。
【００３０】また、前記ＰＳＣＥ回路１３のシフト指定
部１５は、前記演算器１１からの第１の中間結果Ｒ1 の
整数部ｕｖの値が１０又は１１である場合には下位方向
へ１ビットのポストシフトを実行すべき旨の情報を、前
記演算器１１からの第１の中間結果Ｒ1 の整数部ｕｖの
値が０１である場合にはポストシフトのシフト量を０と
すべき旨の情報を、前記演算器１１からの第１の中間結
果Ｒ1 の整数部ｕｖの値が００である場合には該第１の
中間結果Ｒ1のリーディングビットｖから順に下位へ向
かって最初の非ゼロ値ビットに行き当たるまでの該リー
ディングビットｖを含めたゼロ値ビットの個数を上位方
向へのシフト量とすべき旨の情報を、各々前記ポストシ
フト回路１４への第１のポストシフト情報ｋ1 として出
力する機能を有することとする。
【００３１】また、前記ＰＳＣＥ回路１３のシフト補正
部１６は、図１中に示すように、前記演算器１１からの
第１の中間結果Ｒ1 のリーディングビットｖからガード
ビットｇまでの（ｎ＋２）ビットが全て非ゼロ値ビット
である場合には第１の検出信号ｄ1 を出力する第１の検
出回路１７と、前記演算器１１からの第１の中間結果Ｒ
1 の拡張ビットｕからラウンドビットｒまでの（ｎ＋
４）ビットのうち該拡張ビットｕから始まる連続したゼ
ロ値ビットを除く全てのビットが非ゼロ値ビットである
場合には第２の検出信号ｄ2 を出力する第２の検出回路
１８とを有し、かつ該第１及び第２の検出信号ｄ1 ，ｄ
2 のうちのいずれか一方が出力されたときには前記ポス
トシフト回路１４への第２のポストシフト情報ｋ2 を出
力する機能を有することとしたものである。
【００３２】また、請求項５の発明における前記ＰＳＣ
Ｅ回路１３のシフト補正部１６中の第２の検出回路１８
は、図３に示すように、前記演算器１１からの第１の中
間結果Ｒ1 の拡張ビットｕからラウンドビットｒまでの
（ｎ＋４）ビットのうちの拡張ビットｕの値をｂ（ｎ＋
３）と表わし、かつラウンドビットｒの値をｂ（０）と
表わすように（ｎ＋４）個のビット値ｂ（ｉ）（ｉ＝ｎ
＋３〜０）を定義したとき、次のような第１〜第３の論
理回路３１〜３３を備えた構成を採用したものである。
すなわち、第１の論理回路３１は、ｉ＝ｎ＋２〜０の範
囲の各々のｉの値について、ｂ（ｉ＋１）とｂ（ｉ）と
が一致しない場合には１を、一致した場合には０をそれ
ぞれ出力ビットの値ｐ（ｉ）とするものである。第２の
論理回路３２は、ｉ＝ｎ＋２〜０の範囲の各々のｉの値
について、ｂ（ｉ＋１）が０でありかつｂ（ｉ）が１で
ある場合には１を、その他の場合には０をそれぞれ出力
ビットの値ｑ（ｉ）とするものである。そして、第３の
論理回路３３は、ｉ＝ｎ＋２〜０の範囲の全てのｉの値
について前記第１の論理回路３１の出力ビットの値ｐ
（ｉ）と前記第２の論理回路３２の出力ビットの値ｑ
（ｉ）とが一致した場合に限り前記第２の検出信号ｄ2
を出力するものである。
【００３３】
【作用】請求項１の発明によれば、演算器１１から出力
される第１の中間結果（中間和）Ｒ1 は、丸め加算器１
２とＰＳＣＥ回路１３との双方に入力される。つまり、
ＰＳＣＥ回路１３は、丸め加算器１２からの第２の中間
結果Ｒ2の出力を待ってポストシフトカウントエンコー
ドを開始するのではなくて、演算器１１からの第１の中
間結果Ｒ1 に基づいて丸め加算と並行してポストシフト
カウントエンコードを実行するのである。これにより、
第１の中間結果Ｒ1 に対する丸め及び正規化の処理速度
が向上する。
【００３４】また、請求項２の発明によれば、ＰＳＣＥ
回路１３のシフト指定部１５は、演算器１１からの第１
の中間結果Ｒ1 中の最初の非ゼロ値ビットの位置に応じ
て、ポストシフトのシフト方向とシフト量とを指定した
第１のポストシフト情報ｋ1をポストシフト回路１４に
与える。また、ＰＳＣＥ回路１３のシフト補正部１６
は、演算器１１からの第１の中間結果Ｒ1 中の最初の非
ゼロ値ビットの位置が丸め加算器１２による丸め加算時
の桁上げのために１ビットだけ上位方向に移動すると予
測される場合には、下位方向へ１ビットの追加ポストシ
フトを実行すべき旨の第２のポストシフト情報ｋ2 をポ
ストシフト回路１４に与えることによりポストシフトの
シフト量を補正する。これを受けて、ポストシフト回路
１４は、丸め加算器１２からの第２の中間結果Ｒ2 に対
する適正なポストシフトを実行することができる。
【００３５】また、請求項３の発明によれば、仮数部処
理回路の内部において、２つのオペランドのｎビットの
仮数部（小数部）ｍは、各々符号ビットＳ、拡張ビット
ｕ、リーディングビットｖ、ガードビットｇ及びラウン
ドビットｒの５ビットが付加された（ｎ＋５）ビットの
データ構造を有する仮数部データｍa ，ｍb として取り
扱われる。この場合、演算器１１は、２進加減算の結果
が負になった場合は該加減算の結果に正数化のための反
転操作を施したものを第１の中間結果Ｒ1 として出力す
る。丸め加算器１２は、該演算器１１からの第１の中間
結果Ｒ1 のうちの小数部ｍの最下位ビットＬ、ガードビ
ットｇ又はラウンドビットｒのうちのいずれかのビット
に１を加算した結果をポストシフト回路１４への第２の
中間結果Ｒ2 として出力する。この際、前記反転操作が
施された第１の中間結果Ｒ1 を丸め加算器１２が受け取
った場合には、該第１の中間結果Ｒ1 のラウンドビット
ｒに１が加算されることによって丸め及び正数化の処理
が完了する。一方、ＰＳＣＥ回路１３のシフト指定部１
５は、同じく演算器１１からの第１の中間結果Ｒ1の中
の拡張ビットｕ、リーディングビットｖ、小数部ｍ、ガ
ードビットｇ及びラウンドビットｒを上位から順に調
べ、最初の非ゼロ値ビットの位置に応じて、ポストシフ
トのシフト方向とシフト量とを指定した第１のポストシ
フト情報ｋ1 をポストシフト回路１４に与える。
【００３６】さて、後に詳細に説明するように、正規化
浮動小数点数をオペランドとしている関係上、演算器１
１からの第１の中間結果Ｒ1 中の最初の非ゼロ値ビット
の位置が丸め加算時の桁上げのために１ビット上位に移
動するのは、ガードビットｇに１を加算する場合とラウ
ンドビットｒに１を加算する場合との２つの場合に限ら
れる。
【００３７】これを第１の中間結果Ｒ1 の（ｎ＋５）ビ
ットのデータ構造の面から言えば、第１の場合は、第１
の中間結果Ｒ1 のリーディングビットｖからガードビッ
トｇまでの（ｎ＋２）ビットが全て非ゼロ値ビットであ
る場合（以下、この状態をＲ1 ＝all １と表わす。）に
対応する。例えば第１の中間結果Ｒ1 が であるときは、ガードビットｇに１を加算することによ
り順次桁上げが生じるので、丸め加算器１２から出力さ
れる第２の中間結果Ｒ2 が となるのである。
【００３８】また、第２の場合は、第１の中間結果Ｒ1
の拡張ビットｕからラウンドビットｒまでの（ｎ＋４）
ビットのうち該拡張ビットｕから始まる連続したゼロ値
ビットを除く全てのビットが非ゼロ値ビットである場合
（以下、この状態をデータが「割れて」いると呼び、Ｒ
1 ＝div ０１と表わす。）に対応する。例えば第１の中
間結果Ｒ1 が であるときは、ラウンドビットｒに１を加算することに
より順次桁上げが生じるので、丸め加算器１２から出力
される第２の中間結果Ｒ2 が となるのである。
【００３９】以上のとおり、第１の中間結果Ｒ1 中の最
初の非ゼロ値ビットの位置が丸め加算時に移動するの
は、Ｒ1 ＝all １の場合とＲ1 ＝div ０１の場合との２
つの場合に限られるのである。請求項３の発明によれ
ば、ＰＳＣＥ回路１３のシフト補正部１６は、Ｒ1 ＝al
l １であることを検出したときに第１の検出信号ｄ1 を
出力する第１の検出回路１７と、Ｒ1 ＝div ０１である
ことを検出したときに第２の検出信号ｄ2 を出力する第
２の検出回路１８とを有し、該第１及び第２の検出信号
ｄ1 ，ｄ2 のうちのいずれか一方が出力された場合に
は、第１の中間結果Ｒ1 に基づくシフト指定部１５から
の第１のポストシフト情報ｋ1 のみに従ったポストシフ
トを補正するように、下位方向へ１ビットの追加ポスト
シフトを実行すべき旨の第２のポストシフト情報ｋ2を
ポストシフト回路１４に与える。
【００４０】また、請求項４の発明によれば、仮数部処
理回路の内部において、２つのオペランドのｎビットの
仮数部（小数部）ｍは、各々前記ラウンドビットｒより
下位にスティッキービットｓが更に付加された（ｎ＋
６）ビットのデータ構造を有する仮数部データｍa ，ｍ
b として取り扱われる。ただし、この場合でも、丸め加
算器１２において丸めの対象となるビットは、演算器１
１からの第１の中間結果Ｒ1 のうちの小数部ｍの最下位
ビットＬ、ガードビットｇ又はラウンドビットｒのうち
のいずれかである。そして、演算器１１からの第１の中
間結果Ｒ1 中の最初の非ゼロ値ビットの位置が丸め加算
時の桁上げのために１ビット上位に移動するのは、やは
りガードビットｇに１を加算する場合とラウンドビット
ｒに１を加算する場合との２つの場合に限られる。つま
り、第１の中間結果Ｒ1 中の最初の非ゼロ値ビットの位
置が丸め加算時に移動するのは、請求項３の発明の場合
と同じく、Ｒ1 ＝all １の場合とＲ1 ＝div ０１の場合
との２つの場合に限られるのである。これに対応して、
請求項４の発明に係る仮数部処理回路のＰＳＣＥ回路１
３にも、請求項３の発明の場合と同じ構成のシフト指定
部１５とシフト補正部１６とを設けている。
【００４１】また、請求項５の発明によれば、ＰＳＣＥ
回路１３のシフト補正部１６中の第２の検出回路１８
は、第１〜第３の論理回路３１〜３３のはたらきによ
り、演算器１１からの第１の中間結果Ｒ1 のデータが割
れているかどうか、すなわちＲ1＝div ０１が成立する
かどうかを検出することができる。
【００４２】
【実施例】以下、本発明の実施例を、図面に基づいてか
つ数値例を挙げながら詳細に説明する。
【００４３】図１は、本発明の実施例に係る加減算のた
めの浮動小数点演算装置の仮数部処理回路のブロック図
である。ただし、加減算の２つのオペランドＸa ，Ｘb
とその演算結果Ｘc とは、各々図５に示す６４ビット正
規化倍精度浮動小数点数フォーマットを有するものとす
る。そして、該２つのオペランドＸa ，Ｘb 及び演算結
果Ｘc の各々の１１ビットの指数部ｅをｅa ，ｅb ，ｅ
c とし、各々の５２ビットの仮数部ｍをμa ，μb ，μ
c とする。これら３つの仮数部μa ，μb ，μc は、各
々のビット数をｎと表わすとき、浮動小数点演算装置の
内部では各々図６に示すフォーマットを有する（ｎ＋
５）ビットの仮数部データｍa ，ｍb ，ｍc として取り
扱われるものとする。しかも、本実施例の仮数部処理回
路に与えられる２つの仮数部データｍa ，ｍb は、指数
部の値の小さい方のオペランド例えば第２のオペランド
Ｘb の仮数部データｍb を両オペランドＸa ，Ｘb の指
数部の値の差（ｅa −ｅb ）に等しいビット数だけ下位
方向へプレシフトすることにより、既に桁合わせが施さ
れているものとする。なお、本実施例ではスティッキー
ビットｓはないものとする。
【００４４】図１において、１１は２つの仮数部データ
ｍa ，ｍb の２進加減算を実行してその結果を第１の中
間結果（中間和）Ｒ1 として出力するための演算器、１
２は該演算器１１からの第１の中間結果Ｒ1 に対する丸
め加算を実行してその結果を第２の中間結果（丸め結
果）Ｒ2 として出力するための丸め加算器、１３は該丸
め加算器１２からの第２の中間結果Ｒ2 に正規化のため
に施すべきポストシフトのシフト方向とシフト量とに関
する情報を前記演算器１１からの第１の中間結果Ｒ1 に
基づいて生成してその情報をポストシフト情報ｋ1 ，ｋ
2 として出力するためのポストシフトカウントエンコー
ド回路（ＰＳＣＥ回路）、１４は該ＰＳＣＥ回路１３か
らのポストシフト情報ｋ1 ，ｋ2 に従って前記丸め加算
器１２からの第２の中間結果Ｒ2 を上位方向又は下位方
向へシフトしてその結果を演算結果の仮数部データｍc
として出力するためのポストシフト回路である。
【００４５】このうち演算器１１は、プレシフトが施さ
れた２つの仮数部データｍa ，ｍbの入力を受けて、該
入力された２つの仮数部データｍa，ｍb の（ｎ＋５）
ビットの２進加減算を実行し、かつ該加減算の結果の符
号ビットＳの値が１である場合には該加減算の結果のう
ちの該符号ビットＳを除く全てのビットの値を反転した
結果を、該加減算の結果の符号ビットＳの値が０である
場合には該加減算の結果をそのまま、各々図６に示した
（ｎ＋５）ビットのデータ構造を有する第１の中間結果
Ｒ1 として出力するものである。
【００４６】丸め加算器１２は、演算器１１からの第１
の中間結果Ｒ1 の符号ビットＳの値が０でありかつ整数
部ｕｖの値が１０又は１１である場合には該第１の中間
結果Ｒ1 の小数部ｍの最下位ビットＬに１を加算した結
果を、演算器１１からの第１の中間結果Ｒ1 の符号ビッ
トＳの値が０でありかつ整数部ｕｖの値が０１である場
合には該第１の中間結果Ｒ1 のガードビットｇに１を加
算した結果を、演算器１１からの第１の中間結果Ｒ1 の
符号ビットＳの値が０でありかつ整数部ｕｖの値が００
でありかつ小数部ｍの最上位ビットＭの値が１である場
合或いは演算器１１からの第１の中間結果Ｒ1 の符号ビ
ットＳの値が１である場合には該第１の中間結果Ｒ1 の
ラウンドビットｒに１を加算した結果を、その他の場合
には演算器１１からの第１の中間結果Ｒ1 をそのまま、
各々ポストシフト回路１４への第２の中間結果Ｒ2 とし
て出力するものである。
【００４７】ＰＳＣＥ回路１３は、次のようなシフト指
定部１５とシフト補正部１６とを備えたものである。
【００４８】まず、ＰＳＣＥ回路１３のシフト指定部１
５は、演算器１１からの第１の中間結果Ｒ1 の上位ビッ
トから順に下位すなわち右へ向かって最初の非ゼロ値ビ
ットを探し、かつ探し当てた最初の非ゼロ値ビットの位
置に応じてポストシフトのシフト方向とシフト量とに関
する情報を生成し、かつ該生成した情報を第１のポスト
シフト情報ｋ1 としてポストシフト回路１４に与えるも
のである。更に詳細には、該シフト指定部１５は、演算
器１１からの第１の中間結果Ｒ1 の整数部ｕｖの値が１
０又は１１である場合には右に１ビットのポストシフト
を実行すべき旨の情報を、演算器１１からの第１の中間
結果Ｒ1 の整数部ｕｖの値が０１である場合にはポスト
シフトのシフト量を０とすべき旨の情報を、演算器１１
からの第１の中間結果Ｒ1 の整数部ｕｖの値が００であ
る場合には該第１の中間結果Ｒ1のリーディングビット
ｖから順に右に向かって最初の非ゼロ値ビットに行き当
たるまでの該リーディングビットｖを含めたゼロ値ビッ
トの個数を左シフト量とすべき旨の情報を、各々ポスト
シフト回路１４への第１のポストシフト情報ｋ1 として
出力する機能を有するものである。具体的には、左シフ
トの場合にはシフト量に正の符号を付したものを第１の
ポストシフト情報ｋ1 とすることとし、１ビット右への
ポストシフトの場合はｋ1 ＝−１、ポストシフトなしの
場合はｋ1 ＝０とすればよい。つまり、第１のポストシ
フト情報ｋ1 は、−１，０，＋１，＋２，…のうちのい
ずれかの値をとることとなる。
【００４９】また、ＰＳＣＥ回路１３のシフト補正部１
６は、演算器１１からの第１の中間結果Ｒ1 の最初の非
ゼロ値ビットの位置が丸め加算器１２による丸め加算の
ために１ビットだけ上位方向すなわち左に移動すると予
測される場合には、右に１ビットの追加ポストシフトを
実行すべき旨の第２のポストシフト情報ｋ2 をポストシ
フト回路１４に与えるものである。このために、該シフ
ト補正部１６は、次のような第１及び第２の検出回路１
７，１８並びにＮＯＲゲート１９を備えている。すなわ
ち、第１の検出回路１７は、演算器１１からの第１の中
間結果Ｒ1 のリーディングビットｖからガードビットｇ
までの（ｎ＋２）ビットが全て非ゼロ値ビットである場
合すなわちＲ1 ＝all１が成立する場合に第１の検出信
号ｄ1 を出力するものである。また、第２の検出回路１
８は、演算器１１からの第１の中間結果Ｒ1 の拡張ビッ
トｕからラウンドビットｒまでの（ｎ＋４）ビットのう
ち該拡張ビットｕから始まる連続したゼロ値ビットを除
く全てのビットが非ゼロ値ビットである場合すなわちＲ
1 ＝div ０１が成立する場合に第２の検出信号ｄ2を出
力するものである。ＮＯＲゲート１９は、第１及び第２
の検出信号ｄ1 ，ｄ2 のうちのいずれか一方が出力され
たときに、前記ポストシフト回路１４への第２のポスト
シフト情報ｋ2 を出力するものである。
【００５０】ポストシフト回路１４は、該ＰＳＣＥ回路
１３のシフト補正部１６からの第２のポストシフト情報
ｋ2 を受けない場合には同ＰＳＣＥ回路１３のシフト指
定部１５からの第１のポストシフト情報ｋ1 （−１，
０，＋１，＋２，…）のみに従って丸め加算器１２から
の第２の中間結果Ｒ2 に右又は左への所定量のポストシ
フトを施し、該シフト補正部１６からの第２のポストシ
フト情報ｋ2 を受けた場合にはシフト指定部１５からの
第１のポストシフト情報ｋ1 のみに従ったポストシフト
を右へ１ビットだけ補正するものである。
【００５１】以上の構成を有する本実施例に係る仮数部
処理回路の動作を、以下詳細に説明する。ただし、説明
を簡単にするために２つのオペランドＸa ，Ｘb はいず
れも正（符号ビットＳ＝０）の浮動小数点数であるもの
としたうえ、(1) 加算（Ｘc＝Ｘa ＋Ｘb ）の場合と、
(2) 減算（Ｘc ＝Ｘa −Ｘb ）の場合とに分けて説明す
る。
【００５２】(1) 加算（Ｘc ＝Ｘa ＋Ｘb ）の場合 まず、加算について、(1.1) ｅa −ｅb ＝０（プレシフ
トなし）の場合、(1.2) ｅa −ｅb ＝１（１ビットのプ
レシフト）の場合、及び、(1.3) ｅa −ｅb ≧２（２ビ
ット以上のプレシフト）の場合に分けて説明する。
【００５３】(1.1) ｅa −ｅb ＝０（プレシフトなし）
の場合 計算式は、 となる。プレシフトがないので、両仮数部データｍa ，
ｍb とも整数部ｕｖの値は０１のままであり、かつガー
ドビットｇ及びラウンドビットｒの値は００のままであ
る。この際、演算器１１からの第１の中間結果（中間
和）Ｒ1 中の整数部ｕｖの値の組み合わせは、１０と１
１との２通りに限られる。
【００５４】(1.1.1) ｕｖ＝１０の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、非ゼロ値の拡張ビットｕに続くリーディ
ングビットｖ以下のｎビットを有効桁とするように、小
数部の最下位ビットＬに１を加算する丸め加算と、１ビ
ット右へのポストシフトとを施す必要がある。
【００５５】これに対して、本実施例の丸め加算器１２
は、第１の中間結果Ｒ1 のＳｕｖの値が０１０であるこ
とを検出する結果、該第１の中間結果Ｒ1 の小数部の最
下位ビットＬに１を加算した結果を第２の中間結果（丸
め結果）Ｒ2 として出力する。一方、ＰＳＣＥ回路１３
のシフト指定部１５は、第１の中間結果Ｒ1 の整数部ｕ
ｖの値が１０であることを検出する結果、右に１ビット
のポストシフトを施すべき旨の第１のポストシフト情報
ｋ1 を出力する。また、Ｒ1 ≠all １（ｖｇ＝００）で
あるので、ＰＳＣＥ回路１３のシフト補正部１６中の第
１の検出回路１７は第１の検出信号ｄ1 を出力しない。
また、Ｒ1 ≠div ０１（ｕ＝１，ｇｒ＝００）であるの
で、同シフト補正部１６中の第２の検出回路１８は第２
の検出信号ｄ2 を出力しない。この結果、ポストシフト
回路１４は、シフト指定部１５からの第１のポストシフ
ト情報ｋ1 のみに従って、丸め加算器１２からの第２の
中間結果Ｒ2 を右に１ビットだけシフトする。
【００５６】(1.1.2) ｕｖ＝１１の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、非ゼロ値の拡張ビットｕに続くリーディ
ングビットｖ以下のｎビットを有効桁とするように、小
数部の最下位ビットＬに１を加算する丸め加算と、１ビ
ット右へのポストシフトとを施す必要がある。ただし、
第１の中間結果Ｒ1 の小数部の最上位ビットＭから最下
位ビットＬに至るｎビットの値が全て１である場合に
は、最下位ビットＬへの丸め加算の結果、桁上げが拡張
ビットｕへ波及するおそれがある。ところが、２つの仮
数部データｍa ，ｍbがともに最大値である場合でも、 となるため実際には第１の中間結果Ｒ1 の小数部の全ビ
ットの値が全て１となることはないので、上記のとおり
小数部の最下位ビットＬに１を加算する丸め加算と、１
ビット右へのポストシフトとを施せばよい。
【００５７】これに対して、本実施例の丸め加算器１２
は、第１の中間結果Ｒ1 のＳｕｖの値が０１１であるこ
とを検出する結果、該第１の中間結果Ｒ1 の小数部の最
下位ビットＬに１を加算した結果を第２の中間結果Ｒ2
として出力する。一方、ＰＳＣＥ回路１３のシフト指定
部１５は、第１の中間結果Ｒ1 の整数部ｕｖの値が１１
であることを検出する結果、右に１ビットのポストシフ
トを施すべき旨の第１のポストシフト情報ｋ1 を出力す
る。また、Ｒ1 ≠all １（ｇ＝０）であるので、ＰＳＣ
Ｅ回路１３のシフト補正部１６中の第１の検出回路１７
は第１の検出信号ｄ1 を出力しない。また、Ｒ1 ≠div
０１（ｇｒ＝００）であるので、同シフト補正部１６中
の第２の検出回路１８は第２の検出信号ｄ2 を出力しな
い。この結果、ポストシフト回路１４は、シフト指定部
１５からの第１のポストシフト情報ｋ1 のみに従って、
丸め加算器１２からの第２の中間結果Ｒ2 を右に１ビッ
トだけシフトする。
【００５８】(1.2) ｅa −ｅb ＝１（１ビットのプレシ
フト）の場合 計算式は、 となる。つまり、指数部の値の小さい方の第２のオペラ
ンドＸb の仮数部データｍb は、プレシフトの結果、リ
ーディングビットｖの非ゼロ値が小数部の最上位ビット
Ｍへ移動し、かつ小数部の最下位ビットＬの値がガード
ビットｇへ移動した状態となっている。この際、演算器
１１からの第１の中間結果Ｒ1 中の整数部ｕｖ及び小数
部の最上位ビットＭの値の組み合わせは、０１１と１０
ｘとの２通りに限られる。
【００５９】(1.2.1) ｕｖＭ＝０１１の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、非ゼロ値のリーディングビットｖに続く
小数部の最上位ビットＭ以下のｎビットを有効桁とする
ように、ガードビットｇに１を加算する丸め加算を施
し、かつポストシフトなしとする必要がある。ところ
が、該第１の中間結果Ｒ1 のリーディングビットｖから
ガードビットｇまでの（ｎ＋２）ビットが全て非ゼロ値
ビットである場合すなわちＲ1 ＝all １である場合に
は、ガードビットｇに１を加算することにより順次桁上
げが生じるので、丸め加算器１２から出力される第２の
中間結果Ｒ2 が となることが予想される。したがって、この場合には、
非ゼロ値の拡張ビットｕに続くリーディングビットｖ以
下のｎビットを有効桁とするように、第２の中間結果Ｒ
2 に１ビット右へのポストシフトを施す必要がある。
【００６０】これに対応して、本実施例の仮数部処理回
路は、Ｒ1 ≠all １である場合とＲ1 ＝all １である場
合とで動作が異なる。
【００６１】まず、Ｒ1 ≠all １である場合には、本実
施例の丸め加算器１２は、第１の中間結果Ｒ1 のＳｕｖ
の値が００１であることを検出する結果、該第１の中間
結果Ｒ1 のガードビットｇに１を加算した結果を第２の
中間結果Ｒ2 として出力する。一方、ＰＳＣＥ回路１３
のシフト指定部１５は、第１の中間結果Ｒ1 の整数部ｕ
ｖの値が０１であることを検出する結果、ポストシフト
のシフト量を０とすべき旨の第１のポストシフト情報ｋ
1 を出力する。また、Ｒ1 ≠all １であるので、ＰＳＣ
Ｅ回路１３のシフト補正部１６中の第１の検出回路１７
は第１の検出信号ｄ1 を出力しない。また、Ｒ1 ≠div
０１（ｒ＝０）であるので、同シフト補正部１６中の第
２の検出回路１８は第２の検出信号ｄ2 を出力しない。
この結果、ポストシフト回路１４は、シフト指定部１５
からの第１のポストシフト情報ｋ1 のみに従って、丸め
加算器１２からの第２の中間結果Ｒ2 にポストシフトを
施さない。
【００６２】これに対してＲ1 ＝all １である場合に
は、本実施例の丸め加算器１２は、Ｒ1 ≠all １の場合
と同じくやはり第１の中間結果Ｒ1 のＳｕｖの値が００
１であることを検出する結果、該第１の中間結果Ｒ1 の
ガードビットｇに１を加算した結果すなわち を第２の中間結果Ｒ2 として出力する。一方、ＰＳＣＥ
回路１３のシフト指定部１５は、Ｒ1 ≠all １の場合と
同じくやはり第１の中間結果Ｒ1 の整数部ｕｖの値が０
１であることを検出する結果、ポストシフトのシフト量
を０とすべき旨の第１のポストシフト情報ｋ1 を出力す
る。ところが、Ｒ1 ＝all １であるので、ＰＳＣＥ回路
１３のシフト補正部１６中の第１の検出回路１７は第１
の検出信号ｄ1 を出力する。この結果、右に１ビットの
追加ポストシフトを実行すべき旨の第２のポストシフト
情報ｋ2 がポストシフト回路１４に与えられる。したが
って、ポストシフト回路１４は、シフト指定部１５から
の第１のポストシフト情報ｋ1 とシフト補正部１６から
の第２のポストシフト情報ｋ2 とに従って、丸め加算器
１２からの第２の中間結果Ｒ2 に対して右に１ビットの
適正なポストシフトを施すこととなる。
【００６３】(1.2.2) ｕｖＭ＝１０ｘの場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、非ゼロ値の拡張ビットｕに続くリーディ
ングビットｖ以下のｎビットを有効桁とするように、小
数部の最下位ビットＬに１を加算する丸め加算と、１ビ
ット右へのポストシフトとを施す必要がある。
【００６４】これに対する本実施例に係る仮数部処理回
路の動作は前述の(1.1.1) の場合とほぼ同様であるの
で、説明を省略する。
【００６５】(1.3) ｅa −ｅb ≧２（２ビット以上のプ
レシフト）の場合 計算式は、 となる。つまり、指数部の値の小さい方の第２のオペラ
ンドＸb の仮数部データｍb は、プレシフトの結果、リ
ーディングビットｖの非ゼロ値１が小数部中へ入ってい
き、かつ小数部の最下位ビットＬの値がガードビットｇ
及びラウンドビットｒを通して順次出ていった状態とな
っている。この際、演算器１１からの第１の中間結果Ｒ
1 中の整数部ｕｖ及び小数部の最上位ビットＭの値の組
み合わせは、０１ｘと１００との２通りに限られる。
【００６６】(1.3.1) ｕｖＭ＝０１ｘの場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、前述の(1.2.1) の場合と同じく、ガード
ビットｇに１を加算する丸め加算を施すとともに、第１
の中間結果Ｒ1 のリーディングビットｖからガードビッ
トｇまでの（ｎ＋２）ビットの中に少なくとも１ビット
のゼロ値ビットがある（Ｒ1 ≠all １）か、該（ｎ＋
２）ビットが全て非ゼロ値ビットである（Ｒ1 ＝all
１）かに応じて、ポストシフトのシフト量を調整する必
要がある。
【００６７】これに対応した本実施例に係る仮数部処理
回路の動作は(1.2.1) の場合とほぼ同様であるので、説
明を省略する。
【００６８】(1.3.2) ｕｖＭ＝１００の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、非ゼロ値の拡張ビットｕに続くリーディ
ングビットｖ以下のｎビットを有効桁とするように、小
数部の最下位ビットＬに１を加算する丸め加算と、１ビ
ット右へのポストシフトとを施す必要がある。
【００６９】これに対する本実施例に係る仮数部処理回
路の動作は前述の(1.1.1) の場合とほぼ同様であるの
で、説明を省略する。
【００７０】(2) 減算（Ｘc ＝Ｘa −Ｘb ）の場合 次に、減算について、(2.1) ｅa −ｅb ＝０（プレシフ
トなし）の場合、(2.2) ｅa −ｅb ＝１（１ビットのプ
レシフト）の場合、及び、(2.3) ｅa −ｅb ≧２（２ビ
ット以上のプレシフト）の場合に分けて説明する。
【００７１】(2.1) ｅa −ｅb ＝０（プレシフトなし）
の場合 計算式は、 となる。ただし、演算器１１は、この減算式に代えて次
の加算式 を実行する。すなわち、減数としての第２の仮数部デー
タｍb の（ｎ＋５）ビット全ての値を反転（反転結果を
ｍb'とする。）したうえ、被減数としての第１の仮数部
データｍa との加算を実行し、更にラウンドビットｒに
１を加算する。つまり、第２の仮数部データｍb の２の
補数を第１の仮数部データｍa に加えた結果を第１の中
間結果（中間和）Ｒ1 として出力するのである。この
際、上記加算式中の第１の中間結果Ｒ1 における符号ビ
ットＳ及び整数部ｕｖの値の組み合わせは、０００と１
１１との２通りに限られる。ただし、Ｓｕｖ＝１１１の
場合には、減算結果が負の値（符号ビットＳ＝１）にな
っているので、演算器１１は正数化のための反転操作を
実行する。つまり、該減算結果のうちの符号ビットＳを
除く（ｎ＋４）ビット全ての値を反転し、 を第１の中間結果Ｒ1 として出力する。したがって、演
算器１１からの第１の中間結果Ｒ1 中の符号ビットＳ及
び整数部ｕｖの値の組み合わせは、０００と１００との
２通りに限られる。
【００７２】(2.1.1) Ｓｕｖ＝０００の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、小数部中の最初の非ゼロ値ビットに続く
ｎビットを有効桁とする必要がある。例えば小数部の最
上位ビットＭが非ゼロ値ビットである場合には、該最上
位ビットＭに続くガードビットｇまでのｎビットを有効
桁とするように、ラウンドビットｒに１を加算する丸め
加算と、１ビット左へのポストシフトとを施す必要があ
る。ところが、小数部の最上位ビットＭがゼロ値ビット
でありその１ビット下位のビットが非ゼロ値ビットであ
る場合には、ラウンドビットｒまでのｎビットを有効桁
とするように２ビット左へのポストシフトを施す必要が
あるが、丸め加算は実行の必要がない。
【００７３】これに対して、本実施例の丸め加算器１２
は、第１の中間結果Ｒ1 のＳｕｖＭの値が０００１であ
ることを検出した場合には該第１の中間結果Ｒ1 のラウ
ンドビットｒに１を加算した結果を、第１の中間結果Ｒ
1のＳｕｖＭの値が００００であることを検出した場合
には該第１の中間結果Ｒ1 をそのまま、各々第２の中間
結果Ｒ2 として出力する。一方、ＰＳＣＥ回路１３のシ
フト指定部１５は、第１の中間結果Ｒ1 の整数部ｕｖの
値が００であることを検出する結果、該第１の中間結果
Ｒ1 のリーディングビットｖから順に下位へ向かって最
初の非ゼロ値ビットに行き当たるまでのゼロ値ビットの
個数を該リーディングビットｖを含めて計数し、該ゼロ
値ビットの個数を左へのシフト量とすべき旨の第１のポ
ストシフト情報ｋ1 を出力する。また、Ｒ1 ≠all １
（ｖｇ＝００）であるので、ＰＳＣＥ回路１３のシフト
補正部１６中の第１の検出回路１７は第１の検出信号ｄ
1 を出力しない。また、Ｒ1 ≠div ０１（ｇｒ＝００）
であるので、同シフト補正部１６中の第２の検出回路１
８は第２の検出信号ｄ2 を出力しない。この結果、ポス
トシフト回路１４は、シフト指定部１５からの第１のポ
ストシフト情報ｋ1 のみに従って、丸め加算器１２から
の第２の中間結果Ｒ2 を所定のビット数だけ左にシフト
する。
【００７４】(2.1.2) Ｓｕｖ＝１００の場合 演算器１１からの第１の中間結果Ｒ1 が であるとき（該第１の中間結果Ｒ1 には既に正数化のた
めの反転操作が施されている。）は、該第１の中間結果
Ｒ1 のラウンドビットｒに１を加算する丸め加算を実行
することにより丸め及び正数化の処理を完了させたう
え、小数部中の最初の非ゼロ値ビットに続くｎビットを
有効桁とする必要がある。ところが、この第１の中間結
果Ｒ1 の拡張ビットｕからラウンドビットｒまでの（ｎ
＋４）ビットのうち該拡張ビットｕから始まる連続した
ゼロ値ビットを除く全てのビットが非ゼロ値ビットであ
る場合すなわちＲ1 ＝div ０１である場合には、ラウン
ドビットｒに１を加算することによって順次桁上げが生
じる。例えば、第１の中間結果Ｒ1 が であるときは、ラウンドビットｒに１を加算することに
より順次桁上げが生じるので、丸め加算器１２から出力
される第２の中間結果Ｒ2 が となって、小数部中の最初の非ゼロ値ビットの位置が１
ビットだけ左に移動することが予想される。したがっ
て、Ｒ1 ＝div ０１である場合には、Ｒ1 ≠div ０１の
場合のポストシフトに比べて左シフト量を１ビットだけ
少なくする必要がある。
【００７５】これに対応して、本実施例の仮数部処理回
路は、Ｒ1 ≠div ０１である場合とＲ1 ＝div ０１であ
る場合とで動作が異なる。
【００７６】まず、Ｒ1 ≠div ０１である場合には、本
実施例の丸め加算器１２は、演算器１１からの第１の中
間結果Ｒ1 の符号ビットＳの値が１であることを検出す
る結果、該第１の中間結果Ｒ1 のラウンドビットｒに１
を加算した結果を第２の中間結果Ｒ2 として出力する。
一方、ＰＳＣＥ回路１３のシフト指定部１５は、演算器
１１からの第１の中間結果Ｒ1 の整数部ｕｖの値が００
であることを検出する結果、前述の(2.1.1) の場合と同
様に該第１の中間結果Ｒ1 のリーディングビットｖから
順に下位へ向かって最初の非ゼロ値ビットに行き当たる
までのゼロ値ビットの個数を該リーディングビットｖを
含めて計数し、該ゼロ値ビットの個数を左へのシフト量
とすべき旨の第１のポストシフト情報ｋ1 を出力する。
また、Ｒ1 ≠all １（ｖ＝０）であるので、ＰＳＣＥ回
路１３のシフト補正部１６中の第１の検出回路１７は第
１の検出信号ｄ1 を出力しない。また、Ｒ1 ≠div ０１
であるので、同シフト補正部１６中の第２の検出回路１
８は第２の検出信号ｄ2 を出力しない。この結果、ポス
トシフト回路１４は、シフト指定部１５からの第１のポ
ストシフト情報ｋ1 のみに従って、丸め加算器１２から
の第２の中間結果Ｒ2 に左ポストシフトを施す。
【００７７】これに対してＲ1 ＝div ０１である場合に
は、本実施例の丸め加算器１２は、Ｒ1 ≠div ０１の場
合と同じくやはり第１の中間結果Ｒ1 の符号ビットＳの
値が１であることを検出する結果、該第１の中間結果Ｒ
1 のラウンドビットｒに１を加算する。したがって、最
初の非ゼロ値ビットの位置が移動した第２の中間結果Ｒ
2 が丸め加算器１２から出力される。一方、ＰＳＣＥ回
路１３のシフト指定部１５は、Ｒ1 ≠div ０１の場合と
同じくやはり第１の中間結果Ｒ1 の整数部ｕｖの値が０
０であることを検出する結果、Ｒ1 ≠div ０１の場合と
同じ内容の第１のポストシフト情報ｋ1 を出力する。つ
まり、丸め加算器１２からの第２の中間結果Ｒ2 に対し
て実際に施さなければならないポストシフトのシフト量
と第１のポストシフト情報ｋ1 により指定されたポスト
シフトのシフト量との間に食い違いが生じるのである。
ところが、Ｒ1＝div ０１であるので、ＰＳＣＥ回路１
３のシフト補正部１６中の第２の検出回路１８は第２の
検出信号ｄ2 を出力する。この結果、右に１ビットの追
加ポストシフトを実行すべき旨の第２のポストシフト情
報ｋ2 がポストシフト回路１４に与えられる。したがっ
て、前記シフト量の食い違いが解消され、ポストシフト
回路１４は適正なポストシフトを施すこととなる。
【００７８】(2.2) ｅa −ｅb ＝１（１ビットのプレシ
フト）の場合 計算式は、 となる。ただし、演算器１１は、この減算式に代えて次
の加算式 を実行する。この際、演算器１１からの第１の中間結果
Ｒ1 中の符号ビットＳ、整数部ｕｖ及び小数部の最上位
ビットＭの値の組み合わせは、００１０と０００１と０
０００との３通りに限られる。
【００７９】(2.2.1) ＳｕｖＭ＝００１０の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、前述の(1.2.1) の場合と同様にガードビ
ットｇに１を加算する丸め加算を施す必要がある。ただ
し、Ｒ1 ≠all １（Ｍ＝０）であるのでポストシフトの
シフト量の調整は不要である。
【００８０】これに対応した本実施例に係る仮数部処理
回路の動作は(1.2.1) の場合とほぼ同様であるので、説
明を省略する。
【００８１】(2.2.2) ＳｕｖＭ＝０００１の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、ラウンドビットｒに１を加算する丸め加
算を施す必要がある。
【００８２】(2.2.3) ＳｕｖＭ＝００００の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、丸め加算を施す必要がない。
【００８３】これら(2.2.2) 及び(2.2.3) の場合に対応
した本実施例に係る仮数部処理回路の動作は前述の(2.
1.1) の場合とほぼ同様であるので、説明を省略する。
【００８４】(2.3) ｅa −ｅb ≧２（２ビット以上のプ
レシフト）の場合 計算式は、 となる。ただし、演算器１１は、この減算式に代えて次
の加算式 を実行する。この際、演算器１１からの第１の中間結果
Ｒ1 中の符号ビットＳ、整数部ｕｖ及び小数部の最上位
ビットＭの値の組み合わせは、００１ｘと０００１との
２通りに限られる。
【００８５】(2.3.1) ＳｕｖＭ＝００１ｘの場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、前述の(1.2.1) の場合と同様にガードビ
ットｇに１を加算する丸め加算を施す必要がある。ただ
し、小数部の最上位ビットＭからガードビットｇに至る
（ｎ＋１）ビットのうちの少なくとも１ビットは必ずゼ
ロ値ビットとなる。つまり、Ｒ1 ＝all １となる場合は
ないので、ポストシフトのシフト量の調整は不要であ
る。
【００８６】これに対応した本実施例に係る仮数部処理
回路の動作は(1.2.1) の場合とほぼ同様であるので、説
明を省略する。
【００８７】(2.3.2) ＳｕｖＭ＝０００１の場合 演算器１１からの第１の中間結果Ｒ1 が であるときは、該第１の中間結果Ｒ1 の小数部中の最初
の非ゼロ値ビットである最上位ビットＭに続くｎビット
を有効桁とするようにラウンドビットｒに１を加算する
丸め加算を施すとともに、該第１の中間結果Ｒ1 の拡張
ビットｕからラウンドビットｒまでの（ｎ＋４）ビット
についてＲ1 ＝div ０１が成り立つかどうかに応じて、
ポストシフトのシフト量を調整する必要がある。
【００８８】これに対応した本実施例に係る仮数部処理
回路の動作は次のとおりである。まず、Ｒ1 ≠div ０１
である場合には、本実施例の丸め加算器１２は、演算器
１１からの第１の中間結果Ｒ1 のＳｕｖＭの値が０００
１であることを検出する結果、該第１の中間結果Ｒ1 の
ラウンドビットｒに１を加算した結果を第２の中間結果
Ｒ2 として出力する。一方、ＰＳＣＥ回路１３のシフト
指定部１５は、演算器１１からの第１の中間結果Ｒ1の
整数部ｕｖの値が００であることを検出する結果、前述
の(2.1.1)の場合と同様に該第１の中間結果Ｒ1 のリー
ディングビットｖから順に下位へ向かって最初の非ゼロ
値ビットに行き当たるまでのゼロ値ビットの個数を該リ
ーディングビットｖを含めて計数し、該ゼロ値ビットの
個数すなわち１を左へのシフト量とすべき旨の第１のポ
ストシフト情報ｋ1 を出力する。また、Ｒ1 ≠all １
（ｖ＝０）であるので、ＰＳＣＥ回路１３のシフト補正
部１６中の第１の検出回路１７は第１の検出信号ｄ1 を
出力しない。また、Ｒ1 ≠div ０１であるので、同シフ
ト補正部１６中の第２の検出回路１８は第２の検出信号
ｄ2 を出力しない。この結果、ポストシフト回路１４
は、シフト指定部１５からの第１のポストシフト情報ｋ
1のみに従って、丸め加算器１２からの第２の中間結果
Ｒ2 を左に１ビットだけシフトする。
【００８９】これに対してＲ1 ＝div ０１である場合に
は、本実施例の丸め加算器１２は、Ｒ1 ≠div ０１の場
合と同じくやはり第１の中間結果Ｒ1 のＳｕｖＭの値が
０００１であることを検出する結果、該第１の中間結果
Ｒ1 のラウンドビットｒに１を加算する。したがって、
最初の非ゼロ値ビットの位置が小数部の最上位ビットＭ
からリーディングビットｖへ移動した第２の中間結果Ｒ
2 が丸め加算器１２から出力される。一方、ＰＳＣＥ回
路１３のシフト指定部１５は、Ｒ1 ≠div ０１の場合と
同じくやはり第１の中間結果Ｒ1 の整数部ｕｖの値が０
０であることを検出する結果、Ｒ1 ≠div ０１の場合と
同じく１ビットだけ左にシフトすべき旨の第１のポスト
シフト情報ｋ1 を出力する。ところが、Ｒ1 ＝div ０１
であるので、ＰＳＣＥ回路１３のシフト補正部１６中の
第２の検出回路１８が第２の検出信号ｄ2 を出力する結
果、右に１ビットの追加ポストシフトを実行すべき旨の
第２のポストシフト情報ｋ2 がポストシフト回路１４に
与えられる。したがって、ポストシフト回路１４は、丸
め加算器１２からの第２の中間結果Ｒ2 に対するポスト
シフトを実行しない。
【００９０】以上、説明を簡単にするために２つのオペ
ランドＸa ，Ｘb はいずれも正の浮動小数点数であり、
かつ第１のオペランドＸa の指数部ｅa の値が第２のオ
ペランドＸb の指数部ｅb の値以上である場合に限定し
たうえ、本実施例に係る仮数部処理回路によれば常に適
正なポストシフトが実行されることを示したが、他の場
合でも同様である。つまり、本実施例によれば、いずれ
の場合でも常に適正なポストシフトが実行されるのであ
って、しかも演算器１１からの第１の中間結果Ｒ1 に基
づいて丸め加算と並行してポストシフトカウントエンコ
ードが実行されるので仮数部に対する丸め及び正規化の
処理速度が向上する。
【００９１】さて、図２及び図３は、各々前記ＰＳＣＥ
回路１３のシフト補正部１６中の第１及び第２の検出回
路１７，１８の具体的な回路構成を示したものである。
ただし、両図では、演算器１１からの第１の中間結果Ｒ
1 のうちの小数部のビット数ｎを用いて、該第１の中間
結果Ｒ1 の拡張ビットｕからラウンドビットｒまでの
（ｎ＋４）ビットのうちの最も上位の拡張ビットｕの値
をｂ（ｎ＋３）と表わし、かつ最も下位のラウンドビッ
トｒの値をｂ（０）と表わすように、（ｎ＋４）個のビ
ット値ｂ（ｉ）（ｉ＝ｎ＋３〜０）を定義している。
【００９２】図２に示すように、第１の検出回路１７
は、複数個の２入力ＮＡＮＤゲート２１と複数個の２入
力ＮＯＲゲート２２とを組み合わせた構成としている。
これにより、第１の中間結果Ｒ1 のリーディングビット
ｖからガードビットｇまでの（ｎ＋２）ビットの値すな
わちｂ（ｉ）（ｉ＝ｎ＋２〜１）が全て１であるかどう
か、つまりＲ1 ＝all １が成立するかどうかを検出する
ことができ、Ｒ1 ＝all１の場合に限り第１の検出信号
ｄ1 の論理値が１となる。
【００９３】第２の検出回路１８は、図３に示すように
３つの論理回路３１〜３３を備えたものである。このう
ち第１の論理回路３１は、（ｎ＋３）個のＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート３４を備えたものであって、ｉ＝ｎ
＋２〜０の範囲の各々のｉの値について、ｂ（ｉ＋１）
とｂ（ｉ）とが一致しない場合には１を、一致した場合
には０をそれぞれ出力ビットの値ｐ（ｉ）とするもので
ある。第２の論理回路３２は、（ｎ＋３）個のＮＯＴゲ
ート３５と（ｎ＋３）個の２入力ＡＮＤゲート３６とを
備えたものであって、ｉ＝ｎ＋２〜０の範囲の各々のｉ
の値について、ｂ（ｉ＋１）が０でありかつｂ（ｉ）が
１である場合には１を、その他の場合には０をそれぞれ
出力ビットの値ｑ（ｉ）とするものである。そして、第
３の論理回路３３は、（ｎ＋３）個のＥＸＣＬＵＳＩＶ
Ｅ−ＯＲゲート３７と、該（ｎ＋３）個のＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート３７の全ての出力が０である場合に
限り第２の検出信号ｄ2 の論理値を１とするための２入
力ＮＯＲゲート３８並びに不図示の２入力ＮＡＮＤゲー
ト及びＮＯＴゲートを有する組み合わせ回路とを備えた
ものである。つまり、該第３の論理回路３３は、ｉ＝ｎ
＋２〜０の範囲の全てのｉの値について第１の論理回路
３１の出力ビットの値ｐ（ｉ）と第２の論理回路３２の
出力ビットの値ｑ（ｉ）とが一致した場合に限り、演算
器１１からの第１の中間結果Ｒ1 の拡張ビットｕからラ
ウンドビットｒまでの（ｎ＋４）ビットのうち該拡張ビ
ットｕから始まる連続したゼロ値ビットを除く全てのビ
ットが非ゼロ値ビットである、つまりＲ1 ＝div ０１が
成立するものとして、第２の検出信号ｄ2 の論理値を１
とするものである。
【００９４】なお、上記の出力ビット値ｐ（ｉ）及びｑ
（ｉ）は、各々次の論理式 ｐ（ｉ）＝ｂ（ｉ＋１） ＥＯＲ ｂ（ｉ） ｑ（ｉ）＝（ｂ（ｉ＋１）＝０） ＡＮＤ （ｂ（ｉ）
＝１） で表わすことができる。ただし、ｉ＝ｎ＋２〜０であ
る。
【００９５】以上の構成を有する第２の検出回路１８の
動作について、具体例をもって説明する。ただし、説明
を簡単にするために、ここでは第１の中間結果Ｒ1 のう
ちの小数部の最上位ビットＭから最下位ビットＬに至る
ビット数ｎを６とする。
【００９６】(1) Ｒ1 ＝div ０１の場合 例１ ｉ (9) (8) (7) (6) (5) (4) (3) (2) (1) (0) ｂ（ｉ） 0 0 0 0 1 1 1 1 1 1 ｐ（ｉ） 0 0 0 1 0 0 0 0 0 ｑ（ｉ） 0 0 0 1 0 0 0 0 0 この場合には、ｉ＝８〜０の範囲の全てのｉの値につい
てｐ（ｉ）＝ｑ（ｉ）となり、第２の検出信号ｄ2 の論
理値が１となる。
【００９７】(2) Ｒ1 ≠div ０１の場合 例２ ｉ (9) (8) (7) (6) (5) (4) (3) (2) (1) (0) ｂ（ｉ） 0 0 0 0 1 1 0 0 1 1 ｐ（ｉ） 0 0 0 1 0 1 0 1 0 ｑ（ｉ） 0 0 0 1 0 0 0 1 0 この場合には、ｐ（３）≠ｑ（３）となるので、第２の
検出信号ｄ2 の論理値は０となる。
【００９８】 例３ ｉ (9) (8) (7) (6) (5) (4) (3) (2) (1) (0) ｂ（ｉ） 0 0 0 0 1 0 0 0 0 0 ｐ（ｉ） 0 0 0 1 1 1 0 0 0 ｑ（ｉ） 0 0 0 1 0 0 0 0 0 この場合にはｐ（４）≠ｑ（４），ｐ（３）≠ｑ（３）
となるので、やはり第２の検出信号ｄ2 の論理値は０と
なる。
【００９９】以上のとおり、図３に示した第２の検出回
路１８によれば、演算器１１からの第１の中間結果（中
間和）Ｒ1 について、Ｒ1 ＝div ０１の成立の有無を検
出することができる。しかも、図２及び図３にそれぞれ
示した第１及び第２の検出回路１７，１８は、各々ＰＳ
ＣＥ回路１３中のシフト指定部１５に比べて十分小さい
規模で実現可能である。
【０１００】なお、図５に示すようにラウンドビットｒ
より下位にスティッキービットｓが更に付加される場合
にも、本発明は適用可能である。この場合にはガードビ
ットｇ及びラウンドビットｒだけでなくスティッキービ
ットｓにも当初０の値が設定され、演算器１１に入力さ
れる２つのオペランドのｎビットの仮数部の各々は、合
計（ｎ＋６）ビットのデータ構造を有する仮数部データ
ｍa ，ｍb として取り扱われる。しかも、該２つの仮数
部データｍa ，ｍb は、両仮数部データのうちの指数部
の小さい方のオペランドの仮数部データのリーディング
ビットｖの非ゼロ値が該仮数部データの小数部ｍ中へ入
っていきかつ該小数部ｍの最下位ビットＬの値が該仮数
部データのガードビットｇ及びラウンドビットｒへ順次
出ていくように、かつ該ラウンドビットｒからの桁落ち
がある場合には該仮数部データのスティッキービットｓ
に１の値を設定するように桁合わせのためのプレシフト
が施されたうえ、演算器１１に入力データとして与えら
れる。ただし、該演算器１１は、受け取った２つの仮数
部データの（ｎ＋６）ビットの２進加減算を実行すると
ともに、前記と同様に該加減算の結果に対して正数化の
ための反転操作を施したうえ、（ｎ＋６）ビットのデー
タ構造を有する第１の中間結果Ｒ1 を出力するものとす
る。
【０１０１】このようにスティッキービットｓを導入す
る場合には、丸め加算器１２は、演算器１１からの第１
の中間結果Ｒ1 の符号ビットＳの値が０でありかつ整数
部ｕｖの値が１０又は１１でありかつガードビットｇと
ラウンドビットｒとスティッキービットｓとの各々の値
の論理和が１である場合、或いは、演算器１１からの第
１の中間結果Ｒ1 の符号ビットＳの値が０でありかつ整
数部ｕｖの値が１０又は１１でありかつガードビットｇ
とラウンドビットｒとスティッキービットｓとの各々の
値の論理和が０でありかつ小数部ｍのうちの最下位ビッ
トＬより１ビット上位のビットの値が１である場合に
は、該第１の中間結果Ｒ1 の小数部ｍの最下位ビットＬ
に１を加算した結果をポストシフト回路１４への第２の
中間結果Ｒ2 として出力するものとする。また、演算器
１１からの第１の中間結果Ｒ1 の符号ビットＳの値が０
でありかつ整数部ｕｖの値が０１でありかつラウンドビ
ットｒとスティッキービットｓとの各々の値の論理和が
１である場合、或いは、演算器１１からの第１の中間結
果Ｒ1の符号ビットＳの値が０でありかつ整数部ｕｖの
値が０１でありかつラウンドビットｒとスティッキービ
ットｓとの各々の値の論理和が０でありかつ小数部ｍの
最下位ビットＬの値が１である場合には、該第１の中間
結果Ｒ1 のガードビットｇに１を加算した結果をポスト
シフト回路１４への第２の中間結果Ｒ2 として出力する
ものとする。また、演算器１１からの第１の中間結果Ｒ
1 の符号ビットＳの値が０でありかつ整数部ｕｖの値が
００でありかつ小数部ｍの最上位ビットＭの値が１であ
りかつスティッキービットｓの値が１である場合、演算
器１１からの第１の中間結果Ｒ1 の符号ビットＳの値が
０でありかつ整数部ｕｖの値が００でありかつ小数部ｍ
の最上位ビットＭの値が１でありかつスティッキービッ
トｓの値が０でありかつガードビットｇの値が１である
場合、或いは、演算器１１からの第１の中間結果Ｒ1 の
符号ビットＳの値が１である場合には、該第１の中間結
果Ｒ1 のラウンドビットｒに１を加算した結果をポスト
シフト回路１４への第２の中間結果Ｒ2 として出力する
ものとする。その他の場合には演算器１１からの第１の
中間結果Ｒ1 をそのままポストシフト回路１４への第２
の中間結果Ｒ2 として出力するものとする。
【０１０２】ただし、スティッキービットｓを導入する
場合でもＰＳＣＥ回路１３のシフト指定部１５及びシフ
ト補正部１６の構成は変更の必要がない。つまり、演算
器１１からの第１の中間結果Ｒ1 のリーディングビット
ｖからガードビットｇまでの（ｎ＋２）ビットについて
Ｒ1 ＝all １の成立の有無を調べるための第１の検出回
路１７の構成も、また演算器１１からの第１の中間結果
Ｒ1 の拡張ビットｕからラウンドビットｒまでの（ｎ＋
４）ビットについてＲ1 ＝div ０１の成立の有無を調べ
るための第２の検出回路１８の構成も、いずれも変更の
必要はない。
【０１０３】なお、以上に説明した実施例では演算器１
１における加減算の結果が負の値になった場合の仮数部
の丸め及び正数化の処理のうちの該加減算の結果に対す
る正数化のための反転操作の機能を該演算器１１に持た
せている。つまり、演算器１１は、正数化のための反転
回路を内蔵したものである。ただし、従来同様に丸め加
算器１２が正数化のための反転回路を有する場合には、
同一の反転回路をＰＳＣＥ回路１３内にも設け、該ＰＳ
ＣＥ回路１３内の反転回路の出力をシフト指定部１５と
シフト補正部１６とに分配すればよい。
【０１０４】また、以上の実施例の第２の検出回路１８
では第１の中間結果Ｒ1 の拡張ビットｕからラウンドビ
ットｒまでの（ｎ＋４）ビットについてデータが「割れ
て」いるかどうかを調べていたが、スティッキービット
ｓの導入の有無にかかわらず、該第１の中間結果Ｒ1 の
リーディングビットｖからラウンドビットｒまでの（ｎ
＋３）ビットのうち該リーデイングビットｖから始まる
連続したゼロ値ビットを除く全てのビットが非ゼロ値ビ
ットであるかどうかを調べるようにしてもよい。ただ
し、この場合には、ポストシフト回路１４は、ＰＳＣＥ
回路１３のシフト指定部１５からの第１のポストシフト
情報ｋ1 の値が負又は０であるときには同ＰＳＣＥ回路
１３のシフト補正部１６からの第２のポストシフト情報
ｋ2 を無視するように構成される。
【０１０５】
【発明の効果】以上のとおり請求項１の発明によれば、
加減算のための演算器１１からの第１の中間結果（中間
和）Ｒ1 に基づいて丸め加算と並行してポストシフトカ
ウントエンコードを行う構成を採用したので、仮数部の
加減算の実行並びに該仮数部の加減算の結果に対する丸
め及び正規化の操作を行うための仮数部処理回路の処理
速度が向上し、浮動小数点演算装置における加減算の高
速実行が実現できる。
【０１０６】また、請求項２の発明によれば、演算器１
１からの第１の中間結果Ｒ1 中の最初の非ゼロ値ビット
の位置に基づいてＰＳＣＥ回路１３のシフト指定部１５
により指定したポストシフトの内容を、該第１の中間結
果Ｒ1 中の最初の非ゼロ値ビットの位置が丸め加算時に
移動するかどうかを予測して同ＰＳＣＥ回路１３のシフ
ト補正部１６により補正する構成を採用したので、適正
なポストシフトの実行を保証することができる。
【０１０７】また、請求項３又は４の発明によれば、Ｒ
1 ＝all １又はＲ1 ＝div ０１であることを検出した場
合にポストシフトのシフト量を補正する構成を採用した
ので、２つのオペランドのｎビットの仮数部ｍに各々符
号ビットＳ、拡張ビットｕ、リーディングビットｖ、ガ
ードビットｇ及びラウンドビットｒ（或いは更にスティ
ッキービットｓ）の５〜６ビットが付加される場合の適
正なポストシフトの実行を保証することができる。
【０１０８】また、請求項５の発明に係るシフト補正部
１６中の第２の検出回路１８の具体的な回路構成によれ
ば、ハードウェアをわずかに増加させるだけで、演算器
１１からの第１の中間結果Ｒ1 についてＲ1 ＝div ０１
が成立するかどうかを検出することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る仮数部処理回路のブロッ
ク図である。
【図２】図１中の第１の検出回路の詳細回路図である。
【図３】図１中の第２の検出回路の詳細回路図である。
【図４】従来の仮数部処理回路の例を示すブロック図で
ある。
【図５】正規化浮動小数点数のフォーマットの例を示す
概念図である。
【図６】仮数部処理回路のための図５中の仮数部を含ん
だ仮数部データのフォーマットの例を示す概念図であ
る。
【符号の説明】
１１，４１…演算器 １２，４２…丸め加算器 １３，４３…ポストシフトカウントエンコード回路（Ｐ
ＳＣＥ回路） １４，４４…ポストシフト回路 １５…シフト指定部 １６…シフト補正部 １７…第１の検出回路 １８…第２の検出回路 ３１…第１の論理回路 ３２…第２の論理回路 ３３…第３の論理回路 ｍa ，ｍb ，ｍc …仮数部データ Ｒ1 …第１の中間結果（中間和） Ｒ2 …第２の中間結果（丸め結果） ｋ1 …第１のポストシフト情報 ｋ2 …第２のポストシフト情報 ｄ1 …第１の検出信号 ｄ2 …第２の検出信号 Ｓ …符号ビット ｅ …指数部 ｍ …仮数部 ｕ …拡張ビット（整数部） ｖ …リーディングビット（整数部） Ｍ …仮数部（小数部）の最上位ビット Ｌ …仮数部（小数部）の最下位ビット ｇ …ガードビット ｒ …ラウンドビット ｓ …スティッキービット ｎ …仮数部（小数部）のビット数

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 各々符号ビットと指数部とｎビットから
    なる仮数部とを有しかつ各々正規化された２つの浮動小
    数点数をオペランドとした加減算のための浮動小数点演
    算装置において仮数部の加減算並びに該仮数部の加減算
    の結果に対する丸め及び正規化の操作を各々実行するた
    めの仮数部処理回路であって、 前記２つのオペランドの各々の指数部の値が一致しない
    場合には指数部の小さい方のオペランドの仮数部が両指
    数部の値の差に等しいビット数だけ下位方向へプレシフ
    トされた両オペランドの各々の仮数部を、前記２つのオ
    ペランドの各々の指数部の値が一致した場合には該プレ
    シフトが施されない両オペランドの各々の仮数部をそれ
    ぞれ入力データとして受け取り、かつ該受け取った２つ
    の入力データの２進加減算を実行し、かつ該２進加減算
    の結果を第１の中間結果として出力するための演算器
    と、 該演算器からの第１の中間結果に対する丸め加算を実行
    し、かつ該丸め加算の結果を第２の中間結果として出力
    するための丸め加算器と、 該丸め加算器からの第２の中間結果に正規化のために施
    すべきポストシフトのシフト方向とシフト量とに関する
    情報を前記演算器からの第１の中間結果に基づいて生成
    し、かつ該生成した情報をポストシフト情報として出力
    するためのポストシフトカウントエンコード回路と、 該ポストシフトカウントエンコード回路からのポストシ
    フト情報に従って前記丸め加算器からの第２の中間結果
    を上位方向又は下位方向へシフトし、かつ該シフトの結
    果を演算結果の仮数部として出力するためのポストシフ
    ト回路とを備えた加減算のための浮動小数点演算装置の
    仮数部処理回路。
  2. 【請求項２】 請求項１記載の加減算のための浮動小数
    点演算装置の仮数部処理回路において、 前記ポストシフトカウントエンコード回路は、 前記演算器からの第１の中間結果の上位ビットから順に
    下位へ向かって最初の非ゼロ値ビットを探し、かつ探し
    当てた最初の非ゼロ値ビットの位置に応じてポストシフ
    トのシフト方向とシフト量とに関する情報を生成し、か
    つ該生成した情報を第１のポストシフト情報として前記
    ポストシフト回路に与えるためのシフト指定部と、 前記演算器からの第１の中間結果の最初の非ゼロ値ビッ
    トの位置が前記丸め加算器による丸め加算のために１ビ
    ットだけ上位方向に移動すると予測される場合には、下
    位方向へ１ビットの追加ポストシフトを実行すべき旨の
    第２のポストシフト情報を前記ポストシフト回路に与え
    るためのシフト補正部とを備えた加減算のための浮動小
    数点演算装置の仮数部処理回路。
  3. 【請求項３】 請求項２記載の加減算のための浮動小数
    点演算装置の仮数部処理回路において、 前記演算器は、ｎビットの小数部としての前記２つのオ
    ペランドの各々の仮数部の最上位ビットより更に上位に
    は上位から順に各オペランドの符号ビットと２ビットの
    整数部を構成する拡張ビット及びリーディングビットと
    がそれぞれ付加され、かつ該各々の仮数部の最下位ビッ
    トより更に下位には上位から順にガードビットとラウン
    ドビットとの２ビットがそれぞれ付加されてなる（ｎ＋
    ５）ビットのデータ構造を有する２つの仮数部データで
    あって、該２つの仮数部データの各々の拡張ビット及び
    リーディングビットからなる整数部に０１の値が設定さ
    れかつ両仮数部データの各々のガードビット及びラウン
    ドビットにそれぞれ０の値が設定された後に、該２つの
    仮数部データのうちの一方の仮数部データのリーディン
    グビットの非ゼロ値が該仮数部データの小数部中へ入っ
    ていきかつ該小数部の最下位ビットの値が該仮数部デー
    タのガードビット及びラウンドビットへ順次出ていくよ
    うに前記プレシフトが必要に応じて施された２つの仮数
    部データを前記入力データとして受け取り、かつ該受け
    取った２つの仮数部データの（ｎ＋５）ビットの２進加
    減算を実行し、かつ該加減算の結果の符号ビットの値が
    １である場合には該加減算の結果のうちの該符号ビット
    を除く全てのビットの値を反転した結果を、該加減算の
    結果の符号ビットの値が０である場合には該加減算の結
    果をそのまま、各々前記２つの仮数部データと同一の
    （ｎ＋５）ビットのデータ構造を有する第１の中間結果
    として出力する機能を有し、 前記丸め加算器は、前記演算器からの第１の中間結果の
    符号ビットの値が０でありかつ整数部の値が１０又は１
    １である場合には該第１の中間結果の小数部の最下位ビ
    ットに１を加算した結果を、前記演算器からの第１の中
    間結果の符号ビットの値が０でありかつ整数部の値が０
    １である場合には該第１の中間結果のガードビットに１
    を加算した結果を、前記演算器からの第１の中間結果の
    符号ビットの値が０でありかつ整数部の値が００であり
    かつ小数部の最上位ビットの値が１である場合或いは前
    記演算器からの第１の中間結果の符号ビットの値が１で
    ある場合には該第１の中間結果のラウンドビットに１を
    加算した結果を、その他の場合には前記演算器からの第
    １の中間結果をそのまま、各々前記ポストシフト回路へ
    の第２の中間結果として出力する機能を有し、 前記ポストシフトカウントエンコード回路のシフト指定
    部は、前記演算器からの第１の中間結果の整数部の値が
    １０又は１１である場合には下位方向へ１ビットのポス
    トシフトを実行すべき旨の情報を、前記演算器からの第
    １の中間結果の整数部の値が０１である場合にはポスト
    シフトのシフト量を０とすべき旨の情報を、前記演算器
    からの第１の中間結果の整数部の値が００である場合に
    は該第１の中間結果のリーディングビットから順に下位
    へ向かって最初の非ゼロ値ビットに行き当たるまでの該
    リーディングビットを含めたゼロ値ビットの個数を上位
    方向へのシフト量とすべき旨の情報を、各々前記ポスト
    シフト回路への第１のポストシフト情報として出力する
    機能を有し、 前記ポストシフトカウントエンコード回路のシフト補正
    部は、前記演算器からの第１の中間結果のリーディング
    ビットからガードビットまでの（ｎ＋２）ビットが全て
    非ゼロ値ビットである場合には第１の検出信号を出力す
    る第１の検出回路と、前記演算器からの第１の中間結果
    の拡張ビットからラウンドビットまでの（ｎ＋４）ビッ
    トのうち該拡張ビットから始まる連続したゼロ値ビット
    を除く全てのビットが非ゼロ値ビットである場合には第
    ２の検出信号を出力する第２の検出回路とを有し、かつ
    該第１及び第２の検出信号のうちのいずれか一方が出力
    されたときには前記ポストシフト回路への第２のポスト
    シフト情報を出力する機能を有する加減算のための浮動
    小数点演算装置の仮数部処理回路。
  4. 【請求項４】 請求項２記載の加減算のための浮動小数
    点演算装置の仮数部処理回路において、 前記演算器は、ｎビットの小数部としての前記２つのオ
    ペランドの各々の仮数部の最上位ビットより更に上位に
    は上位から順に各オペランドの符号ビットと２ビットの
    整数部を構成する拡張ビット及びリーディングビットと
    がそれぞれ付加され、かつ該各々の仮数部の最下位ビッ
    トより更に下位には上位から順にガードビットとラウン
    ドビットとスティッキービットとの３ビットがそれぞれ
    付加されてなる（ｎ＋６）ビットのデータ構造を有する
    ２つの仮数部データであって、該２つの仮数部データの
    各々の拡張ビット及びリーディングビットからなる整数
    部に０１の値が設定されかつ両仮数部データの各々のガ
    ードビット、ラウンドビット及びスティッキービットに
    それぞれ０の値が設定された後に、該２つの仮数部デー
    タのうちの一方の仮数部データのリーディングビットの
    非ゼロ値が該仮数部データの小数部中へ入っていきかつ
    該小数部の最下位ビットの値が該仮数部データのガード
    ビット及びラウンドビットへ順次出ていくようにかつ該
    ラウンドビットからの桁落ちがある場合には該仮数部デ
    ータのスティッキービットに１の値を設定するように前
    記プレシフトが必要に応じて施された２つの仮数部デー
    タを前記入力データとして受け取り、かつ該受け取った
    ２つの仮数部データの（ｎ＋６）ビットの２進加減算を
    実行し、かつ該加減算の結果の符号ビットの値が１であ
    る場合には該加減算の結果のうちの該符号ビットを除く
    全てのビットの値を反転した結果を、該加減算の結果の
    符号ビットの値が０である場合には該加減算の結果をそ
    のまま、各々前記２つの仮数部データと同一の（ｎ＋
    ６）ビットのデータ構造を有する第１の中間結果として
    出力する機能を有し、 前記丸め加算器は、前記演算器からの第１の中間結果の
    符号ビットの値が０でありかつ整数部の値が１０又は１
    １でありかつガードビットとラウンドビットとスティッ
    キービットとの各々の値の論理和が１である場合或いは
    前記演算器からの第１の中間結果の符号ビットの値が０
    でありかつ整数部の値が１０又は１１でありかつガード
    ビットとラウンドビットとスティッキービットとの各々
    の値の論理和が０でありかつ小数部のうちの最下位ビッ
    トより１ビット上位のビットの値が１である場合には該
    第１の中間結果の小数部の最下位ビットに１を加算した
    結果を、前記演算器からの第１の中間結果の符号ビット
    の値が０でありかつ整数部の値が０１でありかつラウン
    ドビットとスティッキービットとの各々の値の論理和が
    １である場合或いは前記演算器からの第１の中間結果の
    符号ビットの値が０でありかつ整数部の値が０１であり
    かつラウンドビットとスティッキービットとの各々の値
    の論理和が０でありかつ小数部の最下位ビットの値が１
    である場合には該第１の中間結果のガードビットに１を
    加算した結果を、前記演算器からの第１の中間結果の符
    号ビットの値が０でありかつ整数部の値が００でありか
    つ小数部の最上位ビットの値が１でありかつスティッキ
    ービットの値が１である場合、前記演算器からの第１の
    中間結果の符号ビットの値が０でありかつ整数部の値が
    ００でありかつ小数部の最上位ビットの値が１でありか
    つスティッキービットの値が０でありかつガードビット
    の値が１である場合或いは前記演算器からの第１の中間
    結果の符号ビットの値が１である場合には該第１の中間
    結果のラウンドビットに１を加算した結果を、その他の
    場合には前記演算器からの第１の中間結果をそのまま、
    各々前記ポストシフト回路への第２の中間結果として出
    力する機能を有し、 前記ポストシフトカウントエンコード回路のシフト指定
    部は、前記演算器からの第１の中間結果の整数部の値が
    １０又は１１である場合には下位方向へ１ビットのポス
    トシフトを実行すべき旨の情報を、前記演算器からの第
    １の中間結果の整数部の値が０１である場合にはポスト
    シフトのシフト量を０とすべき旨の情報を、前記演算器
    からの第１の中間結果の整数部の値が００である場合に
    は該第１の中間結果のリーディングビットから順に下位
    へ向かって最初の非ゼロ値ビットに行き当たるまでの該
    リーディングビットを含めたゼロ値ビットの個数を上位
    方向へのシフト量とすべき旨の情報を、各々前記ポスト
    シフト回路への第１のポストシフト情報として出力する
    機能を有し、 前記ポストシフトカウントエンコード回路のシフト補正
    部は、前記演算器からの第１の中間結果のリーディング
    ビットからガードビットまでの（ｎ＋２）ビットが全て
    非ゼロ値ビットである場合には第１の検出信号を出力す
    る第１の検出回路と、前記演算器からの第１の中間結果
    の拡張ビットからラウンドビットまでの（ｎ＋４）ビッ
    トのうち該拡張ビットから始まる連続したゼロ値ビット
    を除く全てのビットが非ゼロ値ビットである場合には第
    ２の検出信号を出力する第２の検出回路とを有し、かつ
    該第１及び第２の検出信号のうちのいずれか一方が出力
    されたときには前記ポストシフト回路への第２のポスト
    シフト情報を出力する機能を有する加減算のための浮動
    小数点演算装置の仮数部処理回路。
  5. 【請求項５】 請求項３又は４に記載の加減算のための
    浮動小数点演算装置の仮数部処理回路において、 前記ポストシフトカウントエンコード回路のシフト補正
    部中の第２の検出回路は、 前記演算器からの第１の中間結果の拡張ビットからラウ
    ンドビットまでの（ｎ＋４）ビットのうちの拡張ビット
    の値をｂ（ｎ＋３）と表わし、かつラウンドビットの値
    をｂ（０）と表わすように（ｎ＋４）個のビット値ｂ
    （ｉ）（ｉ＝ｎ＋３〜０）を定義したとき、 ｉ＝ｎ＋２〜０の範囲の各々のｉの値について、ｂ（ｉ
    ＋１）とｂ（ｉ）とが一致しない場合には１を、一致し
    た場合には０をそれぞれ出力ビットの値ｐ（ｉ）とする
    第１の論理回路と、 ｉ＝ｎ＋２〜０の範囲の各々のｉの値について、ｂ（ｉ
    ＋１）が０でありかつｂ（ｉ）が１である場合には１
    を、その他の場合には０をそれぞれ出力ビットの値ｑ
    （ｉ）とする第２の論理回路と、 ｉ＝ｎ＋２〜０の範囲の全てのｉの値について前記第１
    の論理回路の出力ビットの値ｐ（ｉ）と前記第２の論理
    回路の出力ビットの値ｑ（ｉ）とが一致した場合に限り
    前記第２の検出信号を出力する第３の論理回路とを備え
    た加減算のための浮動小数点演算装置の仮数部処理回
    路。
JP3340642A 1990-12-28 1991-12-24 加減算のための浮動小数点演算装置の仮数部処理回路 Withdrawn JPH0520028A (ja)

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