JPS59188740A - フロ−テイング加算器 - Google Patents
フロ−テイング加算器Info
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- JPS59188740A JPS59188740A JP58062294A JP6229483A JPS59188740A JP S59188740 A JPS59188740 A JP S59188740A JP 58062294 A JP58062294 A JP 58062294A JP 6229483 A JP6229483 A JP 6229483A JP S59188740 A JPS59188740 A JP S59188740A
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- mantissa
- exponent
- adder
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮数部が絶対値で表現されている７０−ティ
ングデータを加減算するだめのフローティング加算器に
係シ、特に仮数部の加減算結果が絶対値表現で得られる
ようにしたフローティング加算器に関するものである。
ングデータを加減算するだめのフローティング加算器に
係シ、特に仮数部の加減算結果が絶対値表現で得られる
ようにしたフローティング加算器に関するものである。
従来仮数部が絶対値で表現されている７０−ティングデ
ータを採用している７０−ティング加算器においては、
入力データの符号と指定演算モードだけによって仮数部
の加減算モードが指定されていたことから、仮数部演算
結果が場合によっては負になることがあシ、そのような
場合にはその結果は絶７対値化されることが必要となっ
ている。
ータを採用している７０−ティング加算器においては、
入力データの符号と指定演算モードだけによって仮数部
の加減算モードが指定されていたことから、仮数部演算
結果が場合によっては負になることがあシ、そのような
場合にはその結果は絶７対値化されることが必要となっ
ている。
したがって、このような加算器がパイプラインとして構
成される場合には、仮数部が補数で表現されているパイ
プライン構成フローティング加算器に比してパイプライ
ンステージが増加するという不具合がある。即ち、仮数
部絶対値化のためのステージが別に必要とされるという
わけである。これがためにスカラ演算の性能が低下する
ことは否めないものとなっているのが実状である。
成される場合には、仮数部が補数で表現されているパイ
プライン構成フローティング加算器に比してパイプライ
ンステージが増加するという不具合がある。即ち、仮数
部絶対値化のためのステージが別に必要とされるという
わけである。これがためにスカラ演算の性能が低下する
ことは否めないものとなっているのが実状である。
よって本発明の目的は、演算性能を低下せしめることな
く、シかも後に絶対値化処理を要するととカく仮数部演
算結果が絶対値の形で得られるフローティング加算器を
供するにある。
く、シかも後に絶対値化処理を要するととカく仮数部演
算結果が絶対値の形で得られるフローティング加算器を
供するにある。
この目的Ωため本発明は、２つの入力データにおける仮
数部の大小関係を予め判定しておくことによって、２つ
の仮数部間で減算を行なう必要が生じた場合には常に犬
なる仮数部よシ小なる仮数部を減するといった形で減算
を行なうことによって仮数部演算結果が常に絶対値とし
て得られるようになしたものである。
数部の大小関係を予め判定しておくことによって、２つ
の仮数部間で減算を行なう必要が生じた場合には常に犬
なる仮数部よシ小なる仮数部を減するといった形で減算
を行なうことによって仮数部演算結果が常に絶対値とし
て得られるようになしたものである。
以下、本発明を第１図から第６図によシ説明する。
先ず本発明に係るフローティングデータの７オーマント
について説明する。第１図は単精度データをＩＥＥＥ標
準フローティングデータに例を採って示したものである
。これによると全体は３２ピツトよりなシ、フローティ
ングデータが正か負かは符号（Ｓ）部分（１ピツ））４
−１によって、また、その指数（ト）は指数部分（８ピ
ツ））４−２によって、更にその仮数■は仮数部分（２
３ビツト）４−３によって表現されるものとなっている
。この場合板数は必ず１．・・・・・・といった形に正
規化されていることから、その先頭ビットの１１″は省
略されるものとなっている。即ち、仮数は１．Ｆといっ
た形で表現されるものである。したがって、上記フォー
マットが示すデータは［（１）８２１ｃｍＢｘ（１，Ｆ
’））として表わすことになる。但し、Ｓの値は正（０
金も含む）、負の場合にそれぞれ０２″′１″′であり
、また、Ｂは指数部補正値（バイアス値）を示す。
について説明する。第１図は単精度データをＩＥＥＥ標
準フローティングデータに例を採って示したものである
。これによると全体は３２ピツトよりなシ、フローティ
ングデータが正か負かは符号（Ｓ）部分（１ピツ））４
−１によって、また、その指数（ト）は指数部分（８ピ
ツ））４−２によって、更にその仮数■は仮数部分（２
３ビツト）４−３によって表現されるものとなっている
。この場合板数は必ず１．・・・・・・といった形に正
規化されていることから、その先頭ビットの１１″は省
略されるものとなっている。即ち、仮数は１．Ｆといっ
た形で表現されるものである。したがって、上記フォー
マットが示すデータは［（１）８２１ｃｍＢｘ（１，Ｆ
’））として表わすことになる。但し、Ｓの値は正（０
金も含む）、負の場合にそれぞれ０２″′１″′であり
、また、Ｂは指数部補正値（バイアス値）を示す。
第２図はパイプライン構成とされた７０−ティング加算
器の概要構成をマイクロプログラムコントローラととも
に示したものである。図示の如くパイプライン加算器５
はマイクロプログラムコントローラ１からＯ＠算モード
指定信号１−１による制御下に加算器在入力データ１−
２、加算器右入カデニタ１−３を第１ステージ２、第２
ステージ３、第３ステージ４で順次処理することによっ
て、それら入力データの加算結果１−４が第１図に示す
如くのフォーマットで得られるようになっているもので
ある。
器の概要構成をマイクロプログラムコントローラととも
に示したものである。図示の如くパイプライン加算器５
はマイクロプログラムコントローラ１からＯ＠算モード
指定信号１−１による制御下に加算器在入力データ１−
２、加算器右入カデニタ１−３を第１ステージ２、第２
ステージ３、第３ステージ４で順次処理することによっ
て、それら入力データの加算結果１−４が第１図に示す
如くのフォーマットで得られるようになっているもので
ある。
さて第３図から第６図によシ本発明を具体的に説明する
。第３図は本発明に係るパイプライン構成７０−ティン
グ加算器の一例での全体構成を示したものである。これ
によると第１ステージ２においては加算器在入力データ
１−２、加算器右入力データ１−３より符号（Ｓ）デー
タの分離抽出、仮数■データの分離抽出・比較、指数■
データの分離抽出・比較が行なわれるようになっている
。即ち、同時に転送されてくる入力データ１−２゜１−
３に含まれる１ピット符号データはそれぞれレジスタ１
２．１１に、また、２３ビツト仮数データは３２ビット
レジスタ２５．２６にそれぞれセットされるが、仮数デ
ータの場合には１．Ｆといった形でセットされるもの′
となっている。仮数データは本来の形に復元されるわけ
である。一方、仮数データは比較器２１にて比較され、
入力データ１−２に係る仮数データと入力データ１−３
に係るそれとの大小判定結果１−８はレジスタ２２にセ
ットされるが、これが後に如何に利用されるかは後述す
るところである。更に入力データ１−２゜１−３より分
離抽出された８ビツト指数データは減算器１５にてその
大小関係と指数差が求められる。この場合での大小判定
結果１−５、指数差（データ形式は絶対値または２の補
数）１−１９はそれぞれレジスタ１６．１７にセットさ
れるが、その大小判定結果１−５によシセレクタ１３を
介しては犬なる指数データがレジスタ１４にセットされ
るようになっている。この犬なる指数データを基準にし
て以下演算が行なわれるわけである。
。第３図は本発明に係るパイプライン構成７０−ティン
グ加算器の一例での全体構成を示したものである。これ
によると第１ステージ２においては加算器在入力データ
１−２、加算器右入力データ１−３より符号（Ｓ）デー
タの分離抽出、仮数■データの分離抽出・比較、指数■
データの分離抽出・比較が行なわれるようになっている
。即ち、同時に転送されてくる入力データ１−２゜１−
３に含まれる１ピット符号データはそれぞれレジスタ１
２．１１に、また、２３ビツト仮数データは３２ビット
レジスタ２５．２６にそれぞれセットされるが、仮数デ
ータの場合には１．Ｆといった形でセットされるもの′
となっている。仮数データは本来の形に復元されるわけ
である。一方、仮数データは比較器２１にて比較され、
入力データ１−２に係る仮数データと入力データ１−３
に係るそれとの大小判定結果１−８はレジスタ２２にセ
ットされるが、これが後に如何に利用されるかは後述す
るところである。更に入力データ１−２゜１−３より分
離抽出された８ビツト指数データは減算器１５にてその
大小関係と指数差が求められる。この場合での大小判定
結果１−５、指数差（データ形式は絶対値または２の補
数）１−１９はそれぞれレジスタ１６．１７にセットさ
れるが、その大小判定結果１−５によシセレクタ１３を
介しては犬なる指数データがレジスタ１４にセットされ
るようになっている。この犬なる指数データを基準にし
て以下演算が行なわれるわけである。
次に第２ステージ３での動作について説明すれば、この
ステージ３では加減算モードの判定、演算結果の符号判
定、演算モードの判定、仮数の演算がそれぞれ行なわれ
るようになっている。後にその具体的構成を示すが、加
減算モード判定部１８ではレジスタ１１．１２からの符
号データ１−１２．１−１３（！：マイクロプログラム
コントローラからの演算（加減）モード指定信号１−１
とにもとづき実際の加減算モード信号１−７が得られる
ようになっている。例えば一方の入力データが負である
場合に演算モード指定信号１−１が加算を指定していれ
ば、加減算モード信号１−７は結果的に減算モードとし
て得られるものである。また、最終的な演算結果の符号
は符号データ１−１２゜１−１３、演算モード指定信号
１−１、（指数）大小判定結果１−６、指数差１−２１
および（仮数）大小判定結果１−９よシ判定される。演
算結果符号判定部３６によシ演算結果符号１−１１が得
られたうえレジスタ２４にセットされるわけであるが、
演算結果符号判定部３６の具体的構成についても後述す
るところである。更に演算ユニット３１にて行なわれる
演算モードは演算モード判定部２３によって判定される
。加減算モード信号１−７、（指数）大小判定結果１−
６、（仮数）大小判定結果１−９および指数差１−２１
よシ演算モード判定部２３によって演算モード信号１−
１０が得られ、これによシ演算ユニツ）３１で如何なる
演算が２つの仮数間で行なわれるかが指定されるもので
ある。演算モード信号１−１０が加算を指定している場
合には桁合せ済の２つの仮数データ（絶対値）間で加算
が、まだ、減算が指定されている場合には同様に処理さ
れている２つの仮数データ間で犬なるものよシ小なるも
のを減じるといった減算が演算ユニット３１で行なわれ
るわけである。この演算モード判定部２３についてもそ
の具体的構成を後述するところであるが、演算ユニット
３１での仮数データの演算は以下のようにして行なわれ
るようになっている。
ステージ３では加減算モードの判定、演算結果の符号判
定、演算モードの判定、仮数の演算がそれぞれ行なわれ
るようになっている。後にその具体的構成を示すが、加
減算モード判定部１８ではレジスタ１１．１２からの符
号データ１−１２．１−１３（！：マイクロプログラム
コントローラからの演算（加減）モード指定信号１−１
とにもとづき実際の加減算モード信号１−７が得られる
ようになっている。例えば一方の入力データが負である
場合に演算モード指定信号１−１が加算を指定していれ
ば、加減算モード信号１−７は結果的に減算モードとし
て得られるものである。また、最終的な演算結果の符号
は符号データ１−１２゜１−１３、演算モード指定信号
１−１、（指数）大小判定結果１−６、指数差１−２１
および（仮数）大小判定結果１−９よシ判定される。演
算結果符号判定部３６によシ演算結果符号１−１１が得
られたうえレジスタ２４にセットされるわけであるが、
演算結果符号判定部３６の具体的構成についても後述す
るところである。更に演算ユニット３１にて行なわれる
演算モードは演算モード判定部２３によって判定される
。加減算モード信号１−７、（指数）大小判定結果１−
６、（仮数）大小判定結果１−９および指数差１−２１
よシ演算モード判定部２３によって演算モード信号１−
１０が得られ、これによシ演算ユニツ）３１で如何なる
演算が２つの仮数間で行なわれるかが指定されるもので
ある。演算モード信号１−１０が加算を指定している場
合には桁合せ済の２つの仮数データ（絶対値）間で加算
が、まだ、減算が指定されている場合には同様に処理さ
れている２つの仮数データ間で犬なるものよシ小なるも
のを減じるといった減算が演算ユニット３１で行なわれ
るわけである。この演算モード判定部２３についてもそ
の具体的構成を後述するところであるが、演算ユニット
３１での仮数データの演算は以下のようにして行なわれ
るようになっている。
即ち、レジスタ２５．２６からの仮数データについては
先ず桁合せが行なわれる。既にレジスタ１６からは指数
の大小判定結果１−６が得られているが、これにより小
なる指数データに係る仮数データをセレクタ２７で選択
したうえレジスタ１７からの指数差１−２１分だけシフ
タ２８において右方向へシフトせしめることによって桁
合せが行なわれるものである。犬なる指数データに係る
仮数データとこれに桁合せされた仮数データとは指数デ
ータの大小判定結果１−６によって制御されるセレクタ
２９．３０を介し演算ユニット３１で演算されるが、如
何なる演算が行なわれるかは演算モード判定部２３によ
っているわけである。
先ず桁合せが行なわれる。既にレジスタ１６からは指数
の大小判定結果１−６が得られているが、これにより小
なる指数データに係る仮数データをセレクタ２７で選択
したうえレジスタ１７からの指数差１−２１分だけシフ
タ２８において右方向へシフトせしめることによって桁
合せが行なわれるものである。犬なる指数データに係る
仮数データとこれに桁合せされた仮数データとは指数デ
ータの大小判定結果１−６によって制御されるセレクタ
２９．３０を介し演算ユニット３１で演算されるが、如
何なる演算が行なわれるかは演算モード判定部２３によ
っているわけである。
ここで演算ユニット左入力としての仮数データをＦＤＬ
、右入力としての仮数データをＦ’ＤＢとすれハ、演算
ユニット３１においては演算モード信号１−１０が加算
を指定している場合にはＦＤＬ＋ＦＤａの演算が、また
、減算を指定している場合にはＦＤＬ ＦＤｕ（ＦＤ
ｂ≧Ｆ Ｄ Ｒ）の場合）またはＦＤＲ−ＦＤＬ （Ｆ
Ｄｉ：２ＦＤｈの場合）の演算が行なわれるものである
。したがって、仮数演算結果１−２０は常に絶対値化さ
れたものとして得られるわけである。仮数演算結果１−
２０はレジスタ３４にセットされるが、この際に正規化
シフト検出回路３２によシ仮数演算結果１−２０を正規
化するためのシフト方向とシフト数が検出されるように
なっている。
、右入力としての仮数データをＦ’ＤＢとすれハ、演算
ユニット３１においては演算モード信号１−１０が加算
を指定している場合にはＦＤＬ＋ＦＤａの演算が、また
、減算を指定している場合にはＦＤＬ ＦＤｕ（ＦＤ
ｂ≧Ｆ Ｄ Ｒ）の場合）またはＦＤＲ−ＦＤＬ （Ｆ
Ｄｉ：２ＦＤｈの場合）の演算が行なわれるものである
。したがって、仮数演算結果１−２０は常に絶対値化さ
れたものとして得られるわけである。仮数演算結果１−
２０はレジスタ３４にセットされるが、この際に正規化
シフト検出回路３２によシ仮数演算結果１−２０を正規
化するためのシフト方向とシフト数が検出されるように
なっている。
これは、例えば仮数演算結果１−２０が０．０１０１・
・・であれば１．Ｏｌ・・・・・・といった形にすべく
左方向に２ビット分シフトさせる必要があシ、また、仮
数演算結果１−２０が１１．１０１・・・・・・であれ
ば１．１１０１・・・といった形にすべく右方向に１ビ
ット分シフトさせる必要があるからである。正規化のた
めのシフト方向情報を含むシフト数はレジスタ３３にセ
ットされるが、このシフト数にもとづき第３ステージ４
において指数データの補正と仮数演算結果の正規化シフ
ト処理が行なわれるところとなるものである。
・・であれば１．Ｏｌ・・・・・・といった形にすべく
左方向に２ビット分シフトさせる必要があシ、また、仮
数演算結果１−２０が１１．１０１・・・・・・であれ
ば１．１１０１・・・といった形にすべく右方向に１ビ
ット分シフトさせる必要があるからである。正規化のた
めのシフト方向情報を含むシフト数はレジスタ３３にセ
ットされるが、このシフト数にもとづき第３ステージ４
において指数データの補正と仮数演算結果の正規化シフ
ト処理が行なわれるところとなるものである。
即ち、第３ステージ４においてはレジスタ３４からの仮
数演算結果はシフタ３５で正規化シフト検出回路３２に
よる制御下に右方向に１ビツト分シフトされるか、ある
いは左方向に検出シフト数相轟のビット数分だけシフト
されるものとなっている。仮数演算結果が１．０１・・
・・・・といった形であれば何等シフト処理が要されな
いことは勿論である。
数演算結果はシフタ３５で正規化シフト検出回路３２に
よる制御下に右方向に１ビツト分シフトされるか、ある
いは左方向に検出シフト数相轟のビット数分だけシフト
されるものとなっている。仮数演算結果が１．０１・・
・・・・といった形であれば何等シフト処理が要されな
いことは勿論である。
一方、第２ステージ３におけるレジスタ１９ｖＣは犬な
る指数データがセットされているが、この指数データは
加算ユニット２０でレジスタ３３からのＣ，，Ｊ ト数
と加算されることによって補正されるものである。右方
向に仮数演算結果がシフトされる場合は１加算され、ま
た、左方向にシフトされる場合にはそのシフト数分だけ
減算されるわけである。したがって、入力データ１−２
．１−３の加減算結果１−４はレジスタ２４、加Ｘ−ニ
ット２０およびシフタ３５の出力を第１図に示す如くの
フォーマットの形になるべく配列することによって容易
に得られるものである。
る指数データがセットされているが、この指数データは
加算ユニット２０でレジスタ３３からのＣ，，Ｊ ト数
と加算されることによって補正されるものである。右方
向に仮数演算結果がシフトされる場合は１加算され、ま
た、左方向にシフトされる場合にはそのシフト数分だけ
減算されるわけである。したがって、入力データ１−２
．１−３の加減算結果１−４はレジスタ２４、加Ｘ−ニ
ット２０およびシフタ３５の出力を第１図に示す如くの
フォーマットの形になるべく配列することによって容易
に得られるものである。
第４図は加減算モード判定部の一例での具体的回路構成
を示したものである。これによると減算モードとすべき
場合としては入力データが互いに異符号であって演算モ
ード指定信号１−１が加算を指定している場合と、同一
符号であって減算を指定している場合とがある。図示の
如く排他的論理和ゲー）１８−１は異符号か同一符号か
を検出するだめのものであり、演算モード指定信号１−
１の２ビツトはそれぞれ加算、減算を指定するようにな
っている。しかして、前者の場合であることをナンドゲ
ー）１８−２によって、後者の場合であることはインバ
ータ１８−３．１８−５およびノアゲ−）１８−４によ
って検出し得るものであシ、これら検出出力をナンドゲ
ー）１８−６によって論理和すれば加減算モード信号１
−７が得られるものである。本例での場合加算モードは
０″として、減算モード１１２として得られるようにな
っている。
を示したものである。これによると減算モードとすべき
場合としては入力データが互いに異符号であって演算モ
ード指定信号１−１が加算を指定している場合と、同一
符号であって減算を指定している場合とがある。図示の
如く排他的論理和ゲー）１８−１は異符号か同一符号か
を検出するだめのものであり、演算モード指定信号１−
１の２ビツトはそれぞれ加算、減算を指定するようにな
っている。しかして、前者の場合であることをナンドゲ
ー）１８−２によって、後者の場合であることはインバ
ータ１８−３．１８−５およびノアゲ−）１８−４によ
って検出し得るものであシ、これら検出出力をナンドゲ
ー）１８−６によって論理和すれば加減算モード信号１
−７が得られるものである。本例での場合加算モードは
０″として、減算モード１１２として得られるようにな
っている。
次忙演算モード判定部の一例での具体的回路構成につい
て説明する。演算モード判定部の機能は既に述べた如く
仮数データ間で加算を行なうか、または犬なる仮数デー
タよシ小なる仮数データを減じるといった演算指定を演
算ユニットに対し行なうものであるが、この場合加算の
場合は何等問題は生じない。問題は減算を行なう場合で
ある。
て説明する。演算モード判定部の機能は既に述べた如く
仮数データ間で加算を行なうか、または犬なる仮数デー
タよシ小なる仮数データを減じるといった演算指定を演
算ユニットに対し行なうものであるが、この場合加算の
場合は何等問題は生じない。問題は減算を行なう場合で
ある。
上記のようにして減算を行なう必要があるからである。
第５図はその具体的回路構成を示すが、これによると加
減算モード信号１−７が加算を指定している場合にはそ
のまま加算を指定する演算モード信号１−１０として得
られるようになっている。
減算モード信号１−７が加算を指定している場合にはそ
のまま加算を指定する演算モード信号１−１０として得
られるようになっている。
しかし、減算を指定している場合はＦ Ｄ Ｌ、 ＦＤ
Ｈの大小関係を判定したうえＦＤｈ ＦＤＲかＦＤＲ
−Ｆ Ｄ Ｌの減算を行なう必要がある。先ずＦＤｉＦ
Ｄ ｘ、の減算が行なわれる場合としては、指数デー
タが同一であってレジスタ２２からの（仮数）大／Ｊ％
判定結果１−９が入力データ１−３に係る仮数データが
入力データ１−２に係るそれよりも犬のとき、または入
力データ１−３に係る指数データが入力データ１−２に
係るそれよシも犬のときである。図示の如くレジスタ１
７からの指数差１−２１はインバータ２３−１を介して
ナントゲート２３−２で指数が同一か否かが検出される
ようになっている。しかして、レジスタ２２からの（仮
数）大小判定結果１−９が入力データ１−３に係る仮数
データが犬であることを示している場合にはノアゲート
２３−３を介しＡ−０−Ｉ ゲート２３−４よシその旨
が得られるものである。また、レジスタ１６からのく指
数）大小判定結果１−６が入力データ１−３に係る指数
データが大であることを示している場合にもＡ−０−Ｉ
ゲー）２３−４よシその旨が得られることになる。即ち
、ＦＤＩＩ ＦＤＬ （Ｄ演算はＡ−０−Ｉゲー）２
３−４の出力が′０”のとき行なわれるものである。次
にＦＤＬ ＰＤＩＩ の演算が行なわれる場合とし
ては、指数データが同一であってレジスタ２２からの（
仮数）大小判定結果１−９が入力データ１−２に係る仮
数データが入力データ１−３に係るそれよシも大あるい
は同一か、または入力データ１−２に係る指数データが
入力データ１−３に係るそれよりも大であるときに行な
われる。インバータ２３−５およびノアゲ−）２３−６
は前者の場合を、また、インバータ２３−９およびノア
ゲー）２３−７は後者の場合をそれぞれ検出しておｌ）
、Ａ−０−Ｉゲー）２３−８の出力１−１８が′０＃の
場合にＦＤＬ ＦＤＲの演算が行なわれるところとな
るものである。
Ｈの大小関係を判定したうえＦＤｈ ＦＤＲかＦＤＲ
−Ｆ Ｄ Ｌの減算を行なう必要がある。先ずＦＤｉＦ
Ｄ ｘ、の減算が行なわれる場合としては、指数デー
タが同一であってレジスタ２２からの（仮数）大／Ｊ％
判定結果１−９が入力データ１−３に係る仮数データが
入力データ１−２に係るそれよりも犬のとき、または入
力データ１−３に係る指数データが入力データ１−２に
係るそれよシも犬のときである。図示の如くレジスタ１
７からの指数差１−２１はインバータ２３−１を介して
ナントゲート２３−２で指数が同一か否かが検出される
ようになっている。しかして、レジスタ２２からの（仮
数）大小判定結果１−９が入力データ１−３に係る仮数
データが犬であることを示している場合にはノアゲート
２３−３を介しＡ−０−Ｉ ゲート２３−４よシその旨
が得られるものである。また、レジスタ１６からのく指
数）大小判定結果１−６が入力データ１−３に係る指数
データが大であることを示している場合にもＡ−０−Ｉ
ゲー）２３−４よシその旨が得られることになる。即ち
、ＦＤＩＩ ＦＤＬ （Ｄ演算はＡ−０−Ｉゲー）２
３−４の出力が′０”のとき行なわれるものである。次
にＦＤＬ ＰＤＩＩ の演算が行なわれる場合とし
ては、指数データが同一であってレジスタ２２からの（
仮数）大小判定結果１−９が入力データ１−２に係る仮
数データが入力データ１−３に係るそれよシも大あるい
は同一か、または入力データ１−２に係る指数データが
入力データ１−３に係るそれよりも大であるときに行な
われる。インバータ２３−５およびノアゲ−）２３−６
は前者の場合を、また、インバータ２３−９およびノア
ゲー）２３−７は後者の場合をそれぞれ検出しておｌ）
、Ａ−０−Ｉゲー）２３−８の出力１−１８が′０＃の
場合にＦＤＬ ＦＤＲの演算が行なわれるところとな
るものである。
最後に演算結果符号判定部の構成を第６図によシ説明す
る。演算結果符号判定部の機能は文字通シ最終的な入力
データ１−２．１−３の演算結果１−４の符号を判定す
るためのものであシ、その符号は入力データ１−２．１
−３の絶対値の大小関係、演算指定モード信号１−１の
モードおよび入力データ１−２．１−３の符号によって
決定されることは明らかである。以下の表は１６通りの
演算態様での演算結果の符号を示したものである。
る。演算結果符号判定部の機能は文字通シ最終的な入力
データ１−２．１−３の演算結果１−４の符号を判定す
るためのものであシ、その符号は入力データ１−２．１
−３の絶対値の大小関係、演算指定モード信号１−１の
モードおよび入力データ１−２．１−３の符号によって
決定されることは明らかである。以下の表は１６通りの
演算態様での演算結果の符号を示したものである。
但し、ＳＬ、ＳＲはそれぞれ入力データ１−２゜１−３
の符号を、また、Ｌ、Ｒは入力データ１−２゜１−３の
絶対値を、更に加算モード、減算モードは演算指定モー
ド信号１−１のモードを示すものとなっている。
の符号を、また、Ｌ、Ｒは入力データ１−２゜１−３の
絶対値を、更に加算モード、減算モードは演算指定モー
ド信号１−１のモードを示すものとなっている。
表
この表においてＬ＞Ｒの場合は６１”を、また、Ｌ＜Ｒ
の場合には′０″を示している。
の場合には′０″を示している。
図示の如く８ビツトの指数差１−２１はイン／く一タ３
６−１を介してナントゲート３６−２に入力されること
によって入力データ１−２．１−３の指数が同一か否か
が検出されるが、同一の場合にはインバータ３６−３お
よびノアゲート３６−４によシ入カデータ１−２に係る
仮数が入力データ１−３に係るそれよりも犬あるいはそ
れに同一か否かが検出されるようになっている。また、
指数が同一でない場合は（指数）大小判定結果１−６に
もとづきインバータ３６−５．３６−７およびナントゲ
ート３６−６によ、？Ｌ＞Ｒであることが検出され、結
果的にノアゲー）３６−８の出力としてはＬ≧Ｒの場合
＠ Ｏｊｌが、Ｒ＞Ｌの場合には′１”が得られるもの
である。したがって、符号データ１−１２．１−１３お
よび２ビツト演算指定モ一ド信号１−ｉ（１−１５；減
算モード信号、１−１６；加算モード信号）をも考慮し
演算結果が正になる場合を考えれば、演算態様（１１，
（３１゜（４）、 （６１，（力、 ｆ８）、 （９１
，（１４）においては演算結果が正になることが判る。
６−１を介してナントゲート３６−２に入力されること
によって入力データ１−２．１−３の指数が同一か否か
が検出されるが、同一の場合にはインバータ３６−３お
よびノアゲート３６−４によシ入カデータ１−２に係る
仮数が入力データ１−３に係るそれよりも犬あるいはそ
れに同一か否かが検出されるようになっている。また、
指数が同一でない場合は（指数）大小判定結果１−６に
もとづきインバータ３６−５．３６−７およびナントゲ
ート３６−６によ、？Ｌ＞Ｒであることが検出され、結
果的にノアゲー）３６−８の出力としてはＬ≧Ｒの場合
＠ Ｏｊｌが、Ｒ＞Ｌの場合には′１”が得られるもの
である。したがって、符号データ１−１２．１−１３お
よび２ビツト演算指定モ一ド信号１−ｉ（１−１５；減
算モード信号、１−１６；加算モード信号）をも考慮し
演算結果が正になる場合を考えれば、演算態様（１１，
（３１゜（４）、 （６１，（力、 ｆ８）、 （９１
，（１４）においては演算結果が正になることが判る。
図示の如く符号データ１−１２゜１−１３はそれぞれイ
ンバータ３６−１１．３６−１０によって、また、ノア
ゲー）３６−８の出力はインバータ３６−９によって反
転されるようになっているが、ナントゲート３６−１２
．３６−１３．３６−１４、３６−１５によっては演算
態様（１１，（９１が、また、ナントゲート３６−１６
．３６−１７．３６−１８ およびインバータ３６−
１９によっては演算態様（３１，（４）。
ンバータ３６−１１．３６−１０によって、また、ノア
ゲー）３６−８の出力はインバータ３６−９によって反
転されるようになっているが、ナントゲート３６−１２
．３６−１３．３６−１４、３６−１５によっては演算
態様（１１，（９１が、また、ナントゲート３６−１６
．３６−１７．３６−１８ およびインバータ３６−
１９によっては演算態様（３１，（４）。
（力、（８）が、更にナントゲート３６−２０．３６−
２１゜３６−２２．３６−２３によっては演算態様（６
１，（９１が検出されることが判る。したがって、ナン
トゲート３６−１５．３６−２３およびインバータ３６
−１９の出力をナントゲート３６−２４、インバータ３
６−２５を介して得るようにすれば、演算結果符号１−
１１は正の場合は′０ｍとして、負の場合は′″１＃と
じて得られるものである。
２１゜３６−２２．３６−２３によっては演算態様（６
１，（９１が検出されることが判る。したがって、ナン
トゲート３６−１５．３６−２３およびインバータ３６
−１９の出力をナントゲート３６−２４、インバータ３
６−２５を介して得るようにすれば、演算結果符号１−
１１は正の場合は′０ｍとして、負の場合は′″１＃と
じて得られるものである。
以上説明したように本発明による場合は、仮数について
の演算結果は常に絶対値として得られることから、パイ
プラインとして構成された場合であってもステージ数は
増加されなく、特にスカシ演算時での演算性能は低下さ
れないといった効果がある。
の演算結果は常に絶対値として得られることから、パイ
プラインとして構成された場合であってもステージ数は
増加されなく、特にスカシ演算時での演算性能は低下さ
れないといった効果がある。
第１図は、単精度フローティングデータの７オ−マット
をＩＥＥＥ標準のものとして示す図、第２図は、パイプ
ライン構成のフロＴティング加算器の概要構成を示す図
、第３図は、本発明に係るパイプライン構成フローティ
ング加算器の一例での全体構成を示す図、第４図は、そ
の構成における加減算モード判定部の一例での具体的回
路構成を示す図、第５図、第６図は、同じく演算モード
判定部、演算結果符号判定部の一例での具体的回路構成
を示す図である。 ２・・・パイプライン加算器第１ステージ、３・・・バ
イプライ／加算器第２ステージ、４・・・パイプライン
加算器第３ステージ、１１，１２，１４．１６゜１７．
１９，２２，２４，２５，２６．３３゜３４・・・レジ
スタ、１３．２７，２９．３０・・・セレクタ、１５・
・・減算器、１８・・・加減算モード判定部、２０・・
・加算ユニット、２１・・・比較器、２３・・・演算モ
ード判定部、２８．３５・・・シフタ、３１・・・演算
ユニット、３２・・・正規化シフト検出回路、３６・・
・演算結果符号判定部。 代理人 弁理士 秋本正実 奉 ｌ 日 第 ２ 目 ／−２ 第１頁の続き ■出 願 人 日立エンジニアリング株式会社日立市幸
町３丁目２番１号 ４４−
をＩＥＥＥ標準のものとして示す図、第２図は、パイプ
ライン構成のフロＴティング加算器の概要構成を示す図
、第３図は、本発明に係るパイプライン構成フローティ
ング加算器の一例での全体構成を示す図、第４図は、そ
の構成における加減算モード判定部の一例での具体的回
路構成を示す図、第５図、第６図は、同じく演算モード
判定部、演算結果符号判定部の一例での具体的回路構成
を示す図である。 ２・・・パイプライン加算器第１ステージ、３・・・バ
イプライ／加算器第２ステージ、４・・・パイプライン
加算器第３ステージ、１１，１２，１４．１６゜１７．
１９，２２，２４，２５，２６．３３゜３４・・・レジ
スタ、１３．２７，２９．３０・・・セレクタ、１５・
・・減算器、１８・・・加減算モード判定部、２０・・
・加算ユニット、２１・・・比較器、２３・・・演算モ
ード判定部、２８．３５・・・シフタ、３１・・・演算
ユニット、３２・・・正規化シフト検出回路、３６・・
・演算結果符号判定部。 代理人 弁理士 秋本正実 奉 ｌ 日 第 ２ 目 ／−２ 第１頁の続き ■出 願 人 日立エンジニアリング株式会社日立市幸
町３丁目２番１号 ４４−
Claims (1)
- 【特許請求の範囲】 １、仮数データが絶対値で表現されている２つの同一精
度フローティングデータを加減算し、加減算結果を仮数
データが絶対値で表現されたものとして得るフローティ
ング加算器にして、指数データの差を求めたうえ該デー
タの大小判定、該判定の結果によって犬なる指数データ
を選択する第１の手段と、仮数データの大小判定を行な
う第２の手段と、外部演算モード指定信号、符号データ
、指数データ犬／ｈ判定結果、指数データ差および仮数
デ〒り大小判定結果にもとづいて仮数データの具体的演
算態様、最終的演算結果の符号データをそれぞれ判定す
る第３．第４の手段と、指数データ大小判定結果および
指数データ差にもとづき指数データ小に係る仮数データ
の指数データ大に係る仮数データに対する桁合せを行な
ったうえ該仮数データを演算態様判定結果に応じて演算
し、該演算結果よシ正規化のためのシフト数およびシフ
ト方向を検出する第５の手段と、選択された大なる指数
データ、仮数データの演算結果をそれぞれ正規化のため
のシフト数およびシフト方向に応じて補正する第６．第
７の手段とからなる構成を特徴とする７０−ティング加
算器。 ２、少なくとも第１ステージに第１の手段、第２ステー
ジに第３Ｉ第４および第５の手段、第３ステージに第６
および第７の手段を含み、第１．第２のステージ最終段
には各種データを一時記憶する手段が設けられパイプラ
イン動作可とされる特許請求の範囲第４項記載の７０−
ティング加算器。 ３、第２の手段が第１ステージに含まれる特許請求の範
囲第２項記載の７０−ティング加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062294A JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
| US06/599,167 US4644490A (en) | 1983-04-11 | 1984-04-11 | Floating point data adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062294A JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188740A true JPS59188740A (ja) | 1984-10-26 |
| JPH0474743B2 JPH0474743B2 (ja) | 1992-11-27 |
Family
ID=13195948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062294A Granted JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644490A (ja) |
| JP (1) | JPS59188740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719589A (en) * | 1983-12-28 | 1988-01-12 | Nec Corporation | Floating-point adder circuit |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61213927A (ja) * | 1985-03-18 | 1986-09-22 | Hitachi Ltd | 浮動小数点演算処理装置 |
| JPH07104771B2 (ja) * | 1985-05-10 | 1995-11-13 | 株式会社日立製作所 | 計算機 |
| US4825400A (en) * | 1986-01-13 | 1989-04-25 | General Electric Company | Floating point accumulator circuit |
| JPH0650462B2 (ja) * | 1986-02-18 | 1994-06-29 | 日本電気株式会社 | シフト数制御回路 |
| US4751665A (en) * | 1986-02-24 | 1988-06-14 | International Business Machines Corporation | Systolic super summation device |
| US4858166A (en) * | 1986-09-19 | 1989-08-15 | Performance Semiconductor Corporation | Method and structure for performing floating point comparison |
| DE3681591D1 (de) * | 1986-10-31 | 1991-10-24 | Ibm | Verfahren und schaltungsanordnung zur addition von gleitkommazahlen. |
| JP2558669B2 (ja) * | 1986-12-29 | 1996-11-27 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US4858165A (en) * | 1987-06-19 | 1989-08-15 | Digital Equipment Corporation | Apparatus and method for acceleration of effective subtraction procedures by the approximation of the absolute value of the exponent argument difference |
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| JPH01204138A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 演算回路 |
| JP2695178B2 (ja) * | 1988-03-11 | 1997-12-24 | 富士通株式会社 | 演算回路 |
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| JP2693800B2 (ja) * | 1988-12-28 | 1997-12-24 | 甲府日本電気株式会社 | 浮動小数点データ総和演算回路 |
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Citations (2)
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| JPS55121483A (en) * | 1979-03-07 | 1980-09-18 | Ibm | Absolute difference generation mechanism |
Family Cites Families (5)
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-
1983
- 1983-04-11 JP JP58062294A patent/JPS59188740A/ja active Granted
-
1984
- 1984-04-11 US US06/599,167 patent/US4644490A/en not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JPS54157050A (en) * | 1978-05-31 | 1979-12-11 | Matsushita Electric Works Ltd | Difference operation circuit |
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| US4719589A (en) * | 1983-12-28 | 1988-01-12 | Nec Corporation | Floating-point adder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474743B2 (ja) | 1992-11-27 |
| US4644490A (en) | 1987-02-17 |
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