JPS61213927A - 浮動小数点演算処理装置 - Google Patents
浮動小数点演算処理装置Info
- Publication number
- JPS61213927A JPS61213927A JP60053975A JP5397585A JPS61213927A JP S61213927 A JPS61213927 A JP S61213927A JP 60053975 A JP60053975 A JP 60053975A JP 5397585 A JP5397585 A JP 5397585A JP S61213927 A JPS61213927 A JP S61213927A
- Authority
- JP
- Japan
- Prior art keywords
- rounding
- arithmetic
- signal
- carry
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49957—Implementation of IEEE-754 Standard
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、浮動小数点演算処理装置に係り、特に丸め処
理を高速に実行するのに好適な浮動小数点演算処理装置
に関する。
理を高速に実行するのに好適な浮動小数点演算処理装置
に関する。
浮動小数点演算結果を丸め処理する方法としては、例え
ば米国特許第４，４６８，７４８号がある。正規化を終
えた仮数部演算結果（６４ビツト）を、単精度（仮数部
２４ビツト）または倍精度（仮数部５６ビツト）に丸め
るために、単精度または倍精度での仮数部のＬ Ｓ Ｂ
（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔＢｉｔ）に続
（（）ｕａｒｄ １３ｉｔｓ （丸め処理を決定するた
めの８ビツト）を調べて、切上げる＜ＬｓＢに１を加え
る）か切捨てるかを決定しながら、仮数部演算結果（６
４ビツト）の内、単精度または倍精度での仮数部の範囲
に対してはＯと加算し他の部分に対しては０との論理積
を得る。切上げる場合には、６４ビツト幅仮数部演算器
の最下位ビットに加えられたキャリー人力が、０との論
理積を行っている部分では伝搬されて、所望の仮数部Ｌ
ＳＢに加算されるようにしている。
ば米国特許第４，４６８，７４８号がある。正規化を終
えた仮数部演算結果（６４ビツト）を、単精度（仮数部
２４ビツト）または倍精度（仮数部５６ビツト）に丸め
るために、単精度または倍精度での仮数部のＬ Ｓ Ｂ
（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔＢｉｔ）に続
（（）ｕａｒｄ １３ｉｔｓ （丸め処理を決定するた
めの８ビツト）を調べて、切上げる＜ＬｓＢに１を加え
る）か切捨てるかを決定しながら、仮数部演算結果（６
４ビツト）の内、単精度または倍精度での仮数部の範囲
に対してはＯと加算し他の部分に対しては０との論理積
を得る。切上げる場合には、６４ビツト幅仮数部演算器
の最下位ビットに加えられたキャリー人力が、０との論
理積を行っている部分では伝搬されて、所望の仮数部Ｌ
ＳＢに加算されるようにしている。
この方法は、４ビツトスライスの演算器で論理積を行う
とキャリーが伝搬されることを利用して、丸め処理の決
定と実行（実際には、最下位ビットへのキャリー人力を
切上げまたは切捨てに従い操作するだけで済む。）を同
時に行うものである。
とキャリーが伝搬されることを利用して、丸め処理の決
定と実行（実際には、最下位ビットへのキャリー人力を
切上げまたは切捨てに従い操作するだけで済む。）を同
時に行うものである。
しかし、６４ビツト幅演算器を上位２４ビツト。
下位８ピツト、および中央の３２ビツトの３つの部分に
分けて制御する必要があった。また、この方法では、第
９図（２）に示すようなＩＥＥＥ標準の倍精度浮動小数
点フォーマットでの丸め処理がうまくできない。という
のは、演算する場合に整数部も含めて仮数部５３ビツト
として扱うため、ＬＳＢが４ピツトスライスした演算器
内の最上位に来るからである。また、丸め処理する前の
仮数部が最大値のときに切上げると仮数部があふれてし
壕うこと、すなわち丸め処理に伴う仮数部オーバーフロ
ーの処理に時間がかかる問題があった。
分けて制御する必要があった。また、この方法では、第
９図（２）に示すようなＩＥＥＥ標準の倍精度浮動小数
点フォーマットでの丸め処理がうまくできない。という
のは、演算する場合に整数部も含めて仮数部５３ビツト
として扱うため、ＬＳＢが４ピツトスライスした演算器
内の最上位に来るからである。また、丸め処理する前の
仮数部が最大値のときに切上げると仮数部があふれてし
壕うこと、すなわち丸め処理に伴う仮数部オーバーフロ
ーの処理に時間がかかる問題があった。
本発明の目的は、■ＥＥＥ推奨事項に準拠した浮動小数
点演算での丸め処理を高速に実行する浮動小数点演算処
理装置を提供するととである。
点演算での丸め処理を高速に実行する浮動小数点演算処
理装置を提供するととである。
ＩＢＥＥ Ｔａ５ｋ ｐ７５４では、第９図（３）に
示すような拡張精度浮動小数点フォーマットで浮動小数
点演算を行うことを推奨している。また、丸め処理に対
しては第１０図に示すようにＬＳＢに続（（）ｕａｒｄ
Ｂｉｔ 、 １（ｏｕｎｄ １３ｆｔ 、 ５ｔｉｃ
ｋｙ １３ｉｔ（ＬＳＢより第３番目以降の全ビットの
論理和の値を持つ）の３ビツトとＬＳＢおよびＳｉｇｎ
Ｂｉｔとを調べて、ユーザーが指定可能な４モード（
Ｒ，Ｎ。
示すような拡張精度浮動小数点フォーマットで浮動小数
点演算を行うことを推奨している。また、丸め処理に対
しては第１０図に示すようにＬＳＢに続（（）ｕａｒｄ
Ｂｉｔ 、 １（ｏｕｎｄ １３ｆｔ 、 ５ｔｉｃ
ｋｙ １３ｉｔ（ＬＳＢより第３番目以降の全ビットの
論理和の値を持つ）の３ビツトとＬＳＢおよびＳｉｇｎ
Ｂｉｔとを調べて、ユーザーが指定可能な４モード（
Ｒ，Ｎ。
ＲＰ、ＲＭ、ＲＺ）の内いずれかの丸めモードと第９図
に示す３種の精度の内いずれかの指定された丸め精度と
に従い、第１１図に示す規則により丸めることを推奨し
ている。
に示す３種の精度の内いずれかの指定された丸め精度と
に従い、第１１図に示す規則により丸めることを推奨し
ている。
第１２図はＩＥＥＥ標準に準拠した一般的な浮動小数点
加減算の実行処理フローを示している。
加減算の実行処理フローを示している。
まず、２つのオペランドの指数部の差を求めて（ｌＯ）
、指数が小さい方のオペランドの仮数部を指数の差だけ
右ヘシフトし、加算または減算を実行する（２０）。シ
フトに際しては、）ｌ、ｏｕｎｄＢｉｔ以降にシフトさ
れる全ビットの論理和が５ｔｉｃｋｙ Ｂｉｔに反映さ
れなければならない。次に、ステップ２０での演算結果
をＭＳ Ｂ （Ｍｏｓｔ Ｓｉｇｎ−１ｆｃａｎｔ Ｂ
ｉｔ ）よシも先行するＯビットの数だけ左ヘシフトし
、シフトした数だけ指数部から減算する（３０）。そし
て、ステップ３ｏの結果に対し前述の丸め処理を行う（
４０）。最後に、丸め処理により仮数部がオーバーフロ
ーしたか否かを調べ、オーバーフローしていると、仮数
部を右へ１ビツトシフトし、指数部に１を加えて実行を
終了する（５０）。
、指数が小さい方のオペランドの仮数部を指数の差だけ
右ヘシフトし、加算または減算を実行する（２０）。シ
フトに際しては、）ｌ、ｏｕｎｄＢｉｔ以降にシフトさ
れる全ビットの論理和が５ｔｉｃｋｙ Ｂｉｔに反映さ
れなければならない。次に、ステップ２０での演算結果
をＭＳ Ｂ （Ｍｏｓｔ Ｓｉｇｎ−１ｆｃａｎｔ Ｂ
ｉｔ ）よシも先行するＯビットの数だけ左ヘシフトし
、シフトした数だけ指数部から減算する（３０）。そし
て、ステップ３ｏの結果に対し前述の丸め処理を行う（
４０）。最後に、丸め処理により仮数部がオーバーフロ
ーしたか否かを調べ、オーバーフローしていると、仮数
部を右へ１ビツトシフトし、指数部に１を加えて実行を
終了する（５０）。
これに対し第２図は、本発明を用いた場合の浮動小数点
加減算の実行処理フローを示している。
加減算の実行処理フローを示している。
図において６０および７０での処理は第１２図での１０
および２０の処理と同じであるが、８ｏでは７０の演算
結果ｔ−ＭＳＢよりも先行するθビットの数だけ左ヘシ
フトし、演算器で０との加算を゛行う。これと同時に、
シフトした仮数部において前述の丸め処理に必要な各ピ
ラトラ調べ、ユーザー指定の丸めモードに従った丸め処
理を決定する。
および２０の処理と同じであるが、８ｏでは７０の演算
結果ｔ−ＭＳＢよりも先行するθビットの数だけ左ヘシ
フトし、演算器で０との加算を゛行う。これと同時に、
シフトした仮数部において前述の丸め処理に必要な各ピ
ラトラ調べ、ユーザー指定の丸めモードに従った丸め処
理を決定する。
この結果丸め処理として桁上げを行う場合には、ユーザ
ー指定の丸め精度に対応するＬＳＨに１が加算されるよ
うにキャリー発生器を操作して丸め処理を行い、ＬＳＢ
より下の全ビットには、演算結果としてＯを出力する。
ー指定の丸め精度に対応するＬＳＨに１が加算されるよ
うにキャリー発生器を操作して丸め処理を行い、ＬＳＢ
より下の全ビットには、演算結果としてＯを出力する。
さらに、丸め処理用の各ビットを調べるときに、丸め処
理により仮数部オーバーフローが発生するか否か、すな
わち仮数部が各精度における最大値を示しているか否か
を検出する。仮数部が最大値でかつ丸め処理として切上
げを行う場合には、仮数部オーバーフローと判定し、そ
の旨を指数部へ知らせて、仮数部演算結果としては最小
値１．０を出力する。こうすると丸め処理が高速化され
る。
理により仮数部オーバーフローが発生するか否か、すな
わち仮数部が各精度における最大値を示しているか否か
を検出する。仮数部が最大値でかつ丸め処理として切上
げを行う場合には、仮数部オーバーフローと判定し、そ
の旨を指数部へ知らせて、仮数部演算結果としては最小
値１．０を出力する。こうすると丸め処理が高速化され
る。
以下、第１図〜第８図を参照して、本発明の一実施例を
説明する。
説明する。
第１図は、本発明による浮動小数点演算処理装置の全体
構成を示している。この演算処理装置は、ＡおよびＢの
読出し口を持った２ボート・レジスタ・ファイル（１ワ
ード６７ビツト）８００と、一度に左右へ６７ビツトシ
フト可能なシフタ６００と、２つのオペランド間での算
術演算および論理演算を行う６７ビツト幅の演算器ＡＬ
Ｕ１００と、ＡＬＵｌｏｏからの４ビツト毎のキャリー
伝達（ト）１２０とキャリー生成（Ｇ）１３０と最下位
ビットへのキャリー人力２３０および２４０とに基づい
てＡＬＵｌｏｏへ４ビツト毎のキャリー（Ｃ）、すすな
わち桁上げ信号を生成するキャリー発生器（ＣＧ） ３
００と、ＡＬＵｌｏｏのＡ人力データと指定された丸め
モードおよび丸め精度とにより丸め処理を決定する丸め
制御部２００と、ＡＬＵｌｏｏでの演算結果のＭＯＢか
ら先行するＯビットの数を検出する先行ゼロ検出部４０
０と、この先行ゼロ検出部４００からの出力をラッチす
る先行ゼロレジスタ５００と、演算処理装置全体を制御
するコントローラ（ＦＰ−ＣＯＮＴ）と符号演算部およ
び指数演算部（ＳＩＧＮ＆ＥＸＰ ＵＮＩＴ）とを含む
浮動小数点演算制御部７００と、２対１セレクタ９１０
．９２０，９３０，９４０とを主な要素として構成され
る。
構成を示している。この演算処理装置は、ＡおよびＢの
読出し口を持った２ボート・レジスタ・ファイル（１ワ
ード６７ビツト）８００と、一度に左右へ６７ビツトシ
フト可能なシフタ６００と、２つのオペランド間での算
術演算および論理演算を行う６７ビツト幅の演算器ＡＬ
Ｕ１００と、ＡＬＵｌｏｏからの４ビツト毎のキャリー
伝達（ト）１２０とキャリー生成（Ｇ）１３０と最下位
ビットへのキャリー人力２３０および２４０とに基づい
てＡＬＵｌｏｏへ４ビツト毎のキャリー（Ｃ）、すすな
わち桁上げ信号を生成するキャリー発生器（ＣＧ） ３
００と、ＡＬＵｌｏｏのＡ人力データと指定された丸め
モードおよび丸め精度とにより丸め処理を決定する丸め
制御部２００と、ＡＬＵｌｏｏでの演算結果のＭＯＢか
ら先行するＯビットの数を検出する先行ゼロ検出部４０
０と、この先行ゼロ検出部４００からの出力をラッチす
る先行ゼロレジスタ５００と、演算処理装置全体を制御
するコントローラ（ＦＰ−ＣＯＮＴ）と符号演算部およ
び指数演算部（ＳＩＧＮ＆ＥＸＰ ＵＮＩＴ）とを含む
浮動小数点演算制御部７００と、２対１セレクタ９１０
．９２０，９３０，９４０とを主な要素として構成され
る。
本処理装置の浮動小数点加減算実行時の動作を第２図を
用いて説明する。まず、２つのオペランドの指数の差を
指数演算部７００で求める（ステップ６０）。その結果
によシ、次にレジスタ・ファイル８００のＡボートから
読出すデータ８１０とＢボートから読出すデータ８２０
の内で指数が小さい方の仮数部データがシフタ６００へ
の入力となるように、セレクタ９１０および９２０に浮
動小数点演算制御部７００からセレクト信号７１０を出
力する。また、シフタ６００にシフト信号として７２０
を出力するとともに、ＡＬＵｌｏｏのＢ人力データとし
てセレクタ９２０の出力９２５を選択するように、セレ
クタ９３０および９４０にセレクト信号７３０を出力す
る。
用いて説明する。まず、２つのオペランドの指数の差を
指数演算部７００で求める（ステップ６０）。その結果
によシ、次にレジスタ・ファイル８００のＡボートから
読出すデータ８１０とＢボートから読出すデータ８２０
の内で指数が小さい方の仮数部データがシフタ６００へ
の入力となるように、セレクタ９１０および９２０に浮
動小数点演算制御部７００からセレクト信号７１０を出
力する。また、シフタ６００にシフト信号として７２０
を出力するとともに、ＡＬＵｌｏｏのＢ人力データとし
てセレクタ９２０の出力９２５を選択するように、セレ
クタ９３０および９４０にセレクト信号７３０を出力す
る。
次のマシンサイクルでは、演算制御部７００における符
号演算部および指数演算部の演算結果と命令とにより決
められる真の加算または減算を示す信号７４０に基づき
、シフタ６００の出力６１０とセレクタ９４０の出力９
４５との演算をＡＬＵｌｏｏで実行する（ステップ７０
）。このとき、ＡＬＵＩ ００の八人力には、指数が小
さい方の仮数部が、指数の差を示す信号７２０によレジ
スタ６００で右ヘシフトされた値となって入ってくる。
号演算部および指数演算部の演算結果と命令とにより決
められる真の加算または減算を示す信号７４０に基づき
、シフタ６００の出力６１０とセレクタ９４０の出力９
４５との演算をＡＬＵｌｏｏで実行する（ステップ７０
）。このとき、ＡＬＵＩ ００の八人力には、指数が小
さい方の仮数部が、指数の差を示す信号７２０によレジ
スタ６００で右ヘシフトされた値となって入ってくる。
また、ＡＬＵｌｏｏでの演算結果１１０は、レジスタ・
ファイル８００に格納されると同時に、先行ゼロ検出部
４００によ！０Ｍ５Ｂからの先行する０ビット列の長さ
が検出され、その値４１０が先行ゼロレジスタ５００に
セットされる。
ファイル８００に格納されると同時に、先行ゼロ検出部
４００によ！０Ｍ５Ｂからの先行する０ビット列の長さ
が検出され、その値４１０が先行ゼロレジスタ５００に
セットされる。
最後のマシンサイクルでは、先行ゼロレジスタ５００の
値によシステップ７０での演算結果の正規化を７フタ６
００で行い、ＡＬＵＩ ＯＯで０と加算し丸め処理を実
行する（ステップ８０）。このために、レジスタ・ファ
イル８００から読出す前記演算結果がセレクタ９１０で
選択されてシフタ６００の入力となるように、セレクト
信号７１０を出力する。また、シフタ６００へのシフト
信号として先行ゼロレジスタｐＯＯの出力５１０を選択
させ、ＡＬＵｌｏｏへのＢ入力として０が入るように、
セレクタ９３０および９４０へのセレクト信号７３０を
それぞれ出力する。次に丸め処理を行うために、ＡＬＵ
ｌｏｏに加算を示す信号７４０を出力するとともに、丸
め制御部２００に丸め処理実行を示す信号７５０と丸め
モードおよび丸め精度を指示する信号７６０とを演算制
御部７００から出力する。丸め制御部２００では信号７
５０および７６０に基づき、被丸め処理数値６１０上の
各丸め処理用ビットを調べて丸め処理を決定する。また
丸めのための桁上げ信号２３０と丸め精度を示す信号２
４０とをキャリー発生器３００に出力し、ＡＬＵｌｏｏ
に対しても丸め精度を知らせる信号２１０を出力する。
値によシステップ７０での演算結果の正規化を７フタ６
００で行い、ＡＬＵＩ ＯＯで０と加算し丸め処理を実
行する（ステップ８０）。このために、レジスタ・ファ
イル８００から読出す前記演算結果がセレクタ９１０で
選択されてシフタ６００の入力となるように、セレクト
信号７１０を出力する。また、シフタ６００へのシフト
信号として先行ゼロレジスタｐＯＯの出力５１０を選択
させ、ＡＬＵｌｏｏへのＢ入力として０が入るように、
セレクタ９３０および９４０へのセレクト信号７３０を
それぞれ出力する。次に丸め処理を行うために、ＡＬＵ
ｌｏｏに加算を示す信号７４０を出力するとともに、丸
め制御部２００に丸め処理実行を示す信号７５０と丸め
モードおよび丸め精度を指示する信号７６０とを演算制
御部７００から出力する。丸め制御部２００では信号７
５０および７６０に基づき、被丸め処理数値６１０上の
各丸め処理用ビットを調べて丸め処理を決定する。また
丸めのための桁上げ信号２３０と丸め精度を示す信号２
４０とをキャリー発生器３００に出力し、ＡＬＵｌｏｏ
に対しても丸め精度を知らせる信号２１０を出力する。
さらに、丸め制御部２００では丸め処理により仮数部オ
ーバーフローが発生するか否かを検出し、その結果を信
号線２２０によりＡＬＵ １００および指数演算部７０
０に知らせる。キャリー発生器３００では、ＡＬＵｌｏ
ｏの４ビツト毎から出力されるキャリー伝達信号（Ｐ）
１２０およびキャリー生成信号（Ｇ）１３０と前記信号
２３０および２４０ 、！：にヨＤＡＬＵｌｏｏの４ビ
ツト毎へのキャリー出力３１０を出力する。このとき、
信号線２３０が桁上げを示していれば、信号線２４０で
示される精度でのＬＳＢへ桁上げが発生して、ＡＬＵｌ
ｏ。
ーバーフローが発生するか否かを検出し、その結果を信
号線２２０によりＡＬＵ １００および指数演算部７０
０に知らせる。キャリー発生器３００では、ＡＬＵｌｏ
ｏの４ビツト毎から出力されるキャリー伝達信号（Ｐ）
１２０およびキャリー生成信号（Ｇ）１３０と前記信号
２３０および２４０ 、！：にヨＤＡＬＵｌｏｏの４ビ
ツト毎へのキャリー出力３１０を出力する。このとき、
信号線２３０が桁上げを示していれば、信号線２４０で
示される精度でのＬＳＢへ桁上げが発生して、ＡＬＵｌ
ｏ。
での演算結果１１０としては、切上げた値が得られる。
遂に、信号線２３０が桁上げを示していなければ、ＬＳ
Ｂへの桁上げは発生せず、ＡＬＵｌｏｏでの演算結果１
１０としては、切捨てた値が得られる。
Ｂへの桁上げは発生せず、ＡＬＵｌｏｏでの演算結果１
１０としては、切捨てた値が得られる。
次に、第３図によりＡＬＵ１００の詳細を説明する。第
３図は６７ピツト幅の演算器の構成を示している。この
ＡＬＵｌｏｏは、４ビット幅のＡＬＵ１５０〜１６５お
よび３ビット幅のＡＬ０１６６と２対１セレクタ１７０
，１７６〜１８６とから成る。各４ピツ）４ＬＵからは
、桁上げ先見用のキャリー伝達信号１２０ （ＰＯ−Ｐ
Ｉ ６）およびキャリー生成信号１３０ （Ｇｏ−Ｇｌ
６ ）が、キャリー発生器３００に送られる。すると
、その情報を元にキャリー発生器３００から各４ビット
人ＬＵ１５０〜１６６へのキャリー信号３１０（ＣＯ〜
Ｃ１６）が送られてくる。セレクタ１８６では、３つの
丸め精度の何れかに丸める場合に、丸め制御部２００か
らの信号線２１２によりＯ側を選択する。セレクタ１８
３〜１８５では、倍精度または単精度の何れかに丸める
場合に、丸め制御部２００からの信号線２１３によりθ
側が選択される。ただし、倍精度に丸める場合はセレク
タ１８３へのＡＬＵ１６２からの出力の最上位ビットが
、倍精度でのＬＳＢに位置するので、セレクタ１８３で
Ｏ側を選択した場合でも正しいＬＳＢが得られるように
、丸め制御部２００で作成したＬＳＢ２１１が出力され
る。セレクタ１７６〜１８２では、単精度に丸める場合
に、丸め制御部２００からの信号線２１４によりＯ側が
選択される。セレクタ１７０では、３つの丸め精度の何
れかに丸める場合には仮数部オーバーフローが発生する
とき、丸め制御部２００からの信号線２１５によシ（８
）ｔａ＝（１０００）２側が選択されて、オーバージロ
ーした仮数部を右へ１ビツトシフトした値として出力さ
れる。４ビツトＡＬＵ１５１〜１５５の出力は、各精度
に対して共通なのでセレクタは使わない。また、丸め処
理以外では、丸め制御部２００からの信号２１０は出力
されず、セレクタ１７０．１７６〜１８６は常にＡ Ｌ
Ｕからの出力側を選択する。
３図は６７ピツト幅の演算器の構成を示している。この
ＡＬＵｌｏｏは、４ビット幅のＡＬＵ１５０〜１６５お
よび３ビット幅のＡＬ０１６６と２対１セレクタ１７０
，１７６〜１８６とから成る。各４ピツ）４ＬＵからは
、桁上げ先見用のキャリー伝達信号１２０ （ＰＯ−Ｐ
Ｉ ６）およびキャリー生成信号１３０ （Ｇｏ−Ｇｌ
６ ）が、キャリー発生器３００に送られる。すると
、その情報を元にキャリー発生器３００から各４ビット
人ＬＵ１５０〜１６６へのキャリー信号３１０（ＣＯ〜
Ｃ１６）が送られてくる。セレクタ１８６では、３つの
丸め精度の何れかに丸める場合に、丸め制御部２００か
らの信号線２１２によりＯ側を選択する。セレクタ１８
３〜１８５では、倍精度または単精度の何れかに丸める
場合に、丸め制御部２００からの信号線２１３によりθ
側が選択される。ただし、倍精度に丸める場合はセレク
タ１８３へのＡＬＵ１６２からの出力の最上位ビットが
、倍精度でのＬＳＢに位置するので、セレクタ１８３で
Ｏ側を選択した場合でも正しいＬＳＢが得られるように
、丸め制御部２００で作成したＬＳＢ２１１が出力され
る。セレクタ１７６〜１８２では、単精度に丸める場合
に、丸め制御部２００からの信号線２１４によりＯ側が
選択される。セレクタ１７０では、３つの丸め精度の何
れかに丸める場合には仮数部オーバーフローが発生する
とき、丸め制御部２００からの信号線２１５によシ（８
）ｔａ＝（１０００）２側が選択されて、オーバージロ
ーした仮数部を右へ１ビツトシフトした値として出力さ
れる。４ビツトＡＬＵ１５１〜１５５の出力は、各精度
に対して共通なのでセレクタは使わない。また、丸め処
理以外では、丸め制御部２００からの信号２１０は出力
されず、セレクタ１７０．１７６〜１８６は常にＡ Ｌ
Ｕからの出力側を選択する。
第４図により丸め制御部２００の詳細を説明する。丸め
制御部２００は、ＡＮｂゲート２５２゜２５４．２５５
と、ＯＲゲート２５１，２５３と、３対１セレクタ２６
０〜２６３と、丸め処理決定ロジック２３００と、丸め
処理による仮数部オーバーフロー検出器２１００と、Ａ
ＬＵｌｏｏおよびキャリー発生器３００への丸め精度を
指示する信号を作成する丸め処理制御信号作成部２２０
０とから成る。セレクタ２６０は、丸め精度を示す信号
７７０によシ、各精度での５ｔｉｃｋｙ Ｂｉ ｔ ｒ
つまり、拡張精度ではピッ）（０）、倍精度ではビット
（１０〜０）の論理和をＯＲゲート２５１でとった値を
選択し、単精度ではピッ） （４０〜０）の論理和をＯ
Ｒゲート２５３でとった値を選択する。
制御部２００は、ＡＮｂゲート２５２゜２５４．２５５
と、ＯＲゲート２５１，２５３と、３対１セレクタ２６
０〜２６３と、丸め処理決定ロジック２３００と、丸め
処理による仮数部オーバーフロー検出器２１００と、Ａ
ＬＵｌｏｏおよびキャリー発生器３００への丸め精度を
指示する信号を作成する丸め処理制御信号作成部２２０
０とから成る。セレクタ２６０は、丸め精度を示す信号
７７０によシ、各精度での５ｔｉｃｋｙ Ｂｉ ｔ ｒ
つまり、拡張精度ではピッ）（０）、倍精度ではビット
（１０〜０）の論理和をＯＲゲート２５１でとった値を
選択し、単精度ではピッ） （４０〜０）の論理和をＯ
Ｒゲート２５３でとった値を選択する。
セレクタ２６１では、信号線７７０によシ各丸め精度に
対応する几ｏｕｎｄ Ｂｉｔを選択し、セレクタ２６２
では同じ（Ｑｕａｒｄ Ｂｉ ｔを選び、セレクタ２６
３ではＬＳＢを選択する。
対応する几ｏｕｎｄ Ｂｉｔを選択し、セレクタ２６２
では同じ（Ｑｕａｒｄ Ｂｉ ｔを選び、セレクタ２６
３ではＬＳＢを選択する。
丸め処理決定ロジック２３００では、セレクタ２６０〜
２６３の出力２３５０ 、２３４０ 、２３３０ 。
２６３の出力２３５０ 、２３４０ 、２３３０ 。
２３２０と、丸めを行う仮数部６１０符号７６５と、丸
め精度７７０と、丸めモード７８０とに基づき丸め処理
を決定し、桁上げ信号２３０と２３１０とを作成する。
め精度７７０と、丸めモード７８０とに基づき丸め処理
を決定し、桁上げ信号２３０と２３１０とを作成する。
第５図は、丸め処理決定ロジック２３００の一構成例を
示している。ＡＮＤゲート２３６０〜２３６３は、第１
１図に示す規則に従い、丸め処理として切上げるか切捨
てるかを判定し、ＯＲゲート２３６４を通して信号２３
１０を出力する。
示している。ＡＮＤゲート２３６０〜２３６３は、第１
１図に示す規則に従い、丸め処理として切上げるか切捨
てるかを判定し、ＯＲゲート２３６４を通して信号２３
１０を出力する。
ＡＮＤゲー）２３６５は、倍精度に丸める場合（信号線
２７２で知らされる）の桁上げ信号２３０を作成するた
めのものである。つまシ、倍精度の場合にはＬＳＢが４
ビツトスライスしたＡＬＵの最上位にくるために、直接
キャリーをＬＳＢに加えることができない。そこで、Ｌ
ＳＢへの桁上げは別途制御して、ここではＬＳＢの次の
ビットへの桁上げを制御すべくＡＮＤゲート２３６５に
ょシ倍精度に丸める場合にＬ８Ｂ＝１でかつＬＳＢへの
桁上げを行うときのみ桁上げ信号２３０を出力する。他
の２つの精度に丸める場合には、ＡＮＤゲ−）２３６６
によシ信号２３１Ｏが２３０としてそのまま出力される
。
２７２で知らされる）の桁上げ信号２３０を作成するた
めのものである。つまシ、倍精度の場合にはＬＳＢが４
ビツトスライスしたＡＬＵの最上位にくるために、直接
キャリーをＬＳＢに加えることができない。そこで、Ｌ
ＳＢへの桁上げは別途制御して、ここではＬＳＢの次の
ビットへの桁上げを制御すべくＡＮＤゲート２３６５に
ょシ倍精度に丸める場合にＬ８Ｂ＝１でかつＬＳＢへの
桁上げを行うときのみ桁上げ信号２３０を出力する。他
の２つの精度に丸める場合には、ＡＮＤゲ−）２３６６
によシ信号２３１Ｏが２３０としてそのまま出力される
。
ＡＬＵｌｏｏおよびキャリー発生器３００への丸め処理
制御信号作成部２２０ｏでは、丸め処理決定ロジック２
３００からの桁上げ信号２３１０と、丸め精度７７０と
、倍精度で（７）ＬＳＢ２２１０と、ＦＰ−ＣＯＮＴ７
００からの丸め指示信号７５０とによシ信号２１０およ
び２４０を作成する。第６図は丸め処理制御信号作成部
２２００の一構成例を示している。図において、単精度
７７１１倍精度７？２．拡張精度７’７３の信号と信号
７５０とのＡＮＤがとられ、いずれかの精度で丸め、る
場合に、ＡＬＵＩＱＱのセレクタ１７０，１７６〜１８
６へのセレクト信号２１２〜２１４のいずれかに、また
、キャリー発生器３００に丸め精度を知らせる信号２４
１〜２４３のいずれかにそれぞれ信号が出力される。信
号７７２で示される倍精度の場合は、倍精度でＬＳＢを
出方する。信号線２１１は、ＥＯＲゲートで被丸め数値
６１０の倍精度でのＬＳＢ２２１０と丸め処理決定ロジ
ック２３００からの桁上げ信号２３１ｏとの排他的論理
和をとった結果の値を出力する。それ以外の場合には０
を出力する。
制御信号作成部２２０ｏでは、丸め処理決定ロジック２
３００からの桁上げ信号２３１０と、丸め精度７７０と
、倍精度で（７）ＬＳＢ２２１０と、ＦＰ−ＣＯＮＴ７
００からの丸め指示信号７５０とによシ信号２１０およ
び２４０を作成する。第６図は丸め処理制御信号作成部
２２００の一構成例を示している。図において、単精度
７７１１倍精度７？２．拡張精度７’７３の信号と信号
７５０とのＡＮＤがとられ、いずれかの精度で丸め、る
場合に、ＡＬＵＩＱＱのセレクタ１７０，１７６〜１８
６へのセレクト信号２１２〜２１４のいずれかに、また
、キャリー発生器３００に丸め精度を知らせる信号２４
１〜２４３のいずれかにそれぞれ信号が出力される。信
号７７２で示される倍精度の場合は、倍精度でＬＳＢを
出方する。信号線２１１は、ＥＯＲゲートで被丸め数値
６１０の倍精度でのＬＳＢ２２１０と丸め処理決定ロジ
ック２３００からの桁上げ信号２３１ｏとの排他的論理
和をとった結果の値を出力する。それ以外の場合には０
を出力する。
丸め処理による仮数部オーバーフロー検出部２１００は
各精度に丸める場合に、被丸め数値６１０のビット（６
６〜４３）の論理積をＡＮＤゲート２５５でとった値２
１１ｏと、同じくビット（４２〜１４）の論理積をＡＮ
Ｄゲート２５４でとった値２１２０（！：、ｋ：ッ）
（１３〜３ ） （７）論理積ヲＡＮＤゲート２５２で
とった値２１３ｏと、丸め処理決定ロジック２３００が
らの桁上げ信号２３１ｏと、丸め精度７７０と、および
丸め指示信号７５０とにより、仮数部がオーバーフロー
するが否かを示す信号２２０を作成する。
各精度に丸める場合に、被丸め数値６１０のビット（６
６〜４３）の論理積をＡＮＤゲート２５５でとった値２
１１ｏと、同じくビット（４２〜１４）の論理積をＡＮ
Ｄゲート２５４でとった値２１２０（！：、ｋ：ッ）
（１３〜３ ） （７）論理積ヲＡＮＤゲート２５２で
とった値２１３ｏと、丸め処理決定ロジック２３００が
らの桁上げ信号２３１ｏと、丸め精度７７０と、および
丸め指示信号７５０とにより、仮数部がオーバーフロー
するが否かを示す信号２２０を作成する。
第７図は、仮数部オーバーフロー検出部２１００の一構
成例を示している。信号７７１が真となる単精度に丸め
る場合、信号２１１０が真ならばオーバーフローの可能
性がある。また、信号７７２が真となる倍精客に丸める
場合、信号２１１ｏおよび２１２０が真ならばオーバー
フローの可能性がある。
成例を示している。信号７７１が真となる単精度に丸め
る場合、信号２１１０が真ならばオーバーフローの可能
性がある。また、信号７７２が真となる倍精客に丸める
場合、信号２１１ｏおよび２１２０が真ならばオーバー
フローの可能性がある。
さらに、信号７７３が真となる拡張精度の場合、信号２
１１０．２１２０．２１３０の全てが真ならば、オーバ
ーフローの可能性がある。このとき、信号７５０が丸め
処理を指示しており、かつ、丸め処理決定ロジック２３
００からの桁上げ信号２３１０が桁上げを示していれば
、丸め処理による仮数部オーバーフローが発生すると見
なして信号２２０を真とする。
１１０．２１２０．２１３０の全てが真ならば、オーバ
ーフローの可能性がある。このとき、信号７５０が丸め
処理を指示しており、かつ、丸め処理決定ロジック２３
００からの桁上げ信号２３１０が桁上げを示していれば
、丸め処理による仮数部オーバーフローが発生すると見
なして信号２２０を真とする。
キャリー発生器３００では、ＡＬＵｌｏｏからのキャリ
ー伝搬信号１２０ （ＰＩ３〜ＰＯ）、 キャリー生成
信号１３０（０１６〜ＧＯ）、丸め処理決定ロジック２
００からの桁上げ信号２３０および丸め精度２４０によ
り、ＡＬＵＩ ００へのキャリー出力３１０（ＣＩ６〜
ＣＯ）を生成する。
ー伝搬信号１２０ （ＰＩ３〜ＰＯ）、 キャリー生成
信号１３０（０１６〜ＧＯ）、丸め処理決定ロジック２
００からの桁上げ信号２３０および丸め精度２４０によ
り、ＡＬＵＩ ００へのキャリー出力３１０（ＣＩ６〜
ＣＯ）を生成する。
丸め処理以外でのＣＧ３００の構成は桁上げ先見回路と
して周知の技術であるから、ここでは詳細な説明を省き
、特に丸め処理に関係する部分についてだけ述べる。第
８図は、キャリー発生器３００内で特に丸め処理に関係
した部分の構成を示している。
して周知の技術であるから、ここでは詳細な説明を省き
、特に丸め処理に関係する部分についてだけ述べる。第
８図は、キャリー発生器３００内で特に丸め処理に関係
した部分の構成を示している。
丸め精度２４０の何れも真でなければ、ＡＬＵｌｏｏか
らのキャリー生成信号ＧＯ，Ｇ３．ＧＩＯがそのまま出
力される。しかし、丸め精度２４０が何れかの精度に丸
めることを示していれば、単精度（信号２４１が真）な
らばキャリー生成信号ＧＯＡが、倍精度（信号２４２が
真）ならばキャリー生成信号Ｇ３Ａが、拡張精度（信号
２４３が真）ならばキャリー生成信号ＧＩＯＡが、それ
ぞれ丸め制御部２００からの桁上げ信号２３０とな多出
力される。この値に基づき桁上げ先見が行われるので、
結果として所望の精度への丸め処理が実行できることに
なる。
らのキャリー生成信号ＧＯ，Ｇ３．ＧＩＯがそのまま出
力される。しかし、丸め精度２４０が何れかの精度に丸
めることを示していれば、単精度（信号２４１が真）な
らばキャリー生成信号ＧＯＡが、倍精度（信号２４２が
真）ならばキャリー生成信号Ｇ３Ａが、拡張精度（信号
２４３が真）ならばキャリー生成信号ＧＩＯＡが、それ
ぞれ丸め制御部２００からの桁上げ信号２３０とな多出
力される。この値に基づき桁上げ先見が行われるので、
結果として所望の精度への丸め処理が実行できることに
なる。
本実施例では、仮数部の丸め処理についてだけ述べたが
、指数部においては丸め処理のときに指数部に１加算し
た値と、加算しない値の２通シを用意しておき、丸め制
御部２００からの仮数部オ一バーフロー信号２２０によ
り用意しておいた指数部のどちらか一方を最終結果とし
て取れば、仮数部オーバーフローの判定が全く不要とな
り、高速丸め処理が可能となる。
、指数部においては丸め処理のときに指数部に１加算し
た値と、加算しない値の２通シを用意しておき、丸め制
御部２００からの仮数部オ一バーフロー信号２２０によ
り用意しておいた指数部のどちらか一方を最終結果とし
て取れば、仮数部オーバーフローの判定が全く不要とな
り、高速丸め処理が可能となる。
本発明によれば、ＩＥＥＥ推奨事項に準拠した丸め処理
を従来２ステップ以上要していたのに対し、１ステツプ
でできるので、高速な浮動小数点演算処理装置が得られ
る。
を従来２ステップ以上要していたのに対し、１ステツプ
でできるので、高速な浮動小数点演算処理装置が得られ
る。
第１図は本発明による浮動小数点演算処理装置の全体構
成を示すブロック図、第２図は第１図装置による浮動小
数点加減算の実行処理を示すフローチャート、第３図は
第１図のＡＬＵｌｏｏの構成を示すブロック図、第４図
は第１図の丸め制御部２００の構成を示すブロック図、
第５図は第４図の丸め処理決定ロジック２３００の構成
を示す回路図、第６図は第４図の丸め制御信号作成部。 ２２００の構成を示す回路図、第７図は第４図の仮数部
オーバーフロー検出部２１００の構成を示す回略図、第
８図は第１図のキャリー発生器３００のうち特に丸め処
理に関係する部分の構成を示す回路図、第９図は工ＥＥ
Ｅ標準の浮動小数点データフォーマットを示す図、第１
０図は丸め処理のための各ビットを説明する図、第１１
図は丸め処理の規則を示す図、第１２図は一般的な浮動
小数点加減算の実行処理を示すフローチャートである。 １００・・・ＡＬＵ、２００・・・丸め処理制御部、２
１００・・・仮数部オーバーフロー検出部、２２００・
・・丸め処理制御信号作成部、２３００・・・丸め処理
決定ロジック、３００・・・キャリー発生器、４００・
・・先行ゼロ検出部、５００・・・先行ゼロレジスタ、
６００・・・シフタ、７００・・・浮動小数点演算制御
部、符号演算部、指数演算部、８００・・・レジスタ・
ファイル、９００・・・セレクタ。
成を示すブロック図、第２図は第１図装置による浮動小
数点加減算の実行処理を示すフローチャート、第３図は
第１図のＡＬＵｌｏｏの構成を示すブロック図、第４図
は第１図の丸め制御部２００の構成を示すブロック図、
第５図は第４図の丸め処理決定ロジック２３００の構成
を示す回路図、第６図は第４図の丸め制御信号作成部。 ２２００の構成を示す回路図、第７図は第４図の仮数部
オーバーフロー検出部２１００の構成を示す回略図、第
８図は第１図のキャリー発生器３００のうち特に丸め処
理に関係する部分の構成を示す回路図、第９図は工ＥＥ
Ｅ標準の浮動小数点データフォーマットを示す図、第１
０図は丸め処理のための各ビットを説明する図、第１１
図は丸め処理の規則を示す図、第１２図は一般的な浮動
小数点加減算の実行処理を示すフローチャートである。 １００・・・ＡＬＵ、２００・・・丸め処理制御部、２
１００・・・仮数部オーバーフロー検出部、２２００・
・・丸め処理制御信号作成部、２３００・・・丸め処理
決定ロジック、３００・・・キャリー発生器、４００・
・・先行ゼロ検出部、５００・・・先行ゼロレジスタ、
６００・・・シフタ、７００・・・浮動小数点演算制御
部、符号演算部、指数演算部、８００・・・レジスタ・
ファイル、９００・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、オペランドと演算結果とを格納するレジスタ・ファ
イルと、レジスタ・ファイルから読出したオペランドを
任意ビット左右にシフト可能なシフタと、レジスタ・フ
ァイルから読出したオペランドとシフタの出力との間で
演算する演算器と、演算器からのキャリー伝搬信号とキ
ャリー生成信号とに応じて演算器へのキャリー出力を生
成するキャリー発生器と、演算器の演算結果で先行ゼロ
ビット列の長さを検出する先行ゼロビット検出器と、符
号演算部および指数演算部を有し演算処理装置全体を制
御する浮動小数点演算制御部とからなる浮動小数点演算
処理装置において、前記シフタの出力データから丸め処
理用ビットを抽出し、処理用ビットに含まれた丸めモー
ドと丸め精度との情報に応じて丸め処理を決定するとと
もに丸め処理に必要なときは桁上げ信号をキャリー発生
器に出力する丸め処理決定手段と、丸め処理決定手段の
出力に応じて丸め精度をキャリー発生器に知らせる信号
を出力する丸め処理制御信号作成手段と、丸め処理決定
手段の出力に応じて丸め処理により仮数部オーバーフロ
ーが発生するか否かを検出し結果を前記浮動小数点演算
処理制御部および演算器に知らせる仮数部オーバーフロ
ー検出手段とを含む丸め制御部を設け、丸め制御部から
の信号に従いキャリー発生器が所定のビット位置で桁上
げに必要なキャリー信号を生成し演算器に出力すること
を特徴とする浮動小数点演算処理装置。 ２、特許請求の範囲第１項において、丸め処理制御信号
作成手段が、演算器の出力において丸め処理により不要
になる部分を０にさせる制御信号を演算器に出すことを
特徴とする浮動小数点演算処理装置。 ３、特許請求の範囲第１項または第２項において、丸め
制御部から仮数部オーバーフローを知らせる信号が出力
されたときに、演算器は仮数部での最小値（≠０）を出
力することを特徴とする浮動小数点演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053975A JPS61213927A (ja) | 1985-03-18 | 1985-03-18 | 浮動小数点演算処理装置 |
| US06/838,941 US4839846A (en) | 1985-03-18 | 1986-03-12 | Apparatus for performing floating point arithmetic operations and rounding the result thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053975A JPS61213927A (ja) | 1985-03-18 | 1985-03-18 | 浮動小数点演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213927A true JPS61213927A (ja) | 1986-09-22 |
| JPH049341B2 JPH049341B2 (ja) | 1992-02-19 |
Family
ID=12957642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053975A Granted JPS61213927A (ja) | 1985-03-18 | 1985-03-18 | 浮動小数点演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839846A (ja) |
| JP (1) | JPS61213927A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226226A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | 浮動小数点丸め正規化回路 |
| JPH01162928A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 浮動小数点加算器 |
| JPH01240927A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JPH01286022A (ja) * | 1988-05-13 | 1989-11-17 | Sharp Corp | 係数回路 |
| JPH02232723A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | ディジタルコンピュータ用パイプライン式浮動小数点加減算器 |
| CN108139885A (zh) * | 2015-10-07 | 2018-06-08 | Arm有限公司 | 浮点数舍入 |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197024A (en) * | 1989-06-14 | 1993-03-23 | Pickett Lester C | Method and apparatus for exponential/logarithmic computation |
| US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
| EP0461241A4 (en) * | 1989-12-29 | 1993-09-01 | Motorola, Inc. | Binary floating point arithmetic rounding in conformance with ieee 754-1985 standard |
| US5111421A (en) * | 1990-02-26 | 1992-05-05 | General Electric Company | System for performing addition and subtraction of signed magnitude floating point binary numbers |
| US5204832A (en) * | 1990-03-22 | 1993-04-20 | Matsushita Electric Industrial Co., Ltd. | Addition apparatus having round-off function |
| US5231600A (en) * | 1990-04-19 | 1993-07-27 | Bull Hn Information Systems Inc. | Overflow detector for anticipating producing invalid operands resulting from performing shift operations on such operands |
| EP0463966B1 (en) * | 1990-06-29 | 1998-11-25 | Digital Equipment Corporation | High-performance multi-processor having floating point unit and operation method |
| JP2523962B2 (ja) * | 1990-08-20 | 1996-08-14 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US5276634A (en) * | 1990-08-24 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Floating point data processing apparatus which simultaneously effects summation and rounding computations |
| JPH04165530A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 浮動小数点乗算装置 |
| US5245563A (en) * | 1991-09-20 | 1993-09-14 | Kendall Square Research Corporation | Fast control for round unit |
| US5258943A (en) * | 1991-12-23 | 1993-11-02 | Intel Corporation | Apparatus and method for rounding operands |
| JPH05282133A (ja) * | 1992-04-01 | 1993-10-29 | Mitsubishi Electric Corp | 演算方式 |
| JP2803506B2 (ja) * | 1992-12-25 | 1998-09-24 | 三菱電機株式会社 | 除算器 |
| US5339266A (en) * | 1993-11-29 | 1994-08-16 | Motorola, Inc. | Parallel method and apparatus for detecting and completing floating point operations involving special operands |
| US5548544A (en) * | 1994-10-14 | 1996-08-20 | Ibm Corporation | Method and apparatus for rounding the result of an arithmetic operation |
| US5511016A (en) * | 1994-11-30 | 1996-04-23 | International Business Machines Corporation | Method for store rounding and circuit therefor |
| RU95107478A (ru) * | 1995-05-18 | 1997-02-10 | А.И. Грушин | Способ устранения старших незначащих цифр при вычислениях с плавающей запятой и устройство для его осуществления |
| US5808926A (en) * | 1995-06-01 | 1998-09-15 | Sun Microsystems, Inc. | Floating point addition methods and apparatus |
| US5892697A (en) * | 1995-12-19 | 1999-04-06 | Brakefield; James Charles | Method and apparatus for handling overflow and underflow in processing floating-point numbers |
| WO1998006031A1 (en) * | 1996-08-05 | 1998-02-12 | Valery Yakovlevich Gorshtein | Floating point addition methods and apparatus |
| US5844830A (en) * | 1996-08-07 | 1998-12-01 | Sun Microsystems, Inc. | Executing computer instrucrions by circuits having different latencies |
| JP2000010762A (ja) * | 1998-06-19 | 2000-01-14 | Mitsubishi Electric Corp | 浮動小数点演算装置 |
| US6219684B1 (en) * | 1998-09-30 | 2001-04-17 | Intel Corporation | Optimized rounding in underflow handlers |
| US7242414B1 (en) * | 1999-07-30 | 2007-07-10 | Mips Technologies, Inc. | Processor having a compare extension of an instruction set architecture |
| US6732259B1 (en) | 1999-07-30 | 2004-05-04 | Mips Technologies, Inc. | Processor having a conditional branch extension of an instruction set architecture |
| JP2000348017A (ja) | 1999-06-02 | 2000-12-15 | Toshiba Corp | 浮動小数点演算器 |
| US6912559B1 (en) | 1999-07-30 | 2005-06-28 | Mips Technologies, Inc. | System and method for improving the accuracy of reciprocal square root operations performed by a floating-point unit |
| US7346643B1 (en) * | 1999-07-30 | 2008-03-18 | Mips Technologies, Inc. | Processor with improved accuracy for multiply-add operations |
| US6697832B1 (en) | 1999-07-30 | 2004-02-24 | Mips Technologies, Inc. | Floating-point processor with improved intermediate result handling |
| US6714197B1 (en) | 1999-07-30 | 2004-03-30 | Mips Technologies, Inc. | Processor having an arithmetic extension of an instruction set architecture |
| US6631392B1 (en) | 1999-07-30 | 2003-10-07 | Mips Technologies, Inc. | Method and apparatus for predicting floating-point exceptions |
| DE10050589B4 (de) | 2000-02-18 | 2006-04-06 | Hewlett-Packard Development Co., L.P., Houston | Vorrichtung und Verfahren zur Verwendung beim Durchführen einer Gleitkomma-Multiplizier-Akkumulier-Operation |
| US6996596B1 (en) * | 2000-05-23 | 2006-02-07 | Mips Technologies, Inc. | Floating-point processor with operating mode having improved accuracy and high performance |
| US6934728B2 (en) * | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6937084B2 (en) * | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US7020788B2 (en) * | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US20030023836A1 (en) * | 2001-06-01 | 2003-01-30 | Michael Catherwood | Shadow register array control instructions |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US20030005268A1 (en) * | 2001-06-01 | 2003-01-02 | Catherwood Michael I. | Find first bit value instruction |
| US20020184566A1 (en) * | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6604169B2 (en) | 2001-06-01 | 2003-08-05 | Microchip Technology Incorporated | Modulo addressing based on absolute offset |
| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
| US6728856B2 (en) | 2001-06-01 | 2004-04-27 | Microchip Technology Incorporated | Modified Harvard architecture processor having program memory space mapped to data memory space |
| US6952711B2 (en) * | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US20030028696A1 (en) * | 2001-06-01 | 2003-02-06 | Michael Catherwood | Low overhead interrupt |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US20030005269A1 (en) * | 2001-06-01 | 2003-01-02 | Conner Joshua M. | Multi-precision barrel shifting |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US20040021483A1 (en) * | 2001-09-28 | 2004-02-05 | Brian Boles | Functional pathway configuration at a system/IC interface |
| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
| US6941335B2 (en) * | 2001-11-29 | 2005-09-06 | International Business Machines Corporation | Random carry-in for floating-point operations |
| US9146706B2 (en) * | 2006-05-05 | 2015-09-29 | Qualcomm Incorporated | Controlled-precision iterative arithmetic logic unit |
| US8046400B2 (en) * | 2008-04-10 | 2011-10-25 | Via Technologies, Inc. | Apparatus and method for optimizing the performance of x87 floating point addition instructions in a microprocessor |
| US9104479B2 (en) | 2011-12-07 | 2015-08-11 | Arm Limited | Apparatus and method for rounding a floating-point value to an integral floating-point value |
| US20140195581A1 (en) * | 2013-01-08 | 2014-07-10 | Analog Devices, Inc. | Fixed point division circuit utilizing floating point architecture |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130879A (en) * | 1977-07-15 | 1978-12-19 | Honeywell Information Systems Inc. | Apparatus for performing floating point arithmetic operations using submultiple storage |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| US4484259A (en) * | 1980-02-13 | 1984-11-20 | Intel Corporation | Fraction bus for use in a numeric data processor |
| US4442498A (en) * | 1981-04-23 | 1984-04-10 | Josh Rosen | Arithmetic unit for use in data processing systems |
| US4468748A (en) * | 1981-06-11 | 1984-08-28 | Data General Corporation | Floating point computation unit having means for rounding the floating point computation result |
| US4476523A (en) * | 1981-06-11 | 1984-10-09 | Data General Corporation | Fixed point and floating point computation units using commonly shared control fields |
| JPS59188740A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | フロ−テイング加算器 |
| US4562553A (en) * | 1984-03-19 | 1985-12-31 | Analogic Corporation | Floating point arithmetic system and method with rounding anticipation |
-
1985
- 1985-03-18 JP JP60053975A patent/JPS61213927A/ja active Granted
-
1986
- 1986-03-12 US US06/838,941 patent/US4839846A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226226A (ja) * | 1986-03-27 | 1987-10-05 | Nec Corp | 浮動小数点丸め正規化回路 |
| JPH01162928A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 浮動小数点加算器 |
| JPH01240927A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JPH01286022A (ja) * | 1988-05-13 | 1989-11-17 | Sharp Corp | 係数回路 |
| JPH02232723A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | ディジタルコンピュータ用パイプライン式浮動小数点加減算器 |
| CN108139885A (zh) * | 2015-10-07 | 2018-06-08 | Arm有限公司 | 浮点数舍入 |
| CN108139885B (zh) * | 2015-10-07 | 2023-04-07 | Arm有限公司 | 浮点数舍入 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH049341B2 (ja) | 1992-02-19 |
| US4839846A (en) | 1989-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61213927A (ja) | 浮動小数点演算処理装置 | |
| EP0973089B1 (en) | Method and apparatus for computing floating point data | |
| US4941120A (en) | Floating point normalization and rounding prediction circuit | |
| EP0585619B1 (en) | Method of detecting zero condition of arithmetic or logical computation result, and circuit for same | |
| US4922446A (en) | Apparatus and method for floating point normalization prediction | |
| KR950029924A (ko) | 부동 소수점점 덧셈/뺄셈 연산기의 반올림 방법 및 장치 | |
| EP0328871A2 (en) | Condition code prediction apparatus | |
| US5957997A (en) | Efficient floating point normalization mechanism | |
| JPS584441A (ja) | デ−タ処理システム | |
| US6199089B1 (en) | Floating point arithmetic logic unit rounding using at least one least significant bit | |
| US7668892B2 (en) | Data processing apparatus and method for normalizing a data value | |
| KR19980041799A (ko) | 결합된 선두 1 및 선두 제로 예상기 | |
| US7437400B2 (en) | Data processing apparatus and method for performing floating point addition | |
| US6499044B1 (en) | Leading zero/one anticipator for floating point | |
| US4996660A (en) | Selection of divisor multipliers in a floating point divide circuit | |
| US5117384A (en) | Method and apparatus for exponent adder | |
| JP3306497B2 (ja) | 浮動小数点乗算器における丸め回路 | |
| US6594679B1 (en) | Leading-zero anticipator having an independent sign bit determination module | |
| US7356553B2 (en) | Data processing apparatus and method for determining a processing path to perform a data processing operation on input data elements | |
| US6178437B1 (en) | Method and apparatus for anticipating leading digits and normalization shift amounts in a floating-point processor | |
| US6360238B1 (en) | Leading zero/one anticipator having an integrated sign selector | |
| US6684232B1 (en) | Method and predictor for streamlining execution of convert-to-integer operations | |
| JP4439060B2 (ja) | 浮動小数点加算器 | |
| US7386580B2 (en) | Data processing apparatus and method for computing an absolute difference between first and second data elements | |
| JPH0479014B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |