JPH05282133A - 演算方式 - Google Patents
演算方式Info
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- JPH05282133A JPH05282133A JP4108825A JP10882592A JPH05282133A JP H05282133 A JPH05282133 A JP H05282133A JP 4108825 A JP4108825 A JP 4108825A JP 10882592 A JP10882592 A JP 10882592A JP H05282133 A JPH05282133 A JP H05282133A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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Abstract
(57)【要約】
【目的】 キャリー入力を有効とする演算とキャリー入
力を無効とする演算、またはボロー入力を有効とする演
算とボロー入力を無効とする演算を同一のオペコードで
実行する中央演算処理装置を得る。 【構成】 キャリーボローフラグ２の出力とＡＬＵ３の
キャリーボロー入力の間にオペコードによる中央演算処
理装置１１の制御信号と無関係の制御信号１０によりＡ
ＬＵ３への入力を切り替える切替回路１を設ける。
力を無効とする演算、またはボロー入力を有効とする演
算とボロー入力を無効とする演算を同一のオペコードで
実行する中央演算処理装置を得る。 【構成】 キャリーボローフラグ２の出力とＡＬＵ３の
キャリーボロー入力の間にオペコードによる中央演算処
理装置１１の制御信号と無関係の制御信号１０によりＡ
ＬＵ３への入力を切り替える切替回路１を設ける。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータや
マイクロプロセッサに備えられる中央演算処理装置の演
算方式に関するものである。
マイクロプロセッサに備えられる中央演算処理装置の演
算方式に関するものである。
【０００２】
【従来の技術】図７は従来の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。図７におい
て、１１は中央演算処理装置（以下ＣＰＵという）、１
２はメモリである。ＣＰＵ１１は、メモリ１２からの演
算に関するデータをラッチするデータラッチ回路５と、
演算に関するデータ及び演算結果を格納する演算レジス
タ４と、この演算レジスタ４に格納される演算結果が所
定のビット数を越えることを示すキャリーと演算レジス
タ４の内容からデータラッチ回路５の内容を引けなかっ
たとき桁借りを示すボローを格納するキャリーボローフ
ラグ２と、データラッチ回路５の内容と演算レジスタ４
の内容とキャリーボローフラグ２の内容に従って演算を
行い該演算結果を演算レジスタ４とキャリーボローフラ
グ２に格納する算術論理演算回路（以下ＡＬＵという）
３を有し、メモリ１２に書かれたプログラムに従って演
算を行うものである。メモリ１２は、データやプログラ
ムを記憶したＲＯＭ１２ｂと、演算に必要なデータを一
時的に記憶するＲＡＭ１２ａとから構成される。なお、
プログラムは、読み出し専用のＲＯＭ１２ｂまたは読み
出し書き込み可能なＲＡＭ１２ａのどちらに書かれても
良いが、通常ＲＯＭ１２ｂに書き込まれる。したがっ
て、以下の説明ではプログラムはＲＯＭ１２ｂに書き込
まれているものとする。
ンピュータの構成を示すブロック図である。図７におい
て、１１は中央演算処理装置（以下ＣＰＵという）、１
２はメモリである。ＣＰＵ１１は、メモリ１２からの演
算に関するデータをラッチするデータラッチ回路５と、
演算に関するデータ及び演算結果を格納する演算レジス
タ４と、この演算レジスタ４に格納される演算結果が所
定のビット数を越えることを示すキャリーと演算レジス
タ４の内容からデータラッチ回路５の内容を引けなかっ
たとき桁借りを示すボローを格納するキャリーボローフ
ラグ２と、データラッチ回路５の内容と演算レジスタ４
の内容とキャリーボローフラグ２の内容に従って演算を
行い該演算結果を演算レジスタ４とキャリーボローフラ
グ２に格納する算術論理演算回路（以下ＡＬＵという）
３を有し、メモリ１２に書かれたプログラムに従って演
算を行うものである。メモリ１２は、データやプログラ
ムを記憶したＲＯＭ１２ｂと、演算に必要なデータを一
時的に記憶するＲＡＭ１２ａとから構成される。なお、
プログラムは、読み出し専用のＲＯＭ１２ｂまたは読み
出し書き込み可能なＲＡＭ１２ａのどちらに書かれても
良いが、通常ＲＯＭ１２ｂに書き込まれる。したがっ
て、以下の説明ではプログラムはＲＯＭ１２ｂに書き込
まれているものとする。
【０００３】次に従来の演算方式の動作を図７を参照し
ながら説明する。ＣＰＵ１１はメモリ１２内のＲＯＭ１
２ｂに書き込まれたプログラムに従って動作を行う。Ｃ
ＰＵ１１がプログラム上のオペコードを読み込むと、読
み込まれたオペコードはＣＰＵ１１の図示しない制御装
置に入力され、制御装置は各々のオペコードによって決
まっている手順に従ってＣＰＵ１１を動作させる。
ながら説明する。ＣＰＵ１１はメモリ１２内のＲＯＭ１
２ｂに書き込まれたプログラムに従って動作を行う。Ｃ
ＰＵ１１がプログラム上のオペコードを読み込むと、読
み込まれたオペコードはＣＰＵ１１の図示しない制御装
置に入力され、制御装置は各々のオペコードによって決
まっている手順に従ってＣＰＵ１１を動作させる。
【０００４】図８はＡＤＣ命令を説明するための図であ
る。ＡＤＣ命令は演算レジスタ４の内容とメモリ１２の
内容とキャリーボローフラグ２の内容を加算する命令で
ある。ここで、メモリ１２内の内容とは、メモリ１２内
のプログラム上にオペランドとして記述されているデー
タあるいはＲＯＭ１２ｂに書かれているデータあるいは
ＲＡＭ１２ａ内に一時記憶されているデータを示す。演
算前のキャリーボローフラグ２の内容が“１”の時は演
算データに下の桁からの桁上がりが有ることを示し、演
算前のキャリーボローフラグ２の内容が“０”の時は演
算データに下の桁からの桁上がりが無いことを示す。演
算結果は演算レジスタ４に格納される。演算結果が演算
レジスタ４のビット数を越える場合、演算終了時にキャ
リーボローフラグ２の内容が“１”になり、演算結果が
演算レジスタ４のビット数内に納まる場合、演算終了時
にキャリーボローフラグ２の内容が“０”になる。
る。ＡＤＣ命令は演算レジスタ４の内容とメモリ１２の
内容とキャリーボローフラグ２の内容を加算する命令で
ある。ここで、メモリ１２内の内容とは、メモリ１２内
のプログラム上にオペランドとして記述されているデー
タあるいはＲＯＭ１２ｂに書かれているデータあるいは
ＲＡＭ１２ａ内に一時記憶されているデータを示す。演
算前のキャリーボローフラグ２の内容が“１”の時は演
算データに下の桁からの桁上がりが有ることを示し、演
算前のキャリーボローフラグ２の内容が“０”の時は演
算データに下の桁からの桁上がりが無いことを示す。演
算結果は演算レジスタ４に格納される。演算結果が演算
レジスタ４のビット数を越える場合、演算終了時にキャ
リーボローフラグ２の内容が“１”になり、演算結果が
演算レジスタ４のビット数内に納まる場合、演算終了時
にキャリーボローフラグ２の内容が“０”になる。
【０００５】図９はＡＤＤ命令を説明するための図であ
る。ＡＤＤ命令は演算レジスタ４の内容とメモリ１２の
内容を加算する命令である。演算結果は演算レジスタ４
に格納される。演算結果が演算レジスタ４のビット数を
越える場合、演算終了時にキャリーボローフラグ２の内
容が“１”になり、演算結果が演算レジスタ４のビット
数内に納まる場合、演算終了時にキャリーボローフラグ
“０”になる。
る。ＡＤＤ命令は演算レジスタ４の内容とメモリ１２の
内容を加算する命令である。演算結果は演算レジスタ４
に格納される。演算結果が演算レジスタ４のビット数を
越える場合、演算終了時にキャリーボローフラグ２の内
容が“１”になり、演算結果が演算レジスタ４のビット
数内に納まる場合、演算終了時にキャリーボローフラグ
“０”になる。
【０００６】図１０はＳＢＣ命令を説明するための図で
ある。ＳＢＣ命令は演算レジスタ４の内容からメモリ１
２の内容とキャリーボローフラグ２の内容を減算する命
令である。演算前のキャリーボローフラグ２の内容が
“０”の時は演算データに下の桁からの桁借りが有るこ
とを示し、演算前のキャリーボローフラグ２の内容が
“１”の時は演算データに下の桁からの桁借りが無いこ
とを示す。演算結果は演算レジスタ４に格納される。演
算レジスタ４の内容からメモリ１２の内容とキャリーボ
ローフラグ２の内容が引けなかった場合、すなわち演算
結果にボローが生じた場合、演算終了時にキャリーボロ
ーフラグ２の内容が“０”になり、演算結果にボローが
生じなかった場合、演算終了時にキャリーボローフラグ
２の内容が“１”になる。
ある。ＳＢＣ命令は演算レジスタ４の内容からメモリ１
２の内容とキャリーボローフラグ２の内容を減算する命
令である。演算前のキャリーボローフラグ２の内容が
“０”の時は演算データに下の桁からの桁借りが有るこ
とを示し、演算前のキャリーボローフラグ２の内容が
“１”の時は演算データに下の桁からの桁借りが無いこ
とを示す。演算結果は演算レジスタ４に格納される。演
算レジスタ４の内容からメモリ１２の内容とキャリーボ
ローフラグ２の内容が引けなかった場合、すなわち演算
結果にボローが生じた場合、演算終了時にキャリーボロ
ーフラグ２の内容が“０”になり、演算結果にボローが
生じなかった場合、演算終了時にキャリーボローフラグ
２の内容が“１”になる。
【０００７】図１１はＳＵＢ命令を説明するための図で
ある。ＳＵＢ命令は演算レジスタ４の内容からメモリ１
２の内容を減算する命令である。演算結果は演算レジス
タ４に格納される。演算レジスタ４の内容からメモリ１
２の内容とキャリーボローフラグ２の内容が引けなかっ
た場合、すなわち演算結果にボローが生じた場合、演算
終了時にキャリーボローフラグ２の内容が“０”にな
り、演算結果にボローが生じなかった場合、演算終了時
にキャリーボローフラグ２の内容が“１”になる。
ある。ＳＵＢ命令は演算レジスタ４の内容からメモリ１
２の内容を減算する命令である。演算結果は演算レジス
タ４に格納される。演算レジスタ４の内容からメモリ１
２の内容とキャリーボローフラグ２の内容が引けなかっ
た場合、すなわち演算結果にボローが生じた場合、演算
終了時にキャリーボローフラグ２の内容が“０”にな
り、演算結果にボローが生じなかった場合、演算終了時
にキャリーボローフラグ２の内容が“１”になる。
【０００８】例えばプログラムにオペランド（演算子）
が記述されているイミーディエイト・アドレッシングモ
ードでＡＤＣ命令を実行する場合、プログラム上のオペ
コード（命令コード）がＣＰＵ１１に読み込まれると、
ＣＰＵ１１はオペランドをイミーディエイト値の演算デ
ータ（例えばＤＡＴＡ１とする）としてデータラッチ回
路５にラッチする。データラッチ回路５からＤＡＴＡ１
がＣＰＵ１１の内部バス６ａを通ってＡＬＵ３に入力さ
れ、演算レジスタ４内のデータ（例えばＤＡＴＡ２とす
る）がＣＰＵ１１の内部バス６ｂを通ってＡＬＵ３に入
力され、キャリーボローフラグ２内のデータ（例えばＣ
１とする）がデータ線７を通ってＡＬＵ３に入力され
る。ＤＡＴＡ１とＤＡＴＡ２とＣ１がＡＬＵ３内で加算
され、演算結果（ＳＵＭ）はＣＰＵ１１の内部バス６ａ
を通って演算レジスタ４に入力される。この時、データ
ラッチ回路５の出力はＯＦＦされている。また、演算結
果のキャリー（例えばＣ２とする）がデータ線９を通っ
てキャリーボローフラグ２に入力される。上記の手順で
ＡＤＣ命令が完了する。
が記述されているイミーディエイト・アドレッシングモ
ードでＡＤＣ命令を実行する場合、プログラム上のオペ
コード（命令コード）がＣＰＵ１１に読み込まれると、
ＣＰＵ１１はオペランドをイミーディエイト値の演算デ
ータ（例えばＤＡＴＡ１とする）としてデータラッチ回
路５にラッチする。データラッチ回路５からＤＡＴＡ１
がＣＰＵ１１の内部バス６ａを通ってＡＬＵ３に入力さ
れ、演算レジスタ４内のデータ（例えばＤＡＴＡ２とす
る）がＣＰＵ１１の内部バス６ｂを通ってＡＬＵ３に入
力され、キャリーボローフラグ２内のデータ（例えばＣ
１とする）がデータ線７を通ってＡＬＵ３に入力され
る。ＤＡＴＡ１とＤＡＴＡ２とＣ１がＡＬＵ３内で加算
され、演算結果（ＳＵＭ）はＣＰＵ１１の内部バス６ａ
を通って演算レジスタ４に入力される。この時、データ
ラッチ回路５の出力はＯＦＦされている。また、演算結
果のキャリー（例えばＣ２とする）がデータ線９を通っ
てキャリーボローフラグ２に入力される。上記の手順で
ＡＤＣ命令が完了する。
【０００９】同様にイミーディエイト・アドレッシング
モードでＡＤＤ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドをイミーディエイト値の演算データＤＡＴＡ
１としてデータラッチ回路５にラッチする。データラッ
チ回路５からＤＡＴＡ１がＣＰＵ１１の内部バス６ａを
通ってＡＬＵ３に入力され、演算レジスタ４内のデータ
ＤＡＴＡ２がＣＰＵ１１の内部バス６ｂを通ってＡＬＵ
３に入力される。このときＡＬＵ３の最下位ビットのキ
ャリー入力は“０”に固定されている。ＤＡＴＡ１とＤ
ＡＴＡ２がＡＬＵ３内で加算され、演算結果ＳＵＭはＣ
ＰＵ１１の内部バス６ａを通って演算レジスタ４に入力
される。この時、データラッチ回路５の出力はＯＦＦさ
れている。また、演算結果のキャリーＣ２がデータ線９
を通ってキャリーボローフラグ２に入力される。上記の
手順でＡＤＤ命令が完了する。
モードでＡＤＤ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドをイミーディエイト値の演算データＤＡＴＡ
１としてデータラッチ回路５にラッチする。データラッ
チ回路５からＤＡＴＡ１がＣＰＵ１１の内部バス６ａを
通ってＡＬＵ３に入力され、演算レジスタ４内のデータ
ＤＡＴＡ２がＣＰＵ１１の内部バス６ｂを通ってＡＬＵ
３に入力される。このときＡＬＵ３の最下位ビットのキ
ャリー入力は“０”に固定されている。ＤＡＴＡ１とＤ
ＡＴＡ２がＡＬＵ３内で加算され、演算結果ＳＵＭはＣ
ＰＵ１１の内部バス６ａを通って演算レジスタ４に入力
される。この時、データラッチ回路５の出力はＯＦＦさ
れている。また、演算結果のキャリーＣ２がデータ線９
を通ってキャリーボローフラグ２に入力される。上記の
手順でＡＤＤ命令が完了する。
【００１０】同様にイミーディエイト・アドレッシング
モードでＳＢＣ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドＤＡＴＡ１をイミーディエイト値としてデー
タラッチ回路５にラッチする。データラッチ回路５から
ＤＡＴＡ１がＣＰＵ１１の内部バス６ａを通ってＡＬＵ
３に入力され、ＡＬＵ３内でビット反転されＤＡＴＡ１
Ｂとなる。演算レジスタ４内のデータＤＡＴＡ２がＣＰ
Ｕ１１内部バス６ｂを通ってＡＬＵ３に入力され、キャ
リーボローフラグ２内のデータＢ１がデータ線７を通っ
てＡＬＵ３に入力される。ＤＡＴＡ１ＢとＤＡＴＡ２と
Ｂ１がＡＬＵ３内で加算され、演算結果ＳＵＭはＣＰＵ
１１の内部バス６ａを通って演算レジスタ４に入力され
る。この時、データラッチ回路５の出力はＯＦＦされて
いる。上記の手順でＳＢＣ命令が完了する。
モードでＳＢＣ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドＤＡＴＡ１をイミーディエイト値としてデー
タラッチ回路５にラッチする。データラッチ回路５から
ＤＡＴＡ１がＣＰＵ１１の内部バス６ａを通ってＡＬＵ
３に入力され、ＡＬＵ３内でビット反転されＤＡＴＡ１
Ｂとなる。演算レジスタ４内のデータＤＡＴＡ２がＣＰ
Ｕ１１内部バス６ｂを通ってＡＬＵ３に入力され、キャ
リーボローフラグ２内のデータＢ１がデータ線７を通っ
てＡＬＵ３に入力される。ＤＡＴＡ１ＢとＤＡＴＡ２と
Ｂ１がＡＬＵ３内で加算され、演算結果ＳＵＭはＣＰＵ
１１の内部バス６ａを通って演算レジスタ４に入力され
る。この時、データラッチ回路５の出力はＯＦＦされて
いる。上記の手順でＳＢＣ命令が完了する。
【００１１】同様にイミーディエイト・アドレッシング
モードでＳＵＢ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドＤＡＴＡ１をイミーディエイト値としてデー
タラッチ回路５にラッチする。データラッチ回路５から
ＤＡＴＡ１がＣＰＵ１１の内部バス６ａを通ってＡＬＵ
３に入力され、ＡＬＵ３内でビット反転されＤＡＴＡ１
Ｂとなる。演算レジスタ４内のデータＤＡＴＡ２がＣＰ
Ｕ１１内部バス６ｂを通ってＡＬＵ３に入力される。キ
ャリーボローフラグ２内のデータＣ１がデータ線７を通
ってＡＬＵ３に入力される。このときＡＬＵ３の最下位
ビットのボロー入力は“１”に固定されている。ＤＡＴ
Ａ１ＢとＤＡＴＡ２がＡＬＵ３内で加算され、演算結果
ＳＵＭはＣＰＵ１１の内部バス６ａを通って演算レジス
タ４に入力される。この時、データラッチ回路５の出力
はＯＦＦされている。また、演算結果のボローＢ２がデ
ータ線９を通ってキャリーボローフラグ２に入力され
る。上記の手順でＳＢＣ命令が完了する。
モードでＳＵＢ命令を実行する場合、プログラム上のオ
ペコードがＣＰＵ１１に読み込まれると、ＣＰＵ１１は
オペランドＤＡＴＡ１をイミーディエイト値としてデー
タラッチ回路５にラッチする。データラッチ回路５から
ＤＡＴＡ１がＣＰＵ１１の内部バス６ａを通ってＡＬＵ
３に入力され、ＡＬＵ３内でビット反転されＤＡＴＡ１
Ｂとなる。演算レジスタ４内のデータＤＡＴＡ２がＣＰ
Ｕ１１内部バス６ｂを通ってＡＬＵ３に入力される。キ
ャリーボローフラグ２内のデータＣ１がデータ線７を通
ってＡＬＵ３に入力される。このときＡＬＵ３の最下位
ビットのボロー入力は“１”に固定されている。ＤＡＴ
Ａ１ＢとＤＡＴＡ２がＡＬＵ３内で加算され、演算結果
ＳＵＭはＣＰＵ１１の内部バス６ａを通って演算レジス
タ４に入力される。この時、データラッチ回路５の出力
はＯＦＦされている。また、演算結果のボローＢ２がデ
ータ線９を通ってキャリーボローフラグ２に入力され
る。上記の手順でＳＢＣ命令が完了する。
【００１２】
【発明が解決しようとする課題】上記のようにＡＤＣ命
令とＡＤＤ命令の相違点またはＳＢＣ命令とＳＵＢ命令
の相違点はＡＬＵ３に入力されるキャリーボローフラグ
の内容が有効か無効かの違いであるが、従来の演算方式
のマイクロコンピュータは１つのオペコードで定められ
た１つの動作を行うため、ＡＤＣ命令とＡＤＤ命令をサ
ポートするためにはそれぞれ別々のオペコードが必要で
ある。また、ＳＢＣ命令及びＳＵＢ命令の場合も同様で
ある。従ってキャリー入力またはボロー入力有効の演算
とキャリー入力またはボロー入力を無効とする演算を複
数のアドレッシングモードについてサポートするために
は片方の演算をサポートする場合の２倍のオペコードを
必要とするという問題点があった。
令とＡＤＤ命令の相違点またはＳＢＣ命令とＳＵＢ命令
の相違点はＡＬＵ３に入力されるキャリーボローフラグ
の内容が有効か無効かの違いであるが、従来の演算方式
のマイクロコンピュータは１つのオペコードで定められ
た１つの動作を行うため、ＡＤＣ命令とＡＤＤ命令をサ
ポートするためにはそれぞれ別々のオペコードが必要で
ある。また、ＳＢＣ命令及びＳＵＢ命令の場合も同様で
ある。従ってキャリー入力またはボロー入力有効の演算
とキャリー入力またはボロー入力を無効とする演算を複
数のアドレッシングモードについてサポートするために
は片方の演算をサポートする場合の２倍のオペコードを
必要とするという問題点があった。
【００１３】本発明は上記のような問題点を解決するた
めになされたもので、同一のオペコードでキャリー入力
またはボロー入力有効の演算とキャリー入力またはボロ
ー入力を無効とする演算を実行させることができる演算
方式を提供することを目的とする。
めになされたもので、同一のオペコードでキャリー入力
またはボロー入力有効の演算とキャリー入力またはボロ
ー入力を無効とする演算を実行させることができる演算
方式を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１の発明に係わる
演算方式は、算術論理演算回路３に入力されるキャリー
ボローフラグ２の内容を変更するスイッチング手段（切
替回路１）を設け、上記スイッチング手段に入力される
制御信号１０により、上記算術論理演算回路３に入力さ
れるキャリー入力またはボロー入力を有効とする演算と
キャリー入力またはボロー入力を無効とする演算とを切
り替えることによって、同一命令で演算を実行すること
を特徴とするものである。
演算方式は、算術論理演算回路３に入力されるキャリー
ボローフラグ２の内容を変更するスイッチング手段（切
替回路１）を設け、上記スイッチング手段に入力される
制御信号１０により、上記算術論理演算回路３に入力さ
れるキャリー入力またはボロー入力を有効とする演算と
キャリー入力またはボロー入力を無効とする演算とを切
り替えることによって、同一命令で演算を実行すること
を特徴とするものである。
【００１５】請求項２の発明に係わる演算方式は、算術
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算とを切り替え用フラグ１３ａにより切り替えるこ
とを特徴とするものである。
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算とを切り替え用フラグ１３ａにより切り替えるこ
とを特徴とするものである。
【００１６】請求項３の発明に係わる演算方式は、算術
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えをプログラムで設定する切り替え用
フラグ１３ａによって行うことを特徴とするものであ
る。
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えをプログラムで設定する切り替え用
フラグ１３ａによって行うことを特徴とするものであ
る。
【００１７】請求項４の発明に係わる演算方式は、算術
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えをリセット時に外部端子１４への入
力値で設定される切り替え用フラグ１３ｂによって行う
ことを特徴とするものである。
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えをリセット時に外部端子１４への入
力値で設定される切り替え用フラグ１３ｂによって行う
ことを特徴とするものである。
【００１８】請求項５の発明に係わる演算方式は、算術
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算とを切り替える切り替え用フラグとして専用のセ
ット命令とリセット命令を持つ中央演算処理装置１１の
内部フラグ１３ｃを用いることを特徴とするものであ
る。
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算とを切り替える切り替え用フラグとして専用のセ
ット命令とリセット命令を持つ中央演算処理装置１１の
内部フラグ１３ｃを用いることを特徴とするものであ
る。
【００１９】請求項６の発明に係わる演算方式は、算術
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えを外部端子１４からの切り替え信号
によって行うことを特徴とするものである。
論理演算回路３に入力されるキャリー入力またはボロー
入力有効の演算と、キャリー入力またはボロー入力無効
の演算との切り替えを外部端子１４からの切り替え信号
によって行うことを特徴とするものである。
【００２０】
【作用】請求項１の発明においては、スイッチング手段
（切替回路１）に入力される制御信号１０によりキャリ
ーボローフラグ２の内容が変更され、算術論理演算回路
３に入力されるキャリー入力またはボロー入力を有効と
する演算と、キャリー入力またはボロー入力を無効とす
る演算とが切り替えられる。
（切替回路１）に入力される制御信号１０によりキャリ
ーボローフラグ２の内容が変更され、算術論理演算回路
３に入力されるキャリー入力またはボロー入力を有効と
する演算と、キャリー入力またはボロー入力を無効とす
る演算とが切り替えられる。
【００２１】請求項２の発明においては、切り替え用フ
ラグ１３ａにより、算術論理演算回路３に入力されるキ
ャリー入力またはボロー入力有効の演算と、キャリー入
力またはボロー入力無効の演算とが切り替えられる。
ラグ１３ａにより、算術論理演算回路３に入力されるキ
ャリー入力またはボロー入力有効の演算と、キャリー入
力またはボロー入力無効の演算とが切り替えられる。
【００２２】請求項３の発明においては、プログラムで
設定される切り替え用フラグ１３ａにより、算術論理演
算回路３に入力されるキャリー入力またはボロー入力有
効の演算と、キャリー入力またはボロー入力無効の演算
とが切り替えられる。
設定される切り替え用フラグ１３ａにより、算術論理演
算回路３に入力されるキャリー入力またはボロー入力有
効の演算と、キャリー入力またはボロー入力無効の演算
とが切り替えられる。
【００２３】請求項４の発明においては、リセット時に
外部端子１４への入力値で設定される切り替え用フラグ
１３ｂにより、算術論理演算回路３に入力されるキャリ
ー入力またはボロー入力有効の演算と、キャリー入力ま
たはボロー入力無効の演算とが切り替えられる。
外部端子１４への入力値で設定される切り替え用フラグ
１３ｂにより、算術論理演算回路３に入力されるキャリ
ー入力またはボロー入力有効の演算と、キャリー入力ま
たはボロー入力無効の演算とが切り替えられる。
【００２４】請求項５の発明においては、専用のセット
命令とリセット命令を持つ中央演算処理装置１１の内部
フラグ１３ｃを切り替え用フラグとして用い、この切り
替えフラグにより、算術論理演算回路３に入力されるキ
ャリー入力またはボロー入力有効の演算と、キャリー入
力またはボロー入力無効の演算とが切り替えられる。
命令とリセット命令を持つ中央演算処理装置１１の内部
フラグ１３ｃを切り替え用フラグとして用い、この切り
替えフラグにより、算術論理演算回路３に入力されるキ
ャリー入力またはボロー入力有効の演算と、キャリー入
力またはボロー入力無効の演算とが切り替えられる。
【００２５】請求項６の発明においては、外部端子１４
からの切り替え信号により、算術論理演算回路３に入力
されるキャリー入力またはボロー入力有効の演算と、キ
ャリー入力またはボロー入力無効の演算とが切り替えら
れる。
からの切り替え信号により、算術論理演算回路３に入力
されるキャリー入力またはボロー入力有効の演算と、キ
ャリー入力またはボロー入力無効の演算とが切り替えら
れる。
【００２６】
実施例１．図１は本発明の実施例１に係わる演算方式に
よるマイクロコンピュータの構成を示すブロック図であ
る。図１において、図７に示す構成要素に対応するもの
には同一の符号を付し、この説明を省略する。図１にお
いて、１はＡＬＵ３に入力されるキャリーボローフラグ
２の内容を変更するスイッチング手段としての切替回路
である。この切替回路１の回路図の一例を図２に示す。
よるマイクロコンピュータの構成を示すブロック図であ
る。図１において、図７に示す構成要素に対応するもの
には同一の符号を付し、この説明を省略する。図１にお
いて、１はＡＬＵ３に入力されるキャリーボローフラグ
２の内容を変更するスイッチング手段としての切替回路
である。この切替回路１の回路図の一例を図２に示す。
【００２７】図２及び図１において、Ａは切替回路１へ
の制御信号、Ｂはキャリーボローフラグ２からの入力、
ＣはＡＬＵ３へのキャリーボロー入力、ＳＢＣはＳＢＣ
命令実行時に“１”になるＣＰＵ１１の制御信号であ
る。ＯＲゲート１７は、複合ゲート１５の出力かＡＮＤ
ゲート１６の出力のどちらか一方が“１”のとき“１”
を出力する。制御信号Ａが“０”の場合、ＡＮＤゲート
１６の出力は常に“０”となり、複合ゲート１５は、入
力Ｂが“０”のとき“０”を出力し、入力Ｂが“１”の
とき“１”を出力する。従って、制御信号Ａが“０”の
場合入力Ｂの値と出力Ｃの値は等しくなる。制御信号Ａ
が“１”の場合、複合ゲート１５の出力は常に“０”に
なり、ＡＮＤゲート１６は、ＡＤＣ命令実行時ＳＢＣが
“０”となるため“０”を出力し、ＳＢＣ命令実行時Ｓ
ＢＣが“１”となるため“１”を出力する。従って、制
御信号Ａが“１”の場合出力Ｃは、ＡＤＣ命令実行時
“０”、ＳＢＣ命令実行時“１”となる。
の制御信号、Ｂはキャリーボローフラグ２からの入力、
ＣはＡＬＵ３へのキャリーボロー入力、ＳＢＣはＳＢＣ
命令実行時に“１”になるＣＰＵ１１の制御信号であ
る。ＯＲゲート１７は、複合ゲート１５の出力かＡＮＤ
ゲート１６の出力のどちらか一方が“１”のとき“１”
を出力する。制御信号Ａが“０”の場合、ＡＮＤゲート
１６の出力は常に“０”となり、複合ゲート１５は、入
力Ｂが“０”のとき“０”を出力し、入力Ｂが“１”の
とき“１”を出力する。従って、制御信号Ａが“０”の
場合入力Ｂの値と出力Ｃの値は等しくなる。制御信号Ａ
が“１”の場合、複合ゲート１５の出力は常に“０”に
なり、ＡＮＤゲート１６は、ＡＤＣ命令実行時ＳＢＣが
“０”となるため“０”を出力し、ＳＢＣ命令実行時Ｓ
ＢＣが“１”となるため“１”を出力する。従って、制
御信号Ａが“１”の場合出力Ｃは、ＡＤＣ命令実行時
“０”、ＳＢＣ命令実行時“１”となる。
【００２８】図１の構成のマイクロコンピュータにおい
て、制御信号１０が“０”の状態でＡＤＣ命令またはＳ
ＢＣ命令を実行する場合、キャリーボローフラグ２の出
力７と切替回路１の出力８は同一となるため、従来のマ
イクロコンピュータと同様に演算レジスタ４のデータ
と、データラッチ回路５のデータと、キャリーボローフ
ラグ２の内容とがＡＬＵ３で加算される。制御信号１０
が“１”の状態でＡＤＣ命令を実行する場合、切替回路
１の出力８が“０”となるため、実行結果は演算レジス
タ４のデータとデータラッチ回路５のデータを加算した
ものとなりＡＤＤ命令の実行結果と同じになる。また、
制御信号１０が“１”の状態でＳＢＣ命令を実行する場
合、切替回路１の出力８が“１”となるため、実行結果
は演算レジスタ４のデータからデータラッチ回路５のデ
ータを減算したものとなりＳＵＢ命令の実行結果と同じ
になる。
て、制御信号１０が“０”の状態でＡＤＣ命令またはＳ
ＢＣ命令を実行する場合、キャリーボローフラグ２の出
力７と切替回路１の出力８は同一となるため、従来のマ
イクロコンピュータと同様に演算レジスタ４のデータ
と、データラッチ回路５のデータと、キャリーボローフ
ラグ２の内容とがＡＬＵ３で加算される。制御信号１０
が“１”の状態でＡＤＣ命令を実行する場合、切替回路
１の出力８が“０”となるため、実行結果は演算レジス
タ４のデータとデータラッチ回路５のデータを加算した
ものとなりＡＤＤ命令の実行結果と同じになる。また、
制御信号１０が“１”の状態でＳＢＣ命令を実行する場
合、切替回路１の出力８が“１”となるため、実行結果
は演算レジスタ４のデータからデータラッチ回路５のデ
ータを減算したものとなりＳＵＢ命令の実行結果と同じ
になる。
【００２９】実施例２．図３は切替回路１の切り替えを
行う制御信号１０をアドレスを割り付けられた切り替え
用フラグ１３ａから入力する構成としたもので、ＣＰＵ
１１はメモリ１２上のプログラムに従ってＡＤＣ命令ま
たはＳＢＣ命令を実行する場合は、ＡＤＣ命令またはＳ
ＢＣ命令実行前に切り替え用フラグ１３ａに“０”を書
き込む命令を実行し、切替回路１の入力１０を“０”と
し、ＡＤＤ命令またはＳＵＢ命令を実行する場合は、切
り替え用フラグ１３ａに“１”を書き込む命令を実行す
ることで、実施例１の動作が期待できる。
行う制御信号１０をアドレスを割り付けられた切り替え
用フラグ１３ａから入力する構成としたもので、ＣＰＵ
１１はメモリ１２上のプログラムに従ってＡＤＣ命令ま
たはＳＢＣ命令を実行する場合は、ＡＤＣ命令またはＳ
ＢＣ命令実行前に切り替え用フラグ１３ａに“０”を書
き込む命令を実行し、切替回路１の入力１０を“０”と
し、ＡＤＤ命令またはＳＵＢ命令を実行する場合は、切
り替え用フラグ１３ａに“１”を書き込む命令を実行す
ることで、実施例１の動作が期待できる。
【００３０】実施例３．図４は切替回路１の切り替えを
行う制御信号１０をリセット時に外部端子１４からの入
力をラッチする切り替え用フラグ１３ｂから入力する構
成としたもので、リセット時の外部端子１４の入力を
“０”とした場合、リセット解除後ＡＤＣ命令またはＳ
ＢＣ命令と同等の動作となり、リセット時の外部端子１
４の入力を“１”とした場合、リセット解除後ＡＤＤ命
令またはＳＵＢ命令と同等の動作となる。
行う制御信号１０をリセット時に外部端子１４からの入
力をラッチする切り替え用フラグ１３ｂから入力する構
成としたもので、リセット時の外部端子１４の入力を
“０”とした場合、リセット解除後ＡＤＣ命令またはＳ
ＢＣ命令と同等の動作となり、リセット時の外部端子１
４の入力を“１”とした場合、リセット解除後ＡＤＤ命
令またはＳＵＢ命令と同等の動作となる。
【００３１】実施例４．図５は切替回路１の切り替えを
行う制御信号１０をＣＰＵ１１内部の切り替え用フラグ
１３ｃから入力する構成としたもので、切り替え用フラ
グ１３ｃは専用のセット命令で“１”となり、クリア命
令で“０”となり、上記実施例２と同等の動作が期待で
きる。
行う制御信号１０をＣＰＵ１１内部の切り替え用フラグ
１３ｃから入力する構成としたもので、切り替え用フラ
グ１３ｃは専用のセット命令で“１”となり、クリア命
令で“０”となり、上記実施例２と同等の動作が期待で
きる。
【００３２】実施例５．図６は切替回路１の切り替えを
行う制御信号１０を外部端子１４からの入力する構成と
したものである。
行う制御信号１０を外部端子１４からの入力する構成と
したものである。
【００３３】なお上記実施例では、ＡＤＣ命令とＡＤＤ
命令の切り替え、ＳＢＣ命令とＳＵＢ命令の切り替えを
同一の制御信号で切り替える例を示したが、それぞれ、
独立した制御信号で切り替えるようにしてもよく、その
他、本発明の特許請求範囲を逸脱しない範囲内におい
て、種々の設計変更が可能である。
命令の切り替え、ＳＢＣ命令とＳＵＢ命令の切り替えを
同一の制御信号で切り替える例を示したが、それぞれ、
独立した制御信号で切り替えるようにしてもよく、その
他、本発明の特許請求範囲を逸脱しない範囲内におい
て、種々の設計変更が可能である。
【００３４】また、上記実施例において、演算データ及
び演算結果を格納する演算レジスタとしてアキュムレー
タや汎用レジスタなどを用いてもよい。
び演算結果を格納する演算レジスタとしてアキュムレー
タや汎用レジスタなどを用いてもよい。
【００３５】
【発明の効果】以上のように本発明によれば、算術論理
演算回路に入力される、キャリーボローフラグの内容を
変更するスイッチング手段を設け、スイッチング手段に
入力される制御信号により、上記算術論理演算回路に入
力されるキャリー入力またはボロー入力を有効とする演
算とキャリー入力またはボロー入力を無効とする演算と
を切り替えることによって、同一命令で演算を実行する
ようにしたので、（制御信号を変更することにより）同
一のオペコードでキャリーまたはボロー入力有効の演算
と、キャリーまたはボロー入力無効の演算とが実行で
き、即ち、一つのオペコードで異なる演算を実行でき、
このためオペコードの数を少なくすることができるとい
う効果が得られる。また、キャリー付き演算またはボロ
ー付き演算を持つマイクロコンピュータ等においてはオ
ペコードを増加させる必要がないため少ないロジック変
更で演算数を増やすことができるという効果が得られ
る。
演算回路に入力される、キャリーボローフラグの内容を
変更するスイッチング手段を設け、スイッチング手段に
入力される制御信号により、上記算術論理演算回路に入
力されるキャリー入力またはボロー入力を有効とする演
算とキャリー入力またはボロー入力を無効とする演算と
を切り替えることによって、同一命令で演算を実行する
ようにしたので、（制御信号を変更することにより）同
一のオペコードでキャリーまたはボロー入力有効の演算
と、キャリーまたはボロー入力無効の演算とが実行で
き、即ち、一つのオペコードで異なる演算を実行でき、
このためオペコードの数を少なくすることができるとい
う効果が得られる。また、キャリー付き演算またはボロ
ー付き演算を持つマイクロコンピュータ等においてはオ
ペコードを増加させる必要がないため少ないロジック変
更で演算数を増やすことができるという効果が得られ
る。
【００３６】また、本発明によれば、キャリー入力また
はボロー入力有効の演算と、キャリー入力またはボロー
入力無効の演算とを切り替えようフラグにより切り替え
るようにしたので、上記効果を容易に達成できる。
はボロー入力有効の演算と、キャリー入力またはボロー
入力無効の演算とを切り替えようフラグにより切り替え
るようにしたので、上記効果を容易に達成できる。
【００３７】また、キャリー入力またはボロー入力有効
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えをプログラムで設定する切り替え用フラグに
よって行うようにしたので、上記効果を容易に達成でき
る。
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えをプログラムで設定する切り替え用フラグに
よって行うようにしたので、上記効果を容易に達成でき
る。
【００３８】また、キャリー入力またはボロー入力有効
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えをリセット時に外部端子への入力値で設定さ
れる切り替え用フラグによって行うようにしたので、上
記効果を容易に達成できる。
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えをリセット時に外部端子への入力値で設定さ
れる切り替え用フラグによって行うようにしたので、上
記効果を容易に達成できる。
【００３９】また、キャリー入力またはボロー入力有効
の演算と、キャリー入力またはボロー入力無効の演算と
を切り替え用フラグとして専用のセット命令とリセット
命令を持つ中央処理装置の内部フラグを用いるようにし
たので、上記効果を容易に達成できる。
の演算と、キャリー入力またはボロー入力無効の演算と
を切り替え用フラグとして専用のセット命令とリセット
命令を持つ中央処理装置の内部フラグを用いるようにし
たので、上記効果を容易に達成できる。
【００４０】また、キャリー入力またはボロー入力有効
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えを外部端子からの切り替え信号によって行う
ようにしたので、上記効果を容易に達成できる。
の演算と、キャリー入力またはボロー入力無効の演算と
の切り替えを外部端子からの切り替え信号によって行う
ようにしたので、上記効果を容易に達成できる。
【図１】本発明の実施例１の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。
ンピュータの構成を示すブロック図である。
【図２】本実施例における切替回路の一例を示す回路図
である。
である。
【図３】本発明の実施例２の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。
ンピュータの構成を示すブロック図である。
【図４】本発明の実施例３の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。
ンピュータの構成を示すブロック図である。
【図５】本発明の実施例４の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。
ンピュータの構成を示すブロック図である。
【図６】本発明の実施例５の演算方式によるマイクロコ
ンピュータの構成を示すブロック図である。
ンピュータの構成を示すブロック図である。
【図７】従来の演算方式によるマイクロコンピュータの
構成を示すブロック図である。
構成を示すブロック図である。
【図８】ＡＤＣ命令を説明するための図である。
【図９】ＡＤＤ命令を説明するための図である。
【図１０】ＳＢＣ命令を説明するための図である。
【図１１】ＳＵＢ命令を説明するための図である。
１ 切替回路（スイッチング手段） ２ キャリーボローフラグ ３ 算術論理演算回路（ＡＬＵ） ４ 演算レジスタ ５ データラッチ回路 １１ 中央演算処理装置（ＣＰＵ） １２ メモリ １３ａ，１３ｂ，１３ｃ 切り替え用フラグ １４ 外部端子
Claims (6)
- 【請求項１】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力される上記キャリーボローフラ
グの内容を変更するスイッチング手段を設け、上記スイ
ッチング手段に入力される制御信号により、上記算術論
理演算回路に入力されるキャリー入力またはボロー入力
を有効とする演算とキャリー入力またはボロー入力を無
効とする演算とを切り替えることによって、同一命令で
演算を実行することを特徴とする演算方式。 - 【請求項２】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力されるキャリー入力またはボロ
ー入力有効の演算と、キャリー入力またはボロー入力無
効の演算とを切り替え用フラグにより切り替えることを
特徴とする演算方式。 - 【請求項３】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力されるキャリー入力またはボロ
ー入力有効の演算と、キャリー入力またはボロー入力無
効の演算との切り替えをプログラムで設定する切り替え
用フラグによって行うことを特徴とする演算方式。 - 【請求項４】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力されるキャリー入力またはボロ
ー入力有効の演算と、キャリー入力またはボロー入力無
効の演算との切り替えをリセット時に外部端子への入力
値で設定される切り替え用フラグによって行うことを特
徴とする演算方式。 - 【請求項５】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力されるキャリー入力またはボロ
ー入力有効の演算と、キャリー入力またはボロー入力無
効の演算とを切り替える切り替え用フラグとして専用の
セット命令とリセット命令を持つ中央演算処理装置の内
部フラグを用いることを特徴とする演算方式。 - 【請求項６】 メモリからの演算に関するデータをラッ
チするデータラッチ回路と、演算に関するデータ及び演
算結果を格納する演算レジスタと、上記演算レジスタに
格納される演算結果が所定のビット数を越えることを示
すキャリーと上記演算レジスタの内容から上記データラ
ッチ回路の内容を引けなかったとき桁借りを示すボロー
を格納するキャリーボローフラグと、上記データラッチ
回路の内容と上記演算レジスタの内容と上記キャリーボ
ローフラグの内容に従って演算を行い該演算結果を上記
演算レジスタと上記キャリーボローフラグに格納する算
術論理演算回路を有し、上記メモリに書かれたプログラ
ムに従って演算を行う中央演算処理装置において、上記
算術論理演算回路に入力されるキャリー入力またはボロ
ー入力有効の演算と、キャリー入力またはボロー入力無
効の演算との切り替えを外部端子からの切り替え信号に
よって行うことを特徴とする演算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108825A JPH05282133A (ja) | 1992-04-01 | 1992-04-01 | 演算方式 |
| US08/021,431 US5423052A (en) | 1992-04-01 | 1993-02-23 | Central processing unit with switchable carry and borrow flag |
| DE4308516A DE4308516C2 (de) | 1992-04-01 | 1993-03-17 | Zentraleinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108825A JPH05282133A (ja) | 1992-04-01 | 1992-04-01 | 演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282133A true JPH05282133A (ja) | 1993-10-29 |
Family
ID=14494494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108825A Pending JPH05282133A (ja) | 1992-04-01 | 1992-04-01 | 演算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5423052A (ja) |
| JP (1) | JPH05282133A (ja) |
| DE (1) | DE4308516C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2718866B1 (fr) * | 1994-04-19 | 1996-05-15 | Sgs Thomson Microelectronics | Dispositif de calcul arithmétique et logique et procédé de commande. |
| US20100023733A1 (en) * | 2008-04-15 | 2010-01-28 | Vns Portfolio Llc | Microprocessor Extended Instruction Set Precision Mode |
| CN114461275A (zh) * | 2011-12-22 | 2022-05-10 | 英特尔公司 | 具有独立进位链的加法指令 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502260A (ja) * | 1987-11-16 | 1991-05-23 | インテル コーポレーシヨン | 二重モード加算回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833572B2 (ja) * | 1977-10-21 | 1983-07-20 | 株式会社東芝 | 情報処理方式 |
| JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
| JPS61213927A (ja) * | 1985-03-18 | 1986-09-22 | Hitachi Ltd | 浮動小数点演算処理装置 |
| US4649478A (en) * | 1985-06-28 | 1987-03-10 | Hewlett-Packard Company | Operation code selected overflow interrupts |
| US4811266A (en) * | 1986-11-05 | 1989-03-07 | Honeywell Bull Inc. | Multifunction arithmetic indicator |
| JPH07113886B2 (ja) * | 1987-05-11 | 1995-12-06 | 株式会社日立製作所 | 演算回路 |
| US4901268A (en) * | 1988-08-19 | 1990-02-13 | General Electric Company | Multiple function data processor |
-
1992
- 1992-04-01 JP JP4108825A patent/JPH05282133A/ja active Pending
-
1993
- 1993-02-23 US US08/021,431 patent/US5423052A/en not_active Expired - Fee Related
- 1993-03-17 DE DE4308516A patent/DE4308516C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502260A (ja) * | 1987-11-16 | 1991-05-23 | インテル コーポレーシヨン | 二重モード加算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4308516C2 (de) | 1997-12-04 |
| US5423052A (en) | 1995-06-06 |
| DE4308516A1 (de) | 1993-10-07 |
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