JPS61122747A - デ−タ処理装置 - Google Patents
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- JPS61122747A JPS61122747A JP59238704A JP23870484A JPS61122747A JP S61122747 A JPS61122747 A JP S61122747A JP 59238704 A JP59238704 A JP 59238704A JP 23870484 A JP23870484 A JP 23870484A JP S61122747 A JPS61122747 A JP S61122747A
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ処理装置に関し、特に効率よく最小値
および最大値を求めるようにしたものである。
および最大値を求めるようにしたものである。
通常のデータ処理装置では最小値または最大値の決定に
多くの時間を要し、またそのプログラムのステップ数も
多くなりがちであった。このことを−例を挙げて説明し
ておく。
多くの時間を要し、またそのプログラムのステップ数も
多くなりがちであった。このことを−例を挙げて説明し
ておく。
次の漸化式は音声認識等において採用されているダイナ
ミック・プログラミング・マツチングの手法で頻繁に実
行されるものである。
ミック・プログラミング・マツチングの手法で頻繁に実
行されるものである。
この式においてＧは累積距離、Ｄはローカル距離である
。この式から明らかなように新たな累積距離Ｇ（１、Ｊ
）を得るには前回（Ｉ−１）の累積距離のうち所定の範
囲ＣＪ、Ｊ−１およびＪ−２）のものの中から最小のも
のを選び、これをローカル距離に加える。なおダイナミ
ック・プログラミング・マツチングについてはたとえば
ＦｕｎｇｉヒａｄａＴｔａｋｕｒａ、”Ｍｉｎｉ＋ｍｕ
＋ｓ Ｐｒｅｄｉｃｔｉｏｎ Ｒｅ５ｉｄｕａｌＰｒｉ
ｎｃｉｐｌｅ Ａｐｐｌｉｅｄ ｔ、ｏ ５ｐｅ
ｅｃｈ’ Ｒｅｃｏｇｈｉｔ、ｉｏｎ”。
。この式から明らかなように新たな累積距離Ｇ（１、Ｊ
）を得るには前回（Ｉ−１）の累積距離のうち所定の範
囲ＣＪ、Ｊ−１およびＪ−２）のものの中から最小のも
のを選び、これをローカル距離に加える。なおダイナミ
ック・プログラミング・マツチングについてはたとえば
ＦｕｎｇｉヒａｄａＴｔａｋｕｒａ、”Ｍｉｎｉ＋ｍｕ
＋ｓ Ｐｒｅｄｉｃｔｉｏｎ Ｒｅ５ｉｄｕａｌＰｒｉ
ｎｃｉｐｌｅ Ａｐｐｌｉｅｄ ｔ、ｏ ５ｐｅ
ｅｃｈ’ Ｒｅｃｏｇｈｉｔ、ｉｏｎ”。
ＴＥＥＥ Ｔｒａｎｓａｔ、ｉｏｎ ｏｎ Ａｃ
ｏｕｓｔｉｃｓ、 ５ｐｅｅｃｈ ａｎｄＳｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ、 Ｖｏｌ、 ＡＳＳＰ−
２３（１９７５年２月）を参照されたい。
ｏｕｓｔｉｃｓ、 ５ｐｅｅｃｈ ａｎｄＳｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ、 Ｖｏｌ、 ＡＳＳＰ−
２３（１９７５年２月）を参照されたい。
上述漸化式のオペレーションを実行する手順はたとえば
第５図または第６−に示すようなものである。ただし、
Ｒｉはレジスタまたはレジスタの内容を示し、当初Ｒ１
、Ｒ２およびＲ３にはＧ（■−１、Ｊ）、Ｇ （Ｉ−１
，Ｊ−１）およびＧ（Ｉ−１，Ｊ−２）がストアされＲ
４にはＤ（１゜Ｊ）がストアされているものとした。第
５図および第６図の手順をＳ／３７０のアセンブラで記
述すると表１および表２のようになり、ともに所要時間
が長く、ステップ数も多い。
第５図または第６−に示すようなものである。ただし、
Ｒｉはレジスタまたはレジスタの内容を示し、当初Ｒ１
、Ｒ２およびＲ３にはＧ（■−１、Ｊ）、Ｇ （Ｉ−１
，Ｊ−１）およびＧ（Ｉ−１，Ｊ−２）がストアされＲ
４にはＤ（１゜Ｊ）がストアされているものとした。第
５図および第６図の手順をＳ／３７０のアセンブラで記
述すると表１および表２のようになり、ともに所要時間
が長く、ステップ数も多い。
１ Ｓ／３７０のアセンブラその１
ＬＯＣＲＲＩ、Ｒ２
ＢＨＬＩ
ＣＲＲ１、Ｒ３
ＢＨＲ２
ＡＲＲ４、ＲＩ
Ｒ３
ＬＬＣＲＲ２、Ｒ３
ＢＨＲ２
ＡＲＲ４、Ｒ２
Ｒ３
Ｌ２ＡＲＲ４、Ｒ３
Ｒ３・・・・・・・・
２ Ｓ／３７０のアセンブラ の２
ＬＯＣＲＲＩ、Ｒ２
ＢＬ ＬＩ
ＬＲＲ１，Ｒ２
ＬＩ ＣＲＲ１，Ｒ３
ＢＬ Ｒ２
ＬＲＲ１，Ｒ３
Ｒ２ＡＲＲ４，Ｒ１
ただし、上述の表１および表２においてＣＲはレジスタ
の内容の比較、ＢＨ，ＢＬは条件分岐（ＨまたはＬに応
じて分岐）、ＡＲはレジスタの内容の加算、Ｂは無条件
分岐、ＬＲはレジスタの内容の転送を意味する。
の内容の比較、ＢＨ，ＢＬは条件分岐（ＨまたはＬに応
じて分岐）、ＡＲはレジスタの内容の加算、Ｂは無条件
分岐、ＬＲはレジスタの内容の転送を意味する。
この発明は以上の事情を考慮してなされものであり、最
小値および最大値の決定を効率よく実行できるデータ処
理装置を提供することを目的としている。
小値および最大値の決定を効率よく実行できるデータ処
理装置を提供することを目的としている。
この発明のデータ処理装置は以上の目的を達成するため
にＡＬＵ （算術論理演算ユニット）と。
にＡＬＵ （算術論理演算ユニット）と。
このＡＬＵの第１および第２入力にそれぞれオペランド
を供給する第１および第２レジスタと、これら第１およ
び第２レジスタの各々からのオペランドおよび上述ＡＬ
Ｕの出力を受取るマルチプレクサと１種々のインストラ
クションをデコードして対応する動作を上述ＡＬＵに実
行させるインストラクション・デコーダとを有している
。そして上述インストランジョン・デコーダがインスト
ラクションおよびＡＬＵの演算状態に応じて上述マルチ
プレクサの切り換えを制御するようにしている。
を供給する第１および第２レジスタと、これら第１およ
び第２レジスタの各々からのオペランドおよび上述ＡＬ
Ｕの出力を受取るマルチプレクサと１種々のインストラ
クションをデコードして対応する動作を上述ＡＬＵに実
行させるインストラクション・デコーダとを有している
。そして上述インストランジョン・デコーダがインスト
ラクションおよびＡＬＵの演算状態に応じて上述マルチ
プレクサの切り換えを制御するようにしている。
以下この発明の一実施例について図面を参照しながら説
明しよう。
明しよう。
第１図はこの実施例を概略的に示すもので、この第１図
において第１データバス１にはアキュムレータ２および
一時レジスタ３〜６のそれぞれの入力が接続されている
。アキュムレータ２の出力はＡｌＯ２の入力に接続され
るとともに７キユムレータ・ラッチ８を介してマルチプ
レクサ９の第１入力に接続されている。ＡｌＯ２の出力
はＡＬＵラッチ１０を介してマルチプレクサ９の第２入
力に接続されている６ 第２データバス１１にはアキュムレータ２および一時レ
ジスタ３〜６のそれぞれの出力が接続されている。また
この第２データバス１１にはＡｌＯ２の第２入力が接続
されるとともにマルチプレクサ９の第３の入力がデータ
バス・ラッチ１２を介して接続されている。
において第１データバス１にはアキュムレータ２および
一時レジスタ３〜６のそれぞれの入力が接続されている
。アキュムレータ２の出力はＡｌＯ２の入力に接続され
るとともに７キユムレータ・ラッチ８を介してマルチプ
レクサ９の第１入力に接続されている。ＡｌＯ２の出力
はＡＬＵラッチ１０を介してマルチプレクサ９の第２入
力に接続されている６ 第２データバス１１にはアキュムレータ２および一時レ
ジスタ３〜６のそれぞれの出力が接続されている。また
この第２データバス１１にはＡｌＯ２の第２入力が接続
されるとともにマルチプレクサ９の第３の入力がデータ
バス・ラッチ１２を介して接続されている。
他方、インストラクション・レジスタ１３の出力は第１
デコード回路１４の入力に接続されるとともに、インス
トラクション・ラッチ１５を介して第２デコード回路１
６の入力に接続されている。
デコード回路１４の入力に接続されるとともに、インス
トラクション・ラッチ１５を介して第２デコード回路１
６の入力に接続されている。
第１デコード回路１４はＡｌＯ２に制御信号ＡＬＵ、５
Ｏ−ＡＬＵＳ２を送るものであり、第２デコード回路１
６はマルチプレクサ９に制御信号ＡＬＵＸＳＯおよびＡ
ＬＵＸＳＩを送るものである。
Ｏ−ＡＬＵＳ２を送るものであり、第２デコード回路１
６はマルチプレクサ９に制御信号ＡＬＵＸＳＯおよびＡ
ＬＵＸＳＩを送るものである。
なおＡｌＯ２から第２デコード回路１６にキャリーＣＹ
がラッチ１７を介して供給されている。インストラクシ
ョンをデコードする他の回路は図示しない。
がラッチ１７を介して供給されている。インストラクシ
ョンをデコードする他の回路は図示しない。
第２図は第１図の実施例の主要部の詳細を示すもので、
この第２図においてＡｌＯ２は１６ビツトの算術論理演
算を実行するものとして示されている。具体的にはこの
ＡｌＯ２はカスケード接続された４個の４ビットＡＬＵ
回路１８．１９・・・・（うち２個は図示しない）およ
びルック・アヘッド・キャリー発生器２０等からなって
いる。ＡＬＵ回路１８．１９としてはテキサス・インス
ッル ２メント社製５Ｎ７４３３８１を用いることが
でき、キャリー発生器２０としては同５Ｎ７４Ｓ Ｉ
８２を用いることができる。このＡｌＯ２の主たる演算
は次のようなものである。
この第２図においてＡｌＯ２は１６ビツトの算術論理演
算を実行するものとして示されている。具体的にはこの
ＡｌＯ２はカスケード接続された４個の４ビットＡＬＵ
回路１８．１９・・・・（うち２個は図示しない）およ
びルック・アヘッド・キャリー発生器２０等からなって
いる。ＡＬＵ回路１８．１９としてはテキサス・インス
ッル ２メント社製５Ｎ７４３３８１を用いることが
でき、キャリー発生器２０としては同５Ｎ７４Ｓ Ｉ
８２を用いることができる。このＡｌＯ２の主たる演算
は次のようなものである。
ＳＵＢ ：アキュムレータ２の内容から第２データバス
の内容を減算する。
の内容を減算する。
ＡＤＤ ：アキュムレータ２の内容と第２データバスの
内容とを加算する。
内容とを加算する。
ＡＮＤ：アキュムレータ２の内容と第２データバスの内
容との論理積を得る。
容との論理積を得る。
ＩＯＲ：アキュムレータ２の内容と第２データバスの内
容との論理和を得る。
容との論理和を得る。
ＥＯＲ：アキュムレータ２の内容と第２データバスの内
容との排他的論理和を得る。
容との排他的論理和を得る。
ここでインストラクションについて説明しておこう。イ
ンストラクションは下に示すようなフォーマットを有す
るもので、上位２ビツトで種類を指定するようになって
いる。ここでは上位２ビツト”ｏｏ”で指定されるＡＬ
Ｕ関連のインストラクションのみ説明する。
ンストラクションは下に示すようなフォーマットを有す
るもので、上位２ビツトで種類を指定するようになって
いる。ここでは上位２ビツト”ｏｏ”で指定されるＡＬ
Ｕ関連のインストラクションのみ説明する。
このフォーマットにおいてＭフィールドはメモリの書き
込み読み出しの制御用であり、Ｃフィールドは雑多な制
御を行うためのものである。Ａフィールドは演算の種類
を決めるためのものである。
込み読み出しの制御用であり、Ｃフィールドは雑多な制
御を行うためのものである。Ａフィールドは演算の種類
を決めるためのものである。
Ｓフィールドは、演算のソースとなるレジスタのうち第
２データバスに読み出されてくるものを指定するもので
あり一１Ｄフィールドは演算結果を書込むべきレジスタ
の指定を行う。Ｓフィールドでアキュムレータを指定し
Ｄフィールドで一時レジスタを指定することも可能であ
るけれども以下の説明では、簡単のためアキュムレータ
と、一時レジスタを２つのソースオペランドとし、演算
結果をアキュムレータに書込むという場合について述べ
である。
２データバスに読み出されてくるものを指定するもので
あり一１Ｄフィールドは演算結果を書込むべきレジスタ
の指定を行う。Ｓフィールドでアキュムレータを指定し
Ｄフィールドで一時レジスタを指定することも可能であ
るけれども以下の説明では、簡単のためアキュムレータ
と、一時レジスタを２つのソースオペランドとし、演算
結果をアキュムレータに書込むという場合について述べ
である。
さて第２図において第１デコード回路１４は、このよう
なインストラクションのＡフィールドを受番ブとって表
３に示すデコートを行い、ＡＬＵ７に所期の演算を実行
させる。このデコートはたとえば第３図に示す組合せ回
路によって実行される。
なインストラクションのＡフィールドを受番ブとって表
３に示すデコートを行い、ＡＬＵ７に所期の演算を実行
させる。このデコートはたとえば第３図に示す組合せ回
路によって実行される。
なお、第３図においてはＡにサフィックスを付してＡフ
ィールド内のビットを指定した。またＨＩはハイ・レベ
ルに固定されている信号である。ただしこのデコードは
ＡＬＵ回路１８．１９・・・・として上述５Ｎ７４３３
８＋を用いた場合のものである。第１デコード回路１４
のデコード出力すなわちＡＬＵ７の制御信号ＡＬＵＳＯ
−ＡＬＵＳ２に応じてＡＬＵ回路１８．１９・・・・の
内部が具体的にどのように動作するかについてはここで
は説明しない。
ィールド内のビットを指定した。またＨＩはハイ・レベ
ルに固定されている信号である。ただしこのデコードは
ＡＬＵ回路１８．１９・・・・として上述５Ｎ７４３３
８＋を用いた場合のものである。第１デコード回路１４
のデコード出力すなわちＡＬＵ７の制御信号ＡＬＵＳＯ
−ＡＬＵＳ２に応じてＡＬＵ回路１８．１９・・・・の
内部が具体的にどのように動作するかについてはここで
は説明しない。
表３
またＡＬＵ制御信号ＡＬＵＳＯおよびＡＬ、ＵＳＩはナ
ンド回路２１の入力にそれぞれ供給され、このナンド回
路２１の出力およびキャリー発生器１８のキャリー伝送
出力Ｐおよびキャリー発生出力Ｇが組合せ回路２２に供
給されている。この組合せ回路２２はインバータ２３お
よびアンド・オア・インバート回路２４からなっている
。Ａ Ｌ Ｕ ７が７キユムレータ２の内容から第２デ
ータバス１１の内容を減算したとき、すなわちインスト
ラクションがＭＩＮ、ＭＡＸ、ＳＵＢのとき（ＡＬＵ制
御信号ＡＬＵＳＯ〜Ｓ２が”０１０”のとき）、前者が
後者以−ヒであれば組合せ回路２２は′″ビ′出力を生
じ、そうでなければ” ｏ ”の出力を生じる。
ンド回路２１の入力にそれぞれ供給され、このナンド回
路２１の出力およびキャリー発生器１８のキャリー伝送
出力Ｐおよびキャリー発生出力Ｇが組合せ回路２２に供
給されている。この組合せ回路２２はインバータ２３お
よびアンド・オア・インバート回路２４からなっている
。Ａ Ｌ Ｕ ７が７キユムレータ２の内容から第２デ
ータバス１１の内容を減算したとき、すなわちインスト
ラクションがＭＩＮ、ＭＡＸ、ＳＵＢのとき（ＡＬＵ制
御信号ＡＬＵＳＯ〜Ｓ２が”０１０”のとき）、前者が
後者以−ヒであれば組合せ回路２２は′″ビ′出力を生
じ、そうでなければ” ｏ ”の出力を生じる。
この組合せ回路２２の出力はＡＬＵ７の演算結果の状態
を示すキャリーＣＹとしてラッチ１７に供給されて一時
記憶されたのち第２デコード回路１６に供給される。
を示すキャリーＣＹとしてラッチ１７に供給されて一時
記憶されたのち第２デコード回路１６に供給される。
第２デコード回路１６は組合せ回路２５、インバータ２
６およびアンド・オア・インバート回路２７からなって
いる。組合せ回路２５は、第４図に示すようなものであ
り、その入力すなわちインストラクションのＡフィール
ドと出力ＡＬＵＸＳ１、ＡＬＵＸＳＯＡおよびＡＬＵＸ
ＳＯＢとの関係は表４のようなものである。
６およびアンド・オア・インバート回路２７からなって
いる。組合せ回路２５は、第４図に示すようなものであ
り、その入力すなわちインストラクションのＡフィール
ドと出力ＡＬＵＸＳ１、ＡＬＵＸＳＯＡおよびＡＬＵＸ
ＳＯＢとの関係は表４のようなものである。
なお、第４図においてもＡにサフィックスを付してＡフ
ィールド内のビットを指定した。またＨｒは第３図の場
合と同様にハイ・レベルに固定されている信号である。
ィールド内のビットを指定した。またＨｒは第３図の場
合と同様にハイ・レベルに固定されている信号である。
Ｆはインストラクションの最上値ビットである。
表４
ところでインバータ２６およびアンド・オア・インバー
ト回路２７からなる組合せ回路の出力ＡＬＵＸＳＯはそ
の入力ＡＬＵＸＳＯＡ、ＡＬＵＸＳＯＢおよびキャリー
ＣＹに応じて次にように変化する。
ト回路２７からなる組合せ回路の出力ＡＬＵＸＳＯはそ
の入力ＡＬＵＸＳＯＡ、ＡＬＵＸＳＯＢおよびキャリー
ＣＹに応じて次にように変化する。
表５
表４および表５から明らかなようにＡＬＵＸＳＯはイン
ストラクションがＭＩＮおよびＭＡＸの場合にはキャリ
ーＣＹに応じて変化し、他のインストラクションの場合
にはＡＬＵＸＳＯはキャリーＣＹと無関係に決定される
。インストラクションのＡフィールドおよびマルチプレ
クサ制御信号Ａ Ｌ Ｕ Ｘ Ｓ ０１Ｓ１の関係を整
理すると次のようになる。
ストラクションがＭＩＮおよびＭＡＸの場合にはキャリ
ーＣＹに応じて変化し、他のインストラクションの場合
にはＡＬＵＸＳＯはキャリーＣＹと無関係に決定される
。インストラクションのＡフィールドおよびマルチプレ
クサ制御信号Ａ Ｌ Ｕ Ｘ Ｓ ０１Ｓ１の関係を整
理すると次のようになる。
表６
上述したマルチプレクサ制御信号ＡＬＵＸＳＯおよびＡ
ＬＵＸＳＩはマルチプレクサ９に供給される。マルチプ
レクサ９はたとえばテキサス・インスツルメント社の５
Ｎ７４Ｓ１５３ ８個から構成することができる。第２
図に示す構成では制御信号ＡＬＵＸＳＯおよびＡＬＵＸ
ＳＩに応シテ次の入力が出力されて第１データバスＩに
供給されることになる。
ＬＵＸＳＩはマルチプレクサ９に供給される。マルチプ
レクサ９はたとえばテキサス・インスツルメント社の５
Ｎ７４Ｓ１５３ ８個から構成することができる。第２
図に示す構成では制御信号ＡＬＵＸＳＯおよびＡＬＵＸ
ＳＩに応シテ次の入力が出力されて第１データバスＩに
供給されることになる。
表７
以上のことを整理すると次の表のとおりとなる。
表８
この表から理解できるように、インストラクションがＳ
ＵＢ、ＡＤＤ、ＡＮＤ、ＩＯＲ，ＥＯＲのときにはＡ
Ｌ Ｕ ７の出力が第１データバス１に供給され、この
のちアキュムレータ２にストアされることになる。他方
インストラクションがＭ［ＮのときにはＡＬＵ７のキャ
リーＣＹに応じてマルチプレクサ９が切り換えられる。
ＵＢ、ＡＤＤ、ＡＮＤ、ＩＯＲ，ＥＯＲのときにはＡ
Ｌ Ｕ ７の出力が第１データバス１に供給され、この
のちアキュムレータ２にストアされることになる。他方
インストラクションがＭ［ＮのときにはＡＬＵ７のキャ
リーＣＹに応じてマルチプレクサ９が切り換えられる。
すなわちアキュムレータ２の内容が指定された一時レジ
スタの内容より大きいときすなわちキャリーＣＹが１の
ときにはデータバス・ラッチ１２のデータすなわち第２
データバス１１の内容がマルチプレクサ９を介してデー
タバス１に送られアキュムレータ２にストアされること
になる。アキュムレータ２の内容が一時レジスタ２．３
．４，５または６の内容より小さいときにはキャリーＣ
Ｙが０となり。
スタの内容より大きいときすなわちキャリーＣＹが１の
ときにはデータバス・ラッチ１２のデータすなわち第２
データバス１１の内容がマルチプレクサ９を介してデー
タバス１に送られアキュムレータ２にストアされること
になる。アキュムレータ２の内容が一時レジスタ２．３
．４，５または６の内容より小さいときにはキャリーＣ
Ｙが０となり。
アキュムレータ・ラッチ８のデータすなわちアキュムレ
ータ２の内容がマルチプレクサ９およびデータバス１を
介して再度アキュムレータ２にストアされることになる
。このことは小さい方のデータがアキュムレータ２にス
トアされることを意味する。
ータ２の内容がマルチプレクサ９およびデータバス１を
介して再度アキュムレータ２にストアされることになる
。このことは小さい方のデータがアキュムレータ２にス
トアされることを意味する。
またインストラクションがＭＡＸのときにもマルチプレ
クサ９はＡＬＵ７のキャリーＣＹに応じて切り換えられ
る。この場合大きい方のデータがアキュムレータ２にス
トアされる。このことについては容易に理解できるであ
ろう。
クサ９はＡＬＵ７のキャリーＣＹに応じて切り換えられ
る。この場合大きい方のデータがアキュムレータ２にス
トアされる。このことについては容易に理解できるであ
ろう。
なおｔＩＮおよびＭＡＸ以外の主たるインストラクショ
ンの場合では表８に示すようにＡＬＵラッチ１０の内容
すなわち演算結果がマルチプレクサ９を介して第１デー
タバスｌに送られるので。
ンの場合では表８に示すようにＡＬＵラッチ１０の内容
すなわち演算結果がマルチプレクサ９を介して第１デー
タバスｌに送られるので。
通常どおりの動作が行われる。
このような構成において上述した漸化式％式％
このことから理解されるようにこの実施例では最小値の
決定をインストラクションＭＴＮを用いて簡易に行うこ
とができる。すなわち、プログラムの長さが短くなり、
条件分岐命令を使う必要がないので処理時間も短縮でき
る。インストラクションＭＡＸを用いて量大値の決定を
簡易に行えることはもちろんである。
決定をインストラクションＭＴＮを用いて簡易に行うこ
とができる。すなわち、プログラムの長さが短くなり、
条件分岐命令を使う必要がないので処理時間も短縮でき
る。インストラクションＭＡＸを用いて量大値の決定を
簡易に行えることはもちろんである。
以上説明したようにこの発明によればＡＬＵの入力に供
給するデータを一時記憶するラッチを設け、これらラッ
チの出力およびＡＬＵの出力をマルチプレクサによって
切り換えて出力するようにしている。そしてＡ Ｌ Ｕ
の状態および新たなインストラクションＭＩＮまたはＭ
ＡＸに応じて２つのデータうち小さいものまたは大きい
ものが得られるようにしている。したがってＮ個のデー
タから最小または最大のものを決定するのにＮ−１個の
ＭＩＮまたはＭＡＸを実行するだけですみ、最大および
最小の決定を簡易に行うことができる。
給するデータを一時記憶するラッチを設け、これらラッ
チの出力およびＡＬＵの出力をマルチプレクサによって
切り換えて出力するようにしている。そしてＡ Ｌ Ｕ
の状態および新たなインストラクションＭＩＮまたはＭ
ＡＸに応じて２つのデータうち小さいものまたは大きい
ものが得られるようにしている。したがってＮ個のデー
タから最小または最大のものを決定するのにＮ−１個の
ＭＩＮまたはＭＡＸを実行するだけですみ、最大および
最小の決定を簡易に行うことができる。
すなわち、プログラムの長さが短くなり、実行時間も短
縮できる。
縮できる。
第１図はこの発明の一実施例を概略的に示すブロック図
、第２図は第１図の実施例の主要部の詳細を示すブロッ
ク図、第３図および第４図は第２図の回路の詳細をそれ
ぞれ示すブロック図、第５図および第６図はこの発明の
詳細な説明するためのフローチャートである。 ２・・・・アキュムレータ、３〜６・・・・一時レジス
タ、７・・・・ＡＬＵ、９・・・・マルチプレクサ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 澤 １） 俊 夫ォ２ ｆ’
−９−＋（ユ 第２図第３図 第４図 第５図 第６図 手続補正書彷式） 昭和６０年 ３月ノ３日
、第２図は第１図の実施例の主要部の詳細を示すブロッ
ク図、第３図および第４図は第２図の回路の詳細をそれ
ぞれ示すブロック図、第５図および第６図はこの発明の
詳細な説明するためのフローチャートである。 ２・・・・アキュムレータ、３〜６・・・・一時レジス
タ、７・・・・ＡＬＵ、９・・・・マルチプレクサ。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 澤 １） 俊 夫ォ２ ｆ’
−９−＋（ユ 第２図第３図 第４図 第５図 第６図 手続補正書彷式） 昭和６０年 ３月ノ３日
Claims (1)
- 算術論理演算ユニットと、この算術論理演算ユニットの
第１入力および第２入力にそれぞれオペランドを供給す
る第１レジスタおよび第２レジスタと、これら第１レジ
スタおよび第２レジスタのそれぞれからのオペランドお
よび上述算術論理演算ユニットの出力を受け取るマルチ
プレクサと、種々のインストラクションをデコードして
対応する動作を上述算術論理演算ユニットに実行させる
インストラクション・デコーダとを有し、このインスト
ラクション・デコーダが上記インストラクションおよび
上記算術論理演算ユニットの演算状態に応じて上記マル
チプレクサの切り換えを制御するようにしたデータ処理
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238704A JPS61122747A (ja) | 1984-11-14 | 1984-11-14 | デ−タ処理装置 |
| US06/786,997 US4774688A (en) | 1984-11-14 | 1985-10-15 | Data processing system for determining min/max in a single operation cycle as a result of a single instruction |
| EP85113090A EP0181516A3 (en) | 1984-11-14 | 1985-10-15 | Data processing apparatus having efficient min and max functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238704A JPS61122747A (ja) | 1984-11-14 | 1984-11-14 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122747A true JPS61122747A (ja) | 1986-06-10 |
Family
ID=17034042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238704A Pending JPS61122747A (ja) | 1984-11-14 | 1984-11-14 | デ−タ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4774688A (ja) |
| EP (1) | EP0181516A3 (ja) |
| JP (1) | JPS61122747A (ja) |
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- 1985-10-15 EP EP85113090A patent/EP0181516A3/en not_active Withdrawn
- 1985-10-15 US US06/786,997 patent/US4774688A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4774688A (en) | 1988-09-27 |
| EP0181516A2 (en) | 1986-05-21 |
| EP0181516A3 (en) | 1989-10-18 |
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