JPS59220842A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59220842A JPS59220842A JP9468883A JP9468883A JPS59220842A JP S59220842 A JPS59220842 A JP S59220842A JP 9468883 A JP9468883 A JP 9468883A JP 9468883 A JP9468883 A JP 9468883A JP S59220842 A JPS59220842 A JP S59220842A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- instruction
- memory
- decoder
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプログラム制御形のデータ処理装置に
関し、特に制御記憶から読出されたマイクロ命令の一部
を制御情報アドレスとして使用し、読出された制御情報
により処理を制御する形式のデータ処理装置に関する。
関し、特に制御記憶から読出されたマイクロ命令の一部
を制御情報アドレスとして使用し、読出された制御情報
により処理を制御する形式のデータ処理装置に関する。
（従来技術）
従来この種のデータ処理装置におけるマイクロプログラ
ムによる制御は、第１図のような構成によシ行ってきた
。第１図において、１は制御記憶、２はマイクロアドレ
ス制御回路、３はマイクロ命令レジスタ、４〜６は第１
〜第３のメモリデコーダ、７〜９は第１〜第３の演算回
路である。第１図において、制御記憶１にはデー′夕処
理装置を制御するだめのマイクロプログラムが格納され
ている。マイクロ命令の読出しアドレスは、マイクロア
ドレス制御回路２により生成嘔れ、制御記憶１から読出
されたマイクロ命令はマイクロ命令レジスタ３に格納袋
れる。マイクロ命令は複数の第１〜第３のフィールドに
分割されており、それぞれのフィールドＦｉ第１−ｉ％
３のメモリデコーダ４〜６のアドレスを指定している。
ムによる制御は、第１図のような構成によシ行ってきた
。第１図において、１は制御記憶、２はマイクロアドレ
ス制御回路、３はマイクロ命令レジスタ、４〜６は第１
〜第３のメモリデコーダ、７〜９は第１〜第３の演算回
路である。第１図において、制御記憶１にはデー′夕処
理装置を制御するだめのマイクロプログラムが格納され
ている。マイクロ命令の読出しアドレスは、マイクロア
ドレス制御回路２により生成嘔れ、制御記憶１から読出
されたマイクロ命令はマイクロ命令レジスタ３に格納袋
れる。マイクロ命令は複数の第１〜第３のフィールドに
分割されており、それぞれのフィールドＦｉ第１−ｉ％
３のメモリデコーダ４〜６のアドレスを指定している。
第１〜第３のメモリデコーダ４〜６は、それぞれ第１〜
第３の演算回路７〜９を制御するだめの情報が格納され
ている読出し専用メモリである。一般に、第１〜第３の
メモリデコーダ４〜６を構成する際においては、必ずし
も使用できるメモリ素子の全ワードを使用するとは限ら
ず、メモリ素子のなかに未使用のワードができることが
ある。
第３の演算回路７〜９を制御するだめの情報が格納され
ている読出し専用メモリである。一般に、第１〜第３の
メモリデコーダ４〜６を構成する際においては、必ずし
も使用できるメモリ素子の全ワードを使用するとは限ら
ず、メモリ素子のなかに未使用のワードができることが
ある。
第２図を参照してこれを説明する。第２図Ｆｉ第１〜第
３のメモリデコーダ４〜６のうちの任意の一つを取出し
て、その構成を簡略化して表したものである。第２図か
ら明らかなように、各メモリデコーダには２５６ワード
のメモリ素子を使用しておすＮ Ａｏ ＋ ＡＩ
＋ Ａｔ ｔ ” ”・Ａ７はそのアドレス入力を表す
ものである。ここで、第１のマイクロ命令レジスタ３に
格納されているマイクロ命令において、各メモリデコー
ダに割当てられているビット斂が６ビツトであるとする
と第２図に示すようにこれらのビットａ。、ａエ 、ａ
□＊＠＠ａｂはそれぞれ入力Ａ４ 、 Ａａ ＋ Ａｍ
・・・ＡＩに入力され、入力Ａｏ ＊ Ａｔの状態ｆｄ
Ｏに固定されることになる。したがって、各メモリデ
コーダは、物理的には２５６ワードで構成されているに
もかかわらず、ワードＯ〜ワード６３の合計６４ワード
しか使用されず、ワード６４〜ワード２５５の合計１９
２ワードは未使用となって無駄が多いという欠点があっ
た。
３のメモリデコーダ４〜６のうちの任意の一つを取出し
て、その構成を簡略化して表したものである。第２図か
ら明らかなように、各メモリデコーダには２５６ワード
のメモリ素子を使用しておすＮ Ａｏ ＋ ＡＩ
＋ Ａｔ ｔ ” ”・Ａ７はそのアドレス入力を表す
ものである。ここで、第１のマイクロ命令レジスタ３に
格納されているマイクロ命令において、各メモリデコー
ダに割当てられているビット斂が６ビツトであるとする
と第２図に示すようにこれらのビットａ。、ａエ 、ａ
□＊＠＠ａｂはそれぞれ入力Ａ４ 、 Ａａ ＋ Ａｍ
・・・ＡＩに入力され、入力Ａｏ ＊ Ａｔの状態ｆｄ
Ｏに固定されることになる。したがって、各メモリデ
コーダは、物理的には２５６ワードで構成されているに
もかかわらず、ワードＯ〜ワード６３の合計６４ワード
しか使用されず、ワード６４〜ワード２５５の合計１９
２ワードは未使用となって無駄が多いという欠点があっ
た。
さらに、第１図のように第１〜第３のメモリデコーダ４
〜６のアドレスがマイクロ命令のみによって決定される
ような構成であると、一つのマイクロ命令によって一つ
のノ・−ドウエア動作しか指定できないため、異なるソ
フトウェア命令間でのマイクロプログラムの共通化が十
分に行えず、制御記憶１の容量の増加を招くという欠点
があった。゛（発明の目的） 本発明の目的は、ソフトウェア命令の命令コードをデコ
ードして一時格納しておき、マイクロ命令レジスタに格
納された内容の一部とソフトウェア命令の命令コードと
によって制御情報アドレスを生成し、この制御情報アド
レスによってメモリデコーダから制御情報を得るように
構成して上記欠点を除去し、少ないハードウェア追加量
により制御記憶の容量の増加を大幅に減少させ、効率よ
くマイクロプログラム制御を行うことができるように構
成したデータ処理装置を土〒供することにある。
〜６のアドレスがマイクロ命令のみによって決定される
ような構成であると、一つのマイクロ命令によって一つ
のノ・−ドウエア動作しか指定できないため、異なるソ
フトウェア命令間でのマイクロプログラムの共通化が十
分に行えず、制御記憶１の容量の増加を招くという欠点
があった。゛（発明の目的） 本発明の目的は、ソフトウェア命令の命令コードをデコ
ードして一時格納しておき、マイクロ命令レジスタに格
納された内容の一部とソフトウェア命令の命令コードと
によって制御情報アドレスを生成し、この制御情報アド
レスによってメモリデコーダから制御情報を得るように
構成して上記欠点を除去し、少ないハードウェア追加量
により制御記憶の容量の増加を大幅に減少させ、効率よ
くマイクロプログラム制御を行うことができるように構
成したデータ処理装置を土〒供することにある。
（発明の構成）
本発明によるデータ処理装置は、命令デコーダと、サブ
アドレスレジスタと、制御記憶と、マイクロ命令レジス
タと、メモリデコーダと、第１および第２のオペランド
レジスタと、演算論理装置とを具備して構成したもので
あろう 命令デコーダは、ソフトウェア命令の命令コードを解読
するためのものであり、サブアドレスレジスタは命令デ
コーダの出力を格納するためのものである。
アドレスレジスタと、制御記憶と、マイクロ命令レジス
タと、メモリデコーダと、第１および第２のオペランド
レジスタと、演算論理装置とを具備して構成したもので
あろう 命令デコーダは、ソフトウェア命令の命令コードを解読
するためのものであり、サブアドレスレジスタは命令デ
コーダの出力を格納するためのものである。
制御記憶はマイクロ命令を格納するためのものであり、
マイクロ命令レジスタは制御記憶の出力を格納するため
のものである。
マイクロ命令レジスタは制御記憶の出力を格納するため
のものである。
メモリデコーダは、サブアドレスレジスタの出力、およ
びマイクロ命令レジスタの出力の一部を組合わせて形成
したアドレスにより制御情報を生成するだめのものであ
る。
びマイクロ命令レジスタの出力の一部を組合わせて形成
したアドレスにより制御情報を生成するだめのものであ
る。
第１のオペランドレジスタは、メモリデコーダの制御情
報出力により制御され、演算データを格納しておき、演
算論理装置に与えるためのものでアル。第２のオペラン
ドレジスタは、メモリデコーダの制御情報出力により制
御され、演算の途中結果を格納しておき、演算論理装置
に与えるためのものである。
報出力により制御され、演算データを格納しておき、演
算論理装置に与えるためのものでアル。第２のオペラン
ドレジスタは、メモリデコーダの制御情報出力により制
御され、演算の途中結果を格納しておき、演算論理装置
に与えるためのものである。
演算論理装置は、第１または第２のオペランドレジスタ
から出力されるデータをメモリデコーダの制御によシ演
算処理するためのものである。
から出力されるデータをメモリデコーダの制御によシ演
算処理するためのものである。
（実施例）
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第３図は本発明によるデータ処理装置の一実施例のブロ
ック図である。第３図において、１は制御記憶、２’ｒ
ｉマイクロアドレス制御回路、３ｔ′ｉマイクロ命令レ
ジスタ、４けメモリデコーダ、１０に主記憶装置、１１
はキャッシュメモリ、１２は命令レジスタ、１３に命令
デコーダ、１４はサブアドレスレジスタ、１５１’ｔＡ
Ｑレジスタ、１６は第１のオペランドレジスタ、１７ｄ
第２のオペランドレジスタ、１８は演算論理装置、１９
ｔｊ：演算結果レジスタ、２０ｔｒｉ演算モードレジス
タである。
ック図である。第３図において、１は制御記憶、２’ｒ
ｉマイクロアドレス制御回路、３ｔ′ｉマイクロ命令レ
ジスタ、４けメモリデコーダ、１０に主記憶装置、１１
はキャッシュメモリ、１２は命令レジスタ、１３に命令
デコーダ、１４はサブアドレスレジスタ、１５１’ｔＡ
Ｑレジスタ、１６は第１のオペランドレジスタ、１７ｄ
第２のオペランドレジスタ、１８は演算論理装置、１９
ｔｊ：演算結果レジスタ、２０ｔｒｉ演算モードレジス
タである。
第３図において、制御記憶１はマイクロプログラムを格
納するだめのメモリであり、マイクロアドレス制御回路
２により生成されたアドレスに応じてマイクロ命令ＨＩ
Ｍ次、制御記憶１から読出され、マイクロ命令レジスタ
３に格納される。主記憶装置１０にはソフトウェア命令
、およびオペランドが格納されており、キャッシュメモ
リ１１を通して読出し、書込みが行われる。命令レジス
タ１２には、キャッシュメモリ１１から読出されたソフ
トウェア命令が格納される。命令デコーダア命令の命令
コードを解釈し、ソフトウェア命令の機能により特定さ
れる２ビツトのビットパターンを発生してサブアドレス
レジスタ１４に送出スる。メモリデコーダ４Ｕ、２５６
ワードの読出し専用メモリであり、そのアドレス入力の
上位２ビツトには上記サブアドレスレジスタ１４がらの
アドレス信号、下位６ビツトにはマイクロ命令レジスタ
３からのアドレス信号がそれぞれ入力されている。メモ
リデコーダ４の出力は直接あるいは、いったん内部レジ
スタにセットされた後に、後に説明する回路の制御に使
用される。ＡＱレジスタ１５Ｆｉ演算のオペランド、お
よび演算結果を保持するための２ワードのレジスタであ
シ、上位１７−ド［Ａレジスタ、下位１ワードｔ！′ｉ
Ｑレジスクと呼ばれるものである。第１のオペランドレ
ジスタ１６、および第２のオペランドレジス４１７Ｈそ
れぞれキャッシュメモリ１１およびＡＱレジスタ１５か
らのデータを格納し、演算論理装置１８によシ演算を行
うためのワークレジスフである。演′！Ｘ論理装置１８
は２進の加減算器である。演算結果レジスタ１９け演算
論理装＠１８により演算された結果を格納し、ＡＱレジ
スタ１５またはキャッシュレジスタ１１ヘデータを書込
むためのレジスタである。第１および第２のオペランド
レジスタ１６．１７．演算論理装置１８．演算結果レジ
スタ１９などはすべて２ワードのデータ幅をもっている
。演算モードレジスタ２０は演算論理装置１Ｂの演算モ
ード（加算またけ減ｎ）を指定するだめのレジスタであ
り、メモリデコーダ４の演算モード出力がセットされて
いる。
納するだめのメモリであり、マイクロアドレス制御回路
２により生成されたアドレスに応じてマイクロ命令ＨＩ
Ｍ次、制御記憶１から読出され、マイクロ命令レジスタ
３に格納される。主記憶装置１０にはソフトウェア命令
、およびオペランドが格納されており、キャッシュメモ
リ１１を通して読出し、書込みが行われる。命令レジス
タ１２には、キャッシュメモリ１１から読出されたソフ
トウェア命令が格納される。命令デコーダア命令の命令
コードを解釈し、ソフトウェア命令の機能により特定さ
れる２ビツトのビットパターンを発生してサブアドレス
レジスタ１４に送出スる。メモリデコーダ４Ｕ、２５６
ワードの読出し専用メモリであり、そのアドレス入力の
上位２ビツトには上記サブアドレスレジスタ１４がらの
アドレス信号、下位６ビツトにはマイクロ命令レジスタ
３からのアドレス信号がそれぞれ入力されている。メモ
リデコーダ４の出力は直接あるいは、いったん内部レジ
スタにセットされた後に、後に説明する回路の制御に使
用される。ＡＱレジスタ１５Ｆｉ演算のオペランド、お
よび演算結果を保持するための２ワードのレジスタであ
シ、上位１７−ド［Ａレジスタ、下位１ワードｔ！′ｉ
Ｑレジスクと呼ばれるものである。第１のオペランドレ
ジスタ１６、および第２のオペランドレジス４１７Ｈそ
れぞれキャッシュメモリ１１およびＡＱレジスタ１５か
らのデータを格納し、演算論理装置１８によシ演算を行
うためのワークレジスフである。演′！Ｘ論理装置１８
は２進の加減算器である。演算結果レジスタ１９け演算
論理装＠１８により演算された結果を格納し、ＡＱレジ
スタ１５またはキャッシュレジスタ１１ヘデータを書込
むためのレジスタである。第１および第２のオペランド
レジスタ１６．１７．演算論理装置１８．演算結果レジ
スタ１９などはすべて２ワードのデータ幅をもっている
。演算モードレジスタ２０は演算論理装置１Ｂの演算モ
ード（加算またけ減ｎ）を指定するだめのレジスタであ
り、メモリデコーダ４の演算モード出力がセットされて
いる。
メモリデコーダ４の出力のうち、信号線１０３Ｖｉ第１
のオペランドレジスタ１６の制御を行い、信号線１０３
の状態が論理値１であるとき、第１のオペランドレジス
タ１６の下位１ワードは０クリ了される。また、信号線
１０４Ｖｉ第２のオペランドレジスタ１７の制御を行い
、信号線１０４の状態が論理値１であるとき、第２のオ
ペランドレジスタ１Ｔの下位１ワードは０クリアされる
。
のオペランドレジスタ１６の制御を行い、信号線１０３
の状態が論理値１であるとき、第１のオペランドレジス
タ１６の下位１ワードは０クリ了される。また、信号線
１０４Ｖｉ第２のオペランドレジスタ１７の制御を行い
、信号線１０４の状態が論理値１であるとき、第２のオ
ペランドレジスタ１Ｔの下位１ワードは０クリアされる
。
ここで、第３図の実施例において、第４図に示した４命
令を実行する場合について考えてみる。
令を実行する場合について考えてみる。
これらの４命令を実行する場合には、第１のオペランド
レジスタ１６と、第２のオペランドレジスタ１Ｔと、演
算論理装置１８とに対して、それぞれ異なる制御を行わ
なければならない。すなわち、命令ＡＤＡおよびＳＥＡ
のオペランドに１ワード幅であり、下位ｌワードには使
用されかいデータが送られてくるため、第１のオペラン
ドレジスタ１６、および第２のオペランドレジスタ１７
にデータをセットする際には、それぞれの下位１ワード
を０クリアする必要がある。これに対して、命令Ａ Ｄ
Ａ Ｑ Ｚらびに５ＥＡＱのオペランドは２７一ド幅
であるので、データをセットする際に下位１ワードを０
クリ了してはなら４い。また、命令ＡＤＡならびにＡＤ
ＡＱｆは演算論理装置１８を加算モードで動作させてい
るのに対して、命令ＳＢＡならびに５ＢＡＱでは減算モ
ードで動作させている。したがって、従来のデータ処理
装置においては、上記４命令を実行するためのマイクロ
命令は共通化できず、それぞれ独立してメモリデコーグ
と演算論理装置とを備えなければならなかった。しかし
、本発明による第３図においては、上に説明したような
理由により上記４命令は同一のマイクロ命令により制御
することが可能である。
レジスタ１６と、第２のオペランドレジスタ１Ｔと、演
算論理装置１８とに対して、それぞれ異なる制御を行わ
なければならない。すなわち、命令ＡＤＡおよびＳＥＡ
のオペランドに１ワード幅であり、下位ｌワードには使
用されかいデータが送られてくるため、第１のオペラン
ドレジスタ１６、および第２のオペランドレジスタ１７
にデータをセットする際には、それぞれの下位１ワード
を０クリアする必要がある。これに対して、命令Ａ Ｄ
Ａ Ｑ Ｚらびに５ＥＡＱのオペランドは２７一ド幅
であるので、データをセットする際に下位１ワードを０
クリ了してはなら４い。また、命令ＡＤＡならびにＡＤ
ＡＱｆは演算論理装置１８を加算モードで動作させてい
るのに対して、命令ＳＢＡならびに５ＢＡＱでは減算モ
ードで動作させている。したがって、従来のデータ処理
装置においては、上記４命令を実行するためのマイクロ
命令は共通化できず、それぞれ独立してメモリデコーグ
と演算論理装置とを備えなければならなかった。しかし
、本発明による第３図においては、上に説明したような
理由により上記４命令は同一のマイクロ命令により制御
することが可能である。
第５図は、第３図に示したメモリデコーダの構成を簡略
化して表わしたものであり、第２図に示した従来のメモ
リデコーダと対比させて示しである。第５図において、
アドレス人力Ａｍ ＃Ａ３ ｒ・・・Ａ７ には従来通
り、マイクロ命令レジスタ３の一部が信号線１０２を介
して入力されている。
化して表わしたものであり、第２図に示した従来のメモ
リデコーダと対比させて示しである。第５図において、
アドレス人力Ａｍ ＃Ａ３ ｒ・・・Ａ７ には従来通
り、マイクロ命令レジスタ３の一部が信号線１０２を介
して入力されている。
また、第２図において、０に固定されていたＡＯとＡｌ
とにけサブアドレスレジスタ１４の出力が信号線１０
１を介しで入力されている。信号線１０１上の２ビツト
は、ソフトウェア命令の命令コードを解読して得たアド
レス信号であり、ＡＯに入力されるビットはソフトウェ
ア命令が倍長命令（２ワ一ド幅のオペランドを扱う命令
）のときに、その論理値が１となり、ＡＩ に入力され
るビットはソフトウェア命令が減算命令のときに、その
論理値が１となるように解読される。こＱとき第５図お
よび第６図に示すように、命令ＡＤＡの制御情報がアビ
レフ９番地に格納されているものとし、これに対応して
命令ＳＢＡでｔｊ：６４＋Ｄ番地、命令ＡＤＡＱでは１
２８＋Ｄ番地、命令５ＢＡＱでは１９２斗り番地にそれ
ぞれ制御情報を格納しておくものとすれば、上記４命令
を制御するためのマイクロ命令を一つに共通化すること
ができるわけである。
とにけサブアドレスレジスタ１４の出力が信号線１０
１を介しで入力されている。信号線１０１上の２ビツト
は、ソフトウェア命令の命令コードを解読して得たアド
レス信号であり、ＡＯに入力されるビットはソフトウェ
ア命令が倍長命令（２ワ一ド幅のオペランドを扱う命令
）のときに、その論理値が１となり、ＡＩ に入力され
るビットはソフトウェア命令が減算命令のときに、その
論理値が１となるように解読される。こＱとき第５図お
よび第６図に示すように、命令ＡＤＡの制御情報がアビ
レフ９番地に格納されているものとし、これに対応して
命令ＳＢＡでｔｊ：６４＋Ｄ番地、命令ＡＤＡＱでは１
２８＋Ｄ番地、命令５ＢＡＱでは１９２斗り番地にそれ
ぞれ制御情報を格納しておくものとすれば、上記４命令
を制御するためのマイクロ命令を一つに共通化すること
ができるわけである。
（発明の効果）
本発明Ｋｔ／′ｉ、以上説明したように、ソフトウェア
命令をデコードして得られたアドレス情報にしたがって
、メモリデコーダのアドレスを変化させるように構成す
ることにより、異カるソフトウニ了命令間でのマイクロ
プログラムの共通化を可能にし、必要な制御記憶容量を
大幅に減少させることができるという効果がある。
命令をデコードして得られたアドレス情報にしたがって
、メモリデコーダのアドレスを変化させるように構成す
ることにより、異カるソフトウニ了命令間でのマイクロ
プログラムの共通化を可能にし、必要な制御記憶容量を
大幅に減少させることができるという効果がある。
第１図は、従来方式によるマイクロプログラム制御形の
データ処理装置の一例を示すブロック図である。 第２図は、第１図に示すメモリデコーダの構成を簡略化
して表わしたブロック図である。 第３図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 第４図は、第３図に示すデータ処理装置で実行される命
令を説明した説明図である。 第５図は、第３図に示すメモリデコーダの構成を簡略化
して表わしたブロック図である。 第６図は、第５図に示すメモリデコーダに関連した命令
とデータとの内容を示す説明図である。 １・・・制御記憶 ２・・・マイクロアドレス制御回路 ３ ＋＋ １１１＋マイクロ命令レジスタ４〜６・−・
メモリデコーダ ７〜９−・Φ演算回路 １０・−拳主記憶装置 １１・−・キャッシュメモリ １２・・・命令レジスタ １３・・・命令デコーダ １４・―・サブアドレスレジスタ １５・ψ・ＡＱレジスタ １６．１７・−命オベランドレジスタ １８・・・演算制御ユニット １９・・・演算結果レジスタ ２０１Ｉ１１１１演算モードレジスタ １０１〜１ θ ４ ・ ・ 響 イン」号線特許出願
人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
データ処理装置の一例を示すブロック図である。 第２図は、第１図に示すメモリデコーダの構成を簡略化
して表わしたブロック図である。 第３図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 第４図は、第３図に示すデータ処理装置で実行される命
令を説明した説明図である。 第５図は、第３図に示すメモリデコーダの構成を簡略化
して表わしたブロック図である。 第６図は、第５図に示すメモリデコーダに関連した命令
とデータとの内容を示す説明図である。 １・・・制御記憶 ２・・・マイクロアドレス制御回路 ３ ＋＋ １１１＋マイクロ命令レジスタ４〜６・−・
メモリデコーダ ７〜９−・Φ演算回路 １０・−拳主記憶装置 １１・−・キャッシュメモリ １２・・・命令レジスタ １３・・・命令デコーダ １４・―・サブアドレスレジスタ １５・ψ・ＡＱレジスタ １６．１７・−命オベランドレジスタ １８・・・演算制御ユニット １９・・・演算結果レジスタ ２０１Ｉ１１１１演算モードレジスタ １０１〜１ θ ４ ・ ・ 響 イン」号線特許出願
人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- ソフトウェア命令の命令コードを解読するだめの命令デ
コーダと、前記命令デコーダの出力を格納するだめのサ
ブアドレスレジスタと、マイクロ命令を格納するだめの
制御記憶と２．前記制御記憶の出力を格納するだめのマ
イクロ命令レジスタと前記サブアドレスレジスタの出力
および前記マイクロ命令レジスタの出力の一部を組合わ
せて形成したアドレスにより制御情報を生成するだめの
メモリデコーダと、前記メモリデコーダの出力により制
御されていて演算データを格納するための第１のオペラ
ンドレジスタと、前記メモリデコーダの出力により制御
されていて演算の途中結果を格納するための第２のオペ
ランドレジスタと、前記第１または第２のオペランドレ
ジスタから出力されるデータを前記メモリデコーダの制
御により演算処理するための演算論理装置とを具備して
構成したことを特徴とするマイクロプログラム制御形の
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9468883A JPS59220842A (ja) | 1983-05-27 | 1983-05-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9468883A JPS59220842A (ja) | 1983-05-27 | 1983-05-27 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220842A true JPS59220842A (ja) | 1984-12-12 |
Family
ID=14117130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9468883A Pending JPS59220842A (ja) | 1983-05-27 | 1983-05-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117038A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
-
1983
- 1983-05-27 JP JP9468883A patent/JPS59220842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117038A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
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