JPH0823849B2 - メモリ読出レジスタ制御装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はメモリ読出レジスタの制御装置に関し、特に
データ処理装置における制御記憶装置の読出し内容の信
頼性の改善を目的としたメモリ読出レジスタ制御装置に
関する。

従来技術 データ処理装置におけるソフトウェア命令の読出し、
解釈及び実行は、すべてレジスタ間の情報の転送、主記
憶装置への動作指令、桁ずらし、および加算器の使用な
どの数10種類の基本動作の組合せに分類することができ
る。従って、ソフトウェア命令の読出し、解釈及び実行
は、それらの基本動作を指定するための指令（マイクロ
命令と呼ばれる）の組合せによって構成されたプログラ
ム（マイクロプログラムと呼ばれる）形式で記述できる
ことになる。

このマイクロプログラムを記憶する制御記憶と、この
制御記憶のアドレスを生成するアドレス生成回路と、読
出されたプログラムに含まれるマイクロ命令を解読して
これをハードウェア制御記号に変換する回路とを設ける
ことにより、ソフトウェア命令の制御を実現する手法が
ある。この手法はマイクロプログラム制御方式と呼ばれ
複雑な制御を明確に記述できること、機能拡張等の柔軟
性に富むこと及び変更が容易であること等の長所を有す
る。

この種の技術を採用したデータ処理装置においては、
かなりの容量の制御記憶を必要とするために、この制御
記憶の信頼性が装置全体の信頼性の大きな割合を占める
にいたっている。この制御記憶の信頼性向上のため、通
信技術分野において、古くから使用されていた誤り訂正
符号技術が導入されている。すなわち、誤り訂正符号付
きマイクロ命令語を記憶する制御記憶と、読出されたマ
イクロ命令語を検査し、誤りを検出して訂正する回路と
を設けることによって、その信頼性は飛躍的に向上され
てきた。

他方、データ処理装置における高速性の追及もめざま
しく、マシンサイクル時間も著しく短縮されてきてい
る。このマシンサイクル時間の短縮にはLSIに代表され
る半導体技術の向上が大きく寄与しているが、高速処理
への要求はこれを上回るものがある。このようなデータ
処理装置においては、論理回路の遅延時間を短縮するた
めに、論理ゲート段数および信号伝搬遅延時間を削減す
る必要がある。特に、マイクロ命令語の特定フィールド
が複数の論理回路により参照される場合、制御記憶の出
力を参照する複数の論理回路に個別に出力信号を分配す
る必要を生じる。これらの複数の出力信号は制御記憶の
読出しレジスタの出力をバッファゲートを用いて多数の
信号に増加させて分配する手法が一般的であるが、その
バッファゲートの遅延時間を削減する必要がある場合に
は複数セットの読出しレジスタを設けてその複数出力を
分配し、遅延時間を削減する技術が存在する。

このような制御記憶において、誤り訂正技術を導入し
た場合、誤り訂正回路において検査されるのは、一式の
読出しレジスタであって、他のレジスタの内容の正当性
を保証することはできない、このような多重化されたデ
ータの正当性を保証する手法として、一致チェックを行
う技術がある。これらの一致チェックの技術と誤り訂正
技術との両者を採用すれば、誤り訂正技術と多重レジス
タ間の一致性を保証できるが、制御記憶の出力信号の遅
延時間が大幅に増加するような故障が生じた場合、多重
化された読出レジスタ間のデータ不一致を生ずることが
ある。

従来のこの種の制御記憶においては、多重レジスタ間
のデータ不一致を誤り訂正処理よりも優先して障害処理
を行っているので、誤り訂正回路において訂正可能誤り
を前述のデータ不一致と同時に検出した場合でさえも、
誤り訂正処理は実行されずに障害として処理されてしま
うという欠点がある。

発明の目的 本発明の目的は、読出しレジスタ間に生じた内容の不
一致を解消するようにして以後の処理を続行可能とし、
マシンサイクルの短縮化を図り得るメモリ読出しレジス
タ制御装置を提供することである。

発明の構成 本発明によれば、誤り訂正コードを付加したマイクロ
命令を記憶した制御メモリの読出し内容を一時格納する
読出しレジスタの制御装置であって、この読出しレジス
タとして第１及び第２のレジスタを設け、更に、前記第
１のレジスタの内容の誤り検出を行って誤り訂正可能の
場合に前記内容を訂正する誤り訂正回路と、前記第１及
び第２のレジスタの内容を比較する比較手段と、前記誤
り訂正回路の出力と前記メモリの出力とのいずれか一方
を前記第１及び第２のレジスタの共通入力とする選択手
段とを設け、前記比較手段の比較結果が不一致を示す
時、前記誤り訂正回路により前記第１のレジスタの内容
が訂正可能な誤りであると検出された場合に誤りビット
を訂正したデータを選択して前記両レジスタの入力と
し、前記第１のレジスタの内容が訂正可能な誤り未検出
である場合にこの第１のレジスタの内容を前記第２のレ
ジスタへ転送するようにしたことを特徴とする読出しレ
ジスタの制御装置が得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を適用したデータ処理装置
のブロック図である。図において、制御メモリ１は誤り
訂正コード付マイクロ命令語を記憶し、この制御メモリ
１から読出されたデータは、誤り訂正回路10からの訂正
済データと切替える切替回路12を経由し、主制御レジス
タ２と主制御レジスタ２の一部分のビット構成とされた
副制御レジスタ３とに転送される。誤り訂正回路10は主
読出レジスタ２の出力を受けエラーの有無を検査し、訂
正可能誤り検出時に訂正済データを切替回路12へ出力す
る。また、主制御レジスタ２と副制御レジスタ３の出力
は比較回路11に接続されて両者間で対応するビットの一
致がチェックされる。

主制御レジスタ２と副制御レジスタ３は複数のフィー
ルドa,b,c,dに分割されている。フィールドａは制御メ
モリ１の読出しアドレス回路を制御する。フィールドｂ
とｃは演算回路を制御する。フィールドｄは定数フィー
ルドであり、制御メモリ１の分岐アドレスもしくは演算
に用いる定数を供給する。

２進演算用オペランドはレジスタ群21を構成する複数
のレジスタに保持されており、制御回路16からの指示に
より同時に２つのレジスタが選択され、その出力が切替
回路22により切替えられて２進ALU（演算回路）20の一
方へ供給される。２進ALU20の他の入力はレジスタ群21
から選択された２つのレジスタの出力と読出レジスタ２
の定数フィールドｄの出力とを切替回路23において切替
えて供給される。制御回路16は読出レジスタ２の制御フ
ィールドｂとｃの出力をデコードし、レジスタ群21,2進
ALU20,切替回路22と切替回路23とへの制御信号を作成し
て供給する。

一方、10進演算用オペランドはレジスタ群31を構成す
る複数のレジスタに保持され、制御回路17からの指示に
より同時に２つのレジスタが選択され、その出力は切替
回路32により切替えられて10進ALU30の第１オペランド
となる。切替回路33はレジスタ群31の２出力と読出レジ
スタ３の定数フィールドｄの出力とを切替えて10進ALU3
0の第２オペランドとして出力する。10進ALU30の出力は
レジスタ群31の書込データとなる。制御回路17は読出レ
ジスタ３の制御フィールドｂとｃの出力をデコードし
て、レジスタ群31,10進ALU30,切替回路32,切替回路33を
制御する信号を作成して供給する。

これらの演算回路における２進と10進演算の各動作は
共に読出しレジスタのb,cフィールドによって制御され
る。b,cフィールドとその内容の指示する演算回路の動
作を第２図（Ａ），（Ｂ）に図示する。ｂフィールドは
１ビットからなり、このフィールドが“0"の場合２進演
算を中心に制御し、“1"の場合10進演算に重きを置いて
制御する。従って、ｂフィールドが“0"のとき、図のよ
うにｃフィールドの15ビット中10ビットが２進演算に割
当てられて、２進演算回路の全ての組合せを制御でき
る。ｃフィールドの残りの５ビットが10進演算を制御す
るが、この５ビットはレジスタ群から読出兼書込レジス
タナンバと第２の読出レジスタナンバおよびストローブ
指示のみを制御可能であり、残りの切替回路32,切替回
路33および10進ALU30のモードは既定値例えば切替回路3
2はレジスタ群31の出力35,切替回路33はレジスタ群32の
出力36,10進ALUは10進加算のみを実行するように設定さ
れる。ｂフィールドが“1"の場合は、10進演算回路用に
ｃフィールドの制御ビットが10ビット割当てられ、切替
回路32,切替回路33,10進ALU30,レジスタ群31の動作を全
ての組合せで指定できる。

この場合の２進演算回路の制御用のｃフィールドは５
ビットのみが割当てられており、レジスタ群21から書込
兼第１読出レジスタナンバと第２読出レジスタナンバお
よびストローブ指示のみを制御可能であり、他は既定の
動作のみを実行する。

一方、制御メモリ１の読出しアドレスは読出レジスタ
２のフィールドａによって制御される。このフィールド
はデコーダ15においてデコードされて切替回路５を制御
する。切替回路５は、制御メモリ１の読出しアドレスを
作成するために現在読出中のアドレスに加算器８にて＋
１した値を次のマシンサイクル用の読出しアドレスとし
て保持するマイクロ命令カウンタ４の出力と、サブルー
チンコール時の戻りアドレスを保持する戻りレジスタ７
の出力と、分岐アドレスとして使用される場合の読出し
レジスタ２の定数フィールドｄの出力とを読出しレジス
タ２のフィールドａ用デコーダ15からの制御によって切
替えている。フィールドａが条件分岐を指示する場合
は、同フィールドの指定する条件に従い、ALUのキャリ
ィゼロ検出信号等を判定回路６において参照し、分岐GO
/NO GOの判定を行う。得られた分岐GO/NO GOの判定結果
は制御回路15に送られる。制御回路15は分岐GOの場合、
切替回路５が読出しレジスタの定数フィールドｄを分岐
アドレスとして選択するように制御し、分岐NO GOの場
合は切替回路５がマイクロ命令カウンタ４の出力を選択
するように制御する。

一致回路11は第３図に示すような回路で構成されてお
り、読出レジスタ２と読出レジスタ３との対応する各ビ
ットは一致チェックされる。また制御メモリ１に記憶さ
れる１ビットエラー訂正２ビットエラー検出のエラー訂
正コードとして第４図に例示する生成表（Ａ）と、訂正
コード生成式（Ｂ）にて生成されるコードを採用する
と、エラー訂正符号付マイクロ命令語の全ビットのexcl
usive OR（排他的論理和）演算を行うと、１ビット誤り
がない場合“0"となることが知られている。かかる事実
に鑑み、本実施例のエラー訂正回路10は第５図に示すよ
うに、入力50から供給される読出レジスタ２の全ビット
のexclusive OR演算を行う訂正可能エラー検出回路51を
内蔵している。また、エラー訂正回路10は入力50から供
給される読出レジスタ２の出力に対して第６図に示すシ
ンドローム生成式の各ビットを計算してシンドロームを
生成するシンドローム生成回路52と、その出力であるシ
ンドローム値を誤り検出されたビット位置指示信号にデ
コードするデコーダ53と、このビット位置指示信号によ
って指示されたビット位置のみ入力50より供給された読
出しレジスタ２の出力上のデータの極性を反転し、その
出力を訂正済データとして切替回路12へ送出する極性反
転回路54とを含んでいる。

さらに、訂正可能エラー検出回路51の出力は不一致エ
ラー検出回路11の出力とOR（オア）ゲートにより論理和
処理され、制御レジスタ無効信号59となり、第１図の誤
り訂正回路10から出力され、制御回路16,17及びデコー
ダ15に接続されて各部におけるデコード動作抑止する。
一方、この動作抑止信号はフリップフロップ55へ入力さ
れている。フリップフロップ55の出力は出力58よりエラ
ー訂正の完了したデータを切替回路12に選択させるとと
もに、レジスタ２とレジスタ３にストローブ信号を出し
て訂正済データをセットする。これによって読出しレジ
スタの誤り状態が解消されて処理を継続できることにな
る。

読出レジスタ２と読出レジスタ３との間のデータ不一
致が検出された場合、読出しレジスタ２が訂正可能誤り
であった場合には、通常の訂正可能な誤りとして処理さ
れ、訂正済データのストローブによって不一致は解消さ
れる。

次に読出レジスタ２では誤りが検出されず読出しレジ
スタ３との不一致が検出された場合、誤り訂正回路10に
おいては、シンドローム生成回路52はオール０シンドロ
ームを出力し、デコーダ53は対応するビット位置が存在
しないために、極性反転回路54に対して有効なビット位
置指示信号を出力しない。この結果、誤り訂正回路10か
ら切替回路12へは読出レジスタ２の出力が変更されずに
出力される。一方、不一致検出信号は訂正可能誤り信号
と論理和処理されているので、制御レジスタ無効信号，
切替回路12の切替信号およびレジスタ2,3のストローブ
信号は出力される。これによって読出レジスタ間の不一
致は解消されて処理が継続できることになるのである。

発明の効果 以上説明したように、本発明によれば、制御メモリの
多重化された読出レジスタ間の比較結果を誤り訂正回路
に入力して誤り訂正制御を起動し、読出レジスタ間に生
じた不一致を解消して処理を続行することにより、極度
に短縮されたマシンサイクルを有するデータ処理装置に
適した制御記憶の信頼性を向上できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例を適用したデータ処理装置のブ
ロック図、第２図はマイクロ命令語の１部フィールドの
内容を示す図、第３図は一致回路の具体例を示す図、第
４図は誤り訂正符号の例を示す図、第５図はエラー訂正
回路のブロック図、第６図はシンドローム生成式の例を
示す図である。 主要部分の符号の説明 １……制御メモリ 2,3……制御レジスタ 10……誤り訂正回路 11……一致回路 12……切替回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】誤り訂正コードを付加したマイクロ命令を
   記憶した制御メモリの読出し内容を一時格納する読出し
   レジスタの制御装置であって、この読出しレジスタとし
   て第１及び第２のレジスタを設け、更に、前記第１のレ
   ジスタの内容の誤り検出を行って誤り訂正可能の場合に
   前記内容を訂正する誤り訂正回路と、前記第１及び第２
   のレジスタの内容を比較する比較手段と、前記誤り訂正
   回路の出力と前記メモリの出力とのいずれか一方を前記
   第１及び第２のレジスタの共通入力とする選択手段とを
   設け、前記比較手段の比較結果が不一致を示す時、前記
   誤り訂正回路により前記第１のレジスタの内容が訂正可
   能な誤りであると検出された場合に誤りビットを訂正し
   たデータを選択して前記両レジスタの入力とし、前記第
   １のレジスタの内容が訂正可能な誤り未検出である場合
   にこの第１のレジスタの内容を前記第２のレジスタへ転
   送するようにしたことを特徴とする読出しレジスタの制
   御装置。