JPH031699B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は全体として並列データ処理技術および
コンピユータ装置に関するものであり、とくに、
複数のプロセツサのそれぞれが異なるデータに対
して同じ機能を同時に実行するような種類の並列
データ処理技術およびコンピユータ装置に関する
ものである。そのようなコンピユータは単一命
令、多データ流（SIMD）プロセツサと一般に呼
ばれている。 〔発明の背景〕 多数のデータ流を同じやり方で処理できる多く
のデータ処理応用がある。その１つの例は、別々
の赤ビデオ・デジタル信号、緑ビデオ・デジタル
信号、青ビデオ・デジタル信号、アルフア・ビデ
オ・デジタル信号を同一に処理できるようなコン
ピユータ・グラフイツクスの分野である。したが
つて、処理速度を最高にするためには、それら４
つのデータ流を同じ命令順序で同時に処理すると
便利である。すなわち、ある与えられた任意の時
刻に、ある特定のカラー表示ピクセルのための赤
データ、緑データ、青データおよびアルフア・デ
ータが同時に処理される。 並列データ流に対して実行されているプログラ
ムが不変のステートメント列であるとすると、並
列処理はとくに高速である。しかし、実行のため
に各並列プロセツサ内のデータに依存する条件付
ステートメントを制御プログラムが含むことがよ
り一般的である。各データ流において実行される
データは異なるから、この場合に、プログラム・
ステートメントの条件に合致しないデータを有す
るプロセツサを、残りのプロセツサがその特定の
ステートメントを実行している間は、動作しない
ようにせねばならない。「WHILE−DO」構造
は、全ての可能な流れ制御構造を実現するために
必要な最少限のものであることが知られている。 そのような条件付プログラム命令の一般的な例
は「IF−THEN」ステートメントである。すな
わち、個々のプロセツサは、それらのプロセツサ
の個々のデータ流のデータが「もし」プログラム
命令で表されているある条件に合致するものとし
た時にのみ、それらのデータ流のある操作を実行
する。その時にその条件に合致しないデータを有
するプロセツサはその命令を実行しない。「IF−
THEN」命令は「ELSE」修飾子によりしばしば
増加させられる。すなわち、「IF−THEN」ステ
ートメントを実行していないプロセツサは、次の
時刻にそれらのプロセツサのデータに対して異な
るオペレーシヨンを実行することを後で命令さ
れ、「IF−THEN」命令を実行したプロセツサは
動作しなくされる。 〔発明の概要〕 本発明の目的は、複数の並列プロセツサのどれ
が特定の条件付命令を実行するかを選択的に制御
するための改良した技術および回路を得ることで
ある。 この目的およびての他の目的は、各並列プロセ
ツサが制御レジスタの１ビツトのような別々の制
御素子を有し、その制御素子は、１つの状態にあ
る時に、全てのプロセツサに与えられた共通の命
令をプロセツサが実行できるようにし、前記制御
素子が別の状態にある時に、プロセツサがその命
令を実行することを不能にされるようにする本発
明によつて達成される。各制御素子の状態は、そ
のプロセツサに対するデータが「IF−THEN」
命令のような以前の命令の試験に合格するかどう
かに依存して、特定のステートメントの実行を制
御するために制御される。「ELSE」命令におい
て起るような次の相補命令においては、第１のス
テートメントを実行しなかつたプロセツサが次の
ステートメントを実行し、第１のステートメント
を実行したプロセツサが次のステートメントを実
行するように、制御素子の状態が逆にされる。 また、そのような相補型命令の入れ子式にされ
た命令を実行できるようにするために、入れ子式
にされた条件付ステートメントが起きたときに、
個々の制御素子の状態を格納する記憶装置（好適
な実施例においてはスタツクメモリ）が設けられ
る。入れ子式にされた命令の実行が終ると、それ
らの処理を続行できるように、入れ子式条件付ス
テートメントの時における制御素子の状態が回復
される。 〔実施例〕 以下、図面を参照して本発明を詳しく説明す
る。 まず第１図を参照して、本発明の各種の面を利
用するコンピユータ装置の全体のアーキテクチヤ
について説明する。別々のプロセツサすなわち処
理素子１１，１３，１５，１７が入力線１９，２
１，２３，２５に独立したデータ流をそれぞれ受
ける。同様に、独立した線２７，２９，３１，３
３が処理素子の出力を伝える。この例では４個の
並列プロセツサが示されているが、本発明の原理
は任意の数の多数の並列処理素子を含む並列装置
に適用されることがわかるであろう。グラフイツ
クス・コンピユータ装置においては４個のプロセ
ツサを用いると便利であつて、１個のプロセツサ
がビデオ信号の赤成分を処理するために用いら
れ、第２のプロセツサが緑成分を処理するために
用いられ、第３のプロセツサが青成分を処理する
ために用いられ、第４のプロセツサが映像の他の
情報を与えるアルフア成分を処理するために用い
られる。グラフイツクス応用においては高速処理
を必要とし、同じプログラム命令シーケンスが４
個のデータ路の全てにおいて同時に実行されるか
ら、並列処理はとくにグラフイツクス応用に適す
る。 しかし、４個の処理素子１１，１３，１５，１
７の全てに命令バス３５を介して同時に与えられ
る特定のプログラム命令の実行に、１個またはそ
れ以上の処理素子が関与しないことを要求するあ
るプログラム命令がある。４個の処理素子のうち
どれがある特定の命令を実行するために動作する
かを制御するために、処理素子１１の動作を制御
する制御回路３７のような制御回路が各処理素子
に組合わされる。バス３５上の命令を実行するこ
とを処理素子１１が可能とされるかどうかを制御
する信号が、線３９を通じて処理素子１１へ与え
られる。たとえば、線３９上の論理「１」を表す
電圧が処理素子に命令を実行させ、論理「０」を
表す信号が、別の処理素子によるその特定の命令
の実行中にその処理素子の動作を不能にする。 第１図に示す装置の４個の各制御回路、たとえ
ば制御回路３７、がそれに組合わされている処理
素子たとえば処理素子１１を、いくつかの情報を
基にして、動作可能にするかどうかを決定する。
１つの情報が第１図の装置の外部からセツト線４
１へ与えられる初期状態である。別の情報はバス
４３における状態命令である。その状態命令は、
全ての処理素子より少い処理素子が命令を実行す
ることを要求することがあるバス３５上にプロセ
ツサ命令に対して、線３９上の可能化信号の状態
を決定する付加命令を指定する。最後の情報は線
４５上の真「１」信号または偽「０」信号であ
る。この信号は、バス３５上の現在の命令または
直前の命令に応答して、処理素子１１がそれのデ
ータに対して実行した試験の結果を与える。第１
図に示されている４個の各制御回路は、それに関
連する処理素子から受ける試験結果入力を異なら
せることができ、したがつて与えられた時刻にあ
るプロセツサが可能状態にされ、別のプロセツサ
が不能状態にされる結果となることを除き、同様
に動作する。 第１図に示す装置内の制御回路の機能を、第２
図と表１および表２、ならびに第３図と表３およ
び表４に示されている異なる実施例について詳し
く説明することにする。ただ、それらの実施例に
ついて説明する前に、第１図の装置のいくつかの
一般的な事項についてまず説明することにする。
バス３５上のプロセツサ命令と状態命令４３は、
マイクロシーケンサ４７のようなマイクロプログ
ラムされた制御装置から発生される。マイクロプ
ログラムされる制御装置４７はマイクロプログラ
ム・メモリと、次のマイクロ命令のアドレスを決
定するために求められる構造とで構成される。そ
れらの構成は良く知られている。 論理回路４９は各処理素子の個々の試験結果線
を入力線として有する。入力試験結果線上の信号
が特定の１つまたはそれ以上の組合わせである時
に、論理回路４９が出力線５１に条件コードを発
生する。出力線５１上の信号はマイクロシーケン
サ４７の条件コード入力端子へ与えられ、試験結
果出力の特定の組合わせに応答して命令シーケン
スの変化を可能にする。論理回路４９へは線５３
を介してマイクロシーケンサ４７の命令フイール
ドから別の入力が与えられる。 カラー・コンピユータ・グラフイツクス処理の
ための第１図に示す装置の特定の構成において
は、各処理素子は主な部品として16ビツト乗算器
と16ビツト算術論理装置（ALU）を含む。コン
ピユータ・グラフイツクスの分野においては画像
の各フレームに多数のピクセルが存在するから、
その分野においては超高速の処理が望ましい。各
ピクセルは16ビツト語により形成される。 次に、本発明の一実施例に従つて、第１図に示
されている制御回路３７のような各制御回路とし
て使用するために適当な回路が示されている第２
図を参照する。フリツプフロツプ回路６１の出力
端子が可能化線３９に接続され、入力線６３が４
位置でマルチプレクサ６５の出力端子に接続され
る。マルチプレクサ６５が４つの入力端子０〜３
を有する。バス４３上の状態命令入力端子０〜３
のうちのどれを入力線６３に接続するかを選択す
る。マルチプレクサの０入力端子がフリツプフロ
ツプ６１の出力端子へ接続されることにより、マ
ルチプレクサ６５が“０”入力端子へ切換えられ
た時にフリツプフロツプ６１の現在の状態を保持
できるようにする。それとは逆に、マルチプレク
サ６５が“３”入力へ切換えられた時に、フリツ
プフロツプ６１の出力がインバータ６７を介して
マルチプレクサ６５の入力端子“３”へ帰還され
ているから、フリツプフロツプ６１が状態を変え
られる。マルチプレクサ６５の入力端子“１”に
試験結果線４５が接続され、入力端子２にセツト
線４１が接続される。 ここで説明している特定の回路例はIF−
THEN−ELSEプログラム命令を実行するのにと
くに適する。発明の詳細な説明の末尾に示す表１
は、バス４３における状態命令に依存する第２図
の制御回路の４つの可能な状態を要約して示すも
のである。マルチプレクサ６５がそれの０入力へ
切換えられると、線３９における出力が保持され
る。これは、第１図のバス３５における命令によ
り指令される論理動作があるステートメントを実
行する時に望ましい条件である。次の状態命令、
すなわち、マルチプレクサ６５の１入力を選択す
る命令は、それに関連する処理素子の試験結果を
格納させる。これはバス３５におけるIF命令を
伴う動作である。状態命令２はフリツプフロツプ
６１をセツトさせる。その状態命令２は、処理素
子命令バス３５におけるEND IF命令を伴うバス
４３における状態命令である。最後に、以前に不
能状態にされたプロセツサを可能状態にするため
に、および以前に可能状態にされたプロセツサを
不能状態にするために、状態命令３がフリツプフ
ロツプ６１の状態を変化させる。状態命令３は、
バス３５にELSE命令が与えられると同時に、バ
ス４３へ与えられる。マイクロシーケンサ４７内
のマイクロコードは、任意の用途の他の特定の要
求に従つて、表１にバス３５，４３の命令を一致
させる。 発明の詳細な説明の末尾に記す表２は、第２図
の制御回路を用いた時に、特定の例により第１図
の回路の動作を良く示すものである。各処理素子
D_Iへのデータ入力が１より大きいかどうかをた
づねるIFステートメントの例について考えるこ
とにする。表２の２行に示すように、試験結果欄
において第１と第３の処理素子が試験に合格し、
したがつて試験結果の出力線４５に論理「１」を
示し、第２と第４のプロセツサが試験に合格しな
いために試験結果の論理信号が「０」を示すと仮
定する。各プロセツサが同じIF命令を実行する
ものとしても、各プロセツサにより処理されるデ
ータが全体として異なるために、各プロセツサに
より実行される試験の結果は異なることがある。 それと同時にIF命令が実行され、バス４３に
おける状態命令が第１図の装置の各制御回路のマ
ルチプレクサ６５をそれの位置１に切換えさせ
て、対応するプロセツサから試験結果を受けさせ
る。それらの試験結果、試験に合格した「１」ま
たは不合格である「０」、が個々のフリツプフロ
ツプ素子に格納される。４個のフリツプフロツプ
の可能化信号出力が表２の可能化信号として与え
られる。この例においてはそれらの可能化信号は
「実行フラツグ」とも呼ばれる。表２の２行目に
おいては、実行フラツグは試験に合格した処理素
子を可能状態にし、試験に合格しなかつた処理素
子を不能状態にする。それから、可能状態にされ
たプロセツサが、表２の３行目に示されているよ
うに、あるステートメント、この例ではデータ出
力D₀を可能状態にされた処理素子の１に等しく
セツトするように選択されたステートメントを実
行させる。可能状態にされた処理素子はこの時に
は何も行わない。 次に、ELSE命令が実行のために全ての処理素
子へ与えられる。それは、表２の４，５行目に示
されているように、IF試験に合格しなかつたプ
ロセツサがある異なる命令を実行するためにいま
呼出されつつあるといわれる。ELSEプロセツサ
命令には、第２図に示されている制御回路にそれ
のフリツプフロツプの状態を全て反転させる状態
命令３が伴う。これは表２の３，４行目の実行フ
ラツグを比較するとわかる。一方の実行フラツグ
は他方の実行フラツグの補数である。以前に不能
状態にされたプロセツサが可能状態にされると、
表２の５行目に示されているようにあるステート
メントが実行され、この例では出力データ値が入
力データ値に等しくセツトされる。したがつて、
表２に示されているルーチンの結果は、データ出
力線２７，３１の値を１に等しくセツトし、デー
タ出力線２９，３３の値を対応するデータ入力の
値に等しくセツトすることである。IE命令と
ELSE命令を実行させるためのプロセツサの相補
動作は、１つの状態命令に応答して制御回路の全
ての状態を反転させるための手段を各制御回路に
単に設けるだけで可能にされる。 第１図の論理回路は、入力データのある特定の
組合わせのために、ある命令を実行することを必
要としない条件を検出するために有用である。そ
の場合には、マイクロシーケンサ４７は実行でき
ない命令をスキツプさせられる。実行させられな
い命令シーケンスを生じさせることを許すことが
できる場合には、論理回路４９を省くことができ
る。表２に示す例においては、２行目に示す試験
結果が全て０であつたとすると、全てのプロセツ
サが不能状態にされるから３行目のステートメン
トを実行する必要はない。したがつて、この特定
の例に対しては、論理回路４９は、全てのプロセ
ツサの試験結果がいつ（０）になつて、線５１の
条件コードを変化させるかを検出するために構成
される。そして、その結果としての命令シーケン
スの変化がマイクロシーケンサ４７により発生さ
れる。また、試験結果が全て真(1)であれば、表２
の４，５行目における命令を実行する必要はない
から、線５１における条件コードはその命令を側
路させることもできる。線５３における信号は任
意の偽（０）条件または任意の真(1)条件を試験す
ることを許すように機能する。したがつて、任意
の、または全ての条件真あるいは偽を試験するた
めの能力が（バス４３における状態命令に関連し
て）与えられる。 それらの機能を実行する特定のロジツクの例が
第４図に示されている。オアゲート５２の入力端
子に全ての処理素子から試験結果線が接続され
る。そのオアゲートの出力が排他的オアゲート５
４の１つの入力端子へ与えられ、その排他的オア
ゲートの第２の入力端子へ選択線５３が接続され
る。排他的オアゲート５４の出力端子に条件コー
ド線５１が接続される。排他的オアゲート５４
は、選択線５３を介して与えられる入力が偽の時
にオアゲート５２の出力を通し、選択線５３を通
じて与えられる入力が真(1)の時にオアゲート５２
の補数を通すように機能する。 ある用途では、個々の処理素子の制御回路が、
IF−THEN−ELSE命令シリーズ内にネストされ
ている１組の命令を取扱う能力を要求する。これ
が要求されると、IF命令を実行する結果として
決定される実行フラツグが、ネストされている１
組の命令が実行されている間に、格納される。ネ
ストされている命令が実行されると、残りのIF
−THEN−ELSE命令セツトを実行できるよう
に、格納されている実行フラツグがメモリから呼
出される。 第３図に示す回路はそのようなネストされてい
るプログラム命令のオペレーシヨンを許すもので
ある。第１図の装置の回路にスタツク・メモリ８
１と、関連する制御デコーダ回路８３とが付加さ
れる。第３図の破線で囲まれている回路は第１図
の４個の各制御回路内では繰返えされておらず、
それらの制御回路により共用される。デーコーダ
回路８３はバス４３における状態命令に応答し
て、各制御回路の現在の可能化信号（実行フラツ
グ）を線８５を介してスタツク・メモリに格納さ
せ（「プツシユ」）、またはそのメモリから読出さ
せる（「ポツプ」）。良く知られているように、ス
タツク・メモリは最後に書込まれた（「プツシユ
された」）データを読出す（「ポツプする」）。スタ
ツク・メモリにデータが存在する時にデータが書
込まれるたびに、最も新に書込まれたデータが読
出された後でのみ既存のデータをメモリから読出
すことができるようにして既存のデータがより低
いレベルに押しこめられる。いいかえると、デー
タは先入れ後出し法で読出される。 再び第３図を参照してて、第１図に示す４つの
制御回路をこの実施例について説明する。第２図
に示す実施例に用いられているのと同じ種類のフ
リツプフロツプ９１が用いられ、この出力は可能
化信号、すなわち、４ビツト実行フラツグの１ビ
ツトである。そのフリツプフロツプの入力端子は
線９３を介してマルチプレクサ９５の出力端子へ
接続される。しかし、マルチプレクサは５つの入
力位置０〜４を有し、第２図における実施例では
それらの入力位置のうちの５つ以上が用いられ
る。それらの入力のうちの１つがフリツプフロツ
プ９１の入力端子へ接続されるために、バス４３
上の状態命令により、１度に１つずつ選択され
る。０入力がフリツプフロツプの出力端子に直結
されて、その位置に切換えられた時に見出された
どの位置にもフリツプフロツプを保持するように
機能する。マルチプレクサの入力端子１はアンド
ゲート９７の出力を受ける。このアンドゲートは
１つの入力端子にフリツプフロツプ９１の出力を
受け、別の入力端子に関連するプロセツサの試験
結果が接続される。表３に示されているように、
状態命令１は回路８３によつても復号されて、第
１図の制御回路内のフリツプフロツプの出力（実
行フラツグ）をスタツク・メモリ８１の１番上に
格納（「プツシユ」）する。 マルチプレクサの入力端子２はセツト線４１に
接続され、入力端子３は、スタツク・メモリの１
番上に何が記録されたかに従つてフリツプフロツ
プをセツトするためにスタツク・メモリ８１に接
続される。デコーダ回路８３は、状態命令３を受
けた時に、メモリ８１の１番上に格納されている
データをポツプさせる。 状態命令番号４に応じて切換えられるマルチプ
レクサ９５の最後の入力端子は、別のアンドゲー
ト９９の出力を受ける。そのアンドゲート９９の
１つの入力端子はスタツク・メモリの出力端子に
接続され、別の入力端子はインバータ１０１を介
してフリツプフロツプ９１の出力端子に接続され
る。その結果として、スタツク・メモリの１番上
に格納されているデータと、現在の実行フラツグ
の補数とが一緒に論理積をとられる。 表３に論理動作が示されている第３図の制御回
路は、表４に与えられている一連の動作を実行す
るのにとくに適する。その動作においては、プロ
グラム命令のIF−THEN−ELSEシーケンスが線
１，２，３，９，１０，１１，１７，１８および
１９において実行される。その命令セツトのIF
部分またはELSE部分に命令の更に別のIF−
THEN−ELSEシリーズが、４〜８行に示すよう
に、ネストされる。同様に、基本的な命令シーケ
ンス内で、12〜16行に示すように、そのようなス
テートメントの第２のセツトがネストされる。命
令の３つのIF−THEN−ELSEシリーズの名シリ
ーズにおいては、表４の「試験結果」欄に示すよ
うに、異なる試験結果が仮定されている。それら
の異なる試験結果は、命令の３つのIF−THEN
−ELSEシリーズの各シリーズに対して異なる実
行フラツグを生じさせる。破線矢印はスタツク・
メモリ８１の動作中における実行フラツグのビツ
トの流れを示す。それらの矢印はプツシユ動作の
結果である右を全体として指し、かつポツプ動作
の結果である左を全体として指す。

【表】

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図はSIMDプロセツサの全体的なブロツク
図、第２図は第１図に示す装置の制御回路の第１
の回路例を示す図、第３図は第１図に示す装置の
制御回路の第２の回路例を示す図、第４図は第１
図の回路の別の部分の論理詳細を示す図である。 １１，１３，１５，１７…処理素子、３７…制
御回路、４７…プログラム・マイクロシーケン
サ、８１…スタツク・メモリ、８３…デコーダ回
路、６１，９１…フリツプフロツプ、６５，９５
…マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 異なるデータ路においておのおの動作する複
   数のプロセツサであつて、それら全てのプロセツ
   サは任意の時刻に共通の命令を受けるために接続
   されるような複数のプロセツサを有する装置にお
   いて、少くとも、前記データ路中のデータを共通
   の条件に対して試験させる第１の命令と、第１の
   命令の試験がある予め定められている結果を与え
   たデータ路においてのみ実行される第２の命令と
   を時間的な順序で実行するようにしたコンピユー
   タ装置であつて、 第１の状態にある時に前記プロセツサが命令を
   実行することを可能にされ、第２の状態にある時
   に前記プロセツサが命令を実行することを不能に
   されるようにして、各前記プロセツサに組合わさ
   れるレジスタと、 第１の命令の試験が前記予め定められている結
   果を与える時に各プロセツサに組合わされている
   レジスタを前記第２の状態に置くため、および前
   記試験が前記予め定められている結果を与えない
   時に各プロセツサに組合わされているレジスタを
   前記第１の状態に置くために、各プロセツサをそ
   れに組合わされているレジスタに接続する手段
   と、 前記第２の命令に応答して、前記プロセツサの
   いずれかが前記第２の命令を実行する前に前記レ
   ジスタの状態を変える手段と、 を備え、それにより、第２の命令を実行している
   プロセツサは、第１の命令の条件試験が前記ある
   予め定められた結果であつたようなプロセツサで
   あり、第２の命令中は他のプロセツサは不能状態
   にされることを特徴とするコンピユータ装置。 ２ 特許請求の範囲第１項記載のコンピユータ装
   置であつて、前記第１の命令はIF命令を含み、
   前記第２の命令はELSE命令を含むことを特徴と
   するコンピユータ装置。 ３ 特許請求の範囲第１項記載のコンピユータ装
   置であつて、前記レジスタの内容を一時的に格納
   し、かつ置き換えるために前記レジスタに接続さ
   れる記憶装置を更に備え、それにより、前記第２
   の命令の実行をとる時に使用するために第１の命
   令の試験の結果を失うことなしに、前記第１の命
   令と前記第２の命令の間に他の命令をネストでき
   ることを特徴とするコンピユータ装置。