JPS61173342A - 制御記憶分岐方式 - Google Patents
制御記憶分岐方式Info
- Publication number
- JPS61173342A JPS61173342A JP1471285A JP1471285A JPS61173342A JP S61173342 A JPS61173342 A JP S61173342A JP 1471285 A JP1471285 A JP 1471285A JP 1471285 A JP1471285 A JP 1471285A JP S61173342 A JPS61173342 A JP S61173342A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- control
- control memory
- address
- controlled
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、演算速度の速い演算系と、演算速度の遅い演
算系とを有し、水平型のマイクロプログラムで制御され
る計算機における制御記憶分岐方式に関する。
算系とを有し、水平型のマイクロプログラムで制御され
る計算機における制御記憶分岐方式に関する。
水平型のマイクロプログラムで制御される計算機におい
て、次の、或いは次の次のマイクロ命令を複数個同時に
読み出しておいて、１つ前のマイクロ命令の演算結果を
、該マイクロ命令のテストフィールドの条件によってテ
ストし、そのテスト結果によって、上記次の、或いは、
次の次のマイクロ命令を選択することによりマイクロ分
岐を可能とする方式が知られている。
て、次の、或いは次の次のマイクロ命令を複数個同時に
読み出しておいて、１つ前のマイクロ命令の演算結果を
、該マイクロ命令のテストフィールドの条件によってテ
ストし、そのテスト結果によって、上記次の、或いは、
次の次のマイクロ命令を選択することによりマイクロ分
岐を可能とする方式が知られている。
このマイクロ分岐の分岐可能数が多ければ多い程、マイ
クロプログラミングに柔軟性が出てきて、マイクロプロ
グラムの生成が容易となる他、マクロ命令を実行する為
のマイクロステップの数が少なくて済み、当該計算機の
性能向上に繋がる。
クロプログラミングに柔軟性が出てきて、マイクロプロ
グラムの生成が容易となる他、マクロ命令を実行する為
のマイクロステップの数が少なくて済み、当該計算機の
性能向上に繋がる。
然し、同時に複数のマイクロ命令を読み出しておいて、
上記演算結果貴テストした結果で、マイクロ分岐を制御
する、所謂制御記憶のウェイ選択による方法で、分岐可
能数を増加させることは、ウェイ数の増加、即ちメモリ
チップの数を増加させることになる他、該制御記憶の出
力を受信する側の機能ブロックの入力端子の数を増加さ
せ、該受信側機能ブロックの高集積化を妨げることにな
る問題があり、上記メモリチップの数を増加させること
なく、且つ受信側の端子数を増加させないで分岐可能数
を増加させる方式が求められていた。
上記演算結果貴テストした結果で、マイクロ分岐を制御
する、所謂制御記憶のウェイ選択による方法で、分岐可
能数を増加させることは、ウェイ数の増加、即ちメモリ
チップの数を増加させることになる他、該制御記憶の出
力を受信する側の機能ブロックの入力端子の数を増加さ
せ、該受信側機能ブロックの高集積化を妨げることにな
る問題があり、上記メモリチップの数を増加させること
なく、且つ受信側の端子数を増加させないで分岐可能数
を増加させる方式が求められていた。
−ａに、水平型のマイクロプログラム制御方式の計算機
においては、マイクロ命令の演算結果をテストして、例
えば次のマイクロ命令を選択する方法等により、マイク
ロ分岐を行っている。
においては、マイクロ命令の演算結果をテストして、例
えば次のマイクロ命令を選択する方法等により、マイク
ロ分岐を行っている。
一方、経済化を指向して、制御記憶にアクセス速度の遅
いメモリを使用し、１τアクセス、２τリード（即ち、
アドレスの送出サイクルは１τであるが、制御記憶のデ
ータの読み出しには、２τが必要であることを意味する
）の制御方式によっても、見掛は上１τアクセス毎に、
マイクロ命令を読み出すことができる。
いメモリを使用し、１τアクセス、２τリード（即ち、
アドレスの送出サイクルは１τであるが、制御記憶のデ
ータの読み出しには、２τが必要であることを意味する
）の制御方式によっても、見掛は上１τアクセス毎に、
マイクロ命令を読み出すことができる。
然し、この場合、アドレスは１τしか送出されないので
、次のマイクロ命令のアドレスは、該マイクロ命令の読
み出し前のサイクルで確定している必要がある。
、次のマイクロ命令のアドレスは、該マイクロ命令の読
み出し前のサイクルで確定している必要がある。
従って、制御記憶骨＃Ｚ（以下二ＣＳブランチと云う）
を行う為には、例えば制御記憶（以下、ＣＳと云う）を
複数のウェイからなる構成とし、ＣＳブランチの成功、
不成功に拘わらず、両方の場合のマイクロ命令を同時に
読み出し、リードレジスタにセットする時に、上記マイ
クロ命令のブランチ成功、不成功の信号により何れかを
選択する方式が考えられる。
を行う為には、例えば制御記憶（以下、ＣＳと云う）を
複数のウェイからなる構成とし、ＣＳブランチの成功、
不成功に拘わらず、両方の場合のマイクロ命令を同時に
読み出し、リードレジスタにセットする時に、上記マイ
クロ命令のブランチ成功、不成功の信号により何れかを
選択する方式が考えられる。
第３図は、このようなＣＳブランチ方式をブロック図で
示したもので、１はアドレスレジスタ、２はウェイ選択
ビット、 ３０．３１はＣＳウェイＡ、Ｂ、 ４はマル
チプレクサ（ＭＰＸ）、 ５はＣＳリードデータレジス
タ（以下、Ｃ３ＤＲと云う）、６は演算回路、７はテス
ト回路である。
示したもので、１はアドレスレジスタ、２はウェイ選択
ビット、 ３０．３１はＣＳウェイＡ、Ｂ、 ４はマル
チプレクサ（ＭＰＸ）、 ５はＣＳリードデータレジス
タ（以下、Ｃ３ＤＲと云う）、６は演算回路、７はテス
ト回路である。
先ず、アドレスレジスタ１にマイクロ命令のアドレスが
設定されると、例えば、２つのウェイで構成されている
ＣＳウェイＡ３０．ウェイＢ ３１が同時にアクセスさ
れる。
設定されると、例えば、２つのウェイで構成されている
ＣＳウェイＡ３０．ウェイＢ ３１が同時にアクセスさ
れる。
一方、該アクセスの１つ前のＣＳアクセスによって、Ｃ
３ＤＲ５にセットされたマイクロ命令によって１、該命
令の各フィールドのデータに従った、所定の演算が、演
算回路６で実行され、該演算結果がテスト回路７でテス
トされ、ウェイ選択ビット２を０／１の何れかに設定す
るように動作する。
３ＤＲ５にセットされたマイクロ命令によって１、該命
令の各フィールドのデータに従った、所定の演算が、演
算回路６で実行され、該演算結果がテスト回路７でテス
トされ、ウェイ選択ビット２を０／１の何れかに設定す
るように動作する。
該ウェイ選択ビット２は、アドレスレジスタ１の最下位
ビットを構成しており、該アドレスレジスタ１によって
アクセスされ、読み出された２つのマイクロ命令の何れ
かをマルチプレクサ（ＭＰＸ）を制御して選択するよう
に機能し、Ｃ３ＤＲ５にセットされ実行されているマイ
クロ命令の次の分岐先を決定する。
ビットを構成しており、該アドレスレジスタ１によって
アクセスされ、読み出された２つのマイクロ命令の何れ
かをマルチプレクサ（ＭＰＸ）を制御して選択するよう
に機能し、Ｃ３ＤＲ５にセットされ実行されているマイ
クロ命令の次の分岐先を決定する。
このような従来方式によって、分岐数を増加させる為に
は、Ｃ８の敗、即ちウェイ数を増加させる必要があり、
Ｃ３を構成するメモリチップ数が増大してしまうと云う
欠点があった。
は、Ｃ８の敗、即ちウェイ数を増加させる必要があり、
Ｃ３を構成するメモリチップ数が増大してしまうと云う
欠点があった。
又、該ＣＳの出力を受信する機能ブロック（例えば、？
、ＩＬ／チプレクサ（ＭＰＸ） ４．Ｃ３ＤＲ５等）の
入力端子数を増加させ、当該機能ブロックの高集積化を
妨げる要因となる問題があった。
、ＩＬ／チプレクサ（ＭＰＸ） ４．Ｃ３ＤＲ５等）の
入力端子数を増加させ、当該機能ブロックの高集積化を
妨げる要因となる問題があった。
本発明は上記従来の欠点に鑑み、上記のようなＣＳブラ
ンチ方式において、メモリチップの数を増加させないで
、分岐先の数を増加させることができる方法を提供する
ことを目的とするものである。
ンチ方式において、メモリチップの数を増加させないで
、分岐先の数を増加させることができる方法を提供する
ことを目的とするものである。
この目的は、マイクロ命令の演算結果をテストして、次
の次のマイクロ命令アドレスの制御を行うのに、演算系
を制御するマイクロ命令のフィールドを分離し、遅い演
算系の演算のテスト結果は、ウェイ選択による分岐に使
用し、速い演算系の演算のテスト結果は、直接上記マイ
クロ命令アドレスの一部に使用するように制御する本発
明の制御記憶分岐方式によって達成される。
の次のマイクロ命令アドレスの制御を行うのに、演算系
を制御するマイクロ命令のフィールドを分離し、遅い演
算系の演算のテスト結果は、ウェイ選択による分岐に使
用し、速い演算系の演算のテスト結果は、直接上記マイ
クロ命令アドレスの一部に使用するように制御する本発
明の制御記憶分岐方式によって達成される。
即ち、本発明によれば、水平型のマイクロプログラムで
制御される計算機において、演算回路を制御するマイク
ロ命令のフィールドを、遅い演算系と、速い演算系のフ
ィールドが別々になるように分離し、上記速い演算系の
演算結果をテストして、次の次のマイクロ命令のアドレ
スの一部を制御し、遅い演算系の演算結果は、従来通り
、ウェイ選択に用いるようにしたものであるので、Ｃ８
Ｏウエイ数を増加させないで、ＣＳブランチの数を増加
させることができる効果がある。
制御される計算機において、演算回路を制御するマイク
ロ命令のフィールドを、遅い演算系と、速い演算系のフ
ィールドが別々になるように分離し、上記速い演算系の
演算結果をテストして、次の次のマイクロ命令のアドレ
スの一部を制御し、遅い演算系の演算結果は、従来通り
、ウェイ選択に用いるようにしたものであるので、Ｃ８
Ｏウエイ数を増加させないで、ＣＳブランチの数を増加
させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明による分岐動作をタイムチャートで
示した図である。
り、第２図は本発明による分岐動作をタイムチャートで
示した図である。
第１図において、第３図と同じ符号は同じ対象物を示し
、速い演算系６゛、及びそのテスト回路７゛が本発明を
実施するのに必要な機能ブロックである。
、速い演算系６゛、及びそのテスト回路７゛が本発明を
実施するのに必要な機能ブロックである。
以下、第２図のタイムチャートを参照しながら、第１図
によって、本発明によるＣＳブランチ方式を、説明する
。
によって、本発明によるＣＳブランチ方式を、説明する
。
先ず、サイクルに１において、アドレスレジスタ１にマ
イクロ命令■のアドレスが設定されると、サイクルに２
において、ＣＳウェイＡ ３０． ＣＳウェイＢ３１か
らマイクロ命令■Ａ、Ｂが読み出され、前のマイクロ命
令のフィールド（ｂ）によって制御される遅い演算系（
例えば、算術論理演算回路）６の演算結果をテスト回路
７でテストした結果（ウェイセレクト信号）に基づいて
、セットされたウェイ選択ビット２の出力信号でマルチ
プレクサ（ＭＰＸ）４を制御することにより、■Ａ、■
Ｂの何れか、例えば■ＢにＣＳブランチを行うことがで
きる。
イクロ命令■のアドレスが設定されると、サイクルに２
において、ＣＳウェイＡ ３０． ＣＳウェイＢ３１か
らマイクロ命令■Ａ、Ｂが読み出され、前のマイクロ命
令のフィールド（ｂ）によって制御される遅い演算系（
例えば、算術論理演算回路）６の演算結果をテスト回路
７でテストした結果（ウェイセレクト信号）に基づいて
、セットされたウェイ選択ビット２の出力信号でマルチ
プレクサ（ＭＰＸ）４を制御することにより、■Ａ、■
Ｂの何れか、例えば■ＢにＣＳブランチを行うことがで
きる。
本発明においては、上記フィールド（ｂ）の他に、速い
演算系（例えば、シフタ等）６゛を制御する為のフィー
ルド（ａ）が設けられており、該演算系６゛の演算結果
はサイクルＫｌ内で得られるものとすると、該演算結果
をテスト回路７゛でテストし、該テスト結果によって、
アドレスレジスタ１の一部、例えば１１で示したｎビッ
トを、サイクルに２で置き替えることにより、当該アド
レスレジスタ１に、上記マイクロ命令の次の次のマイク
ロ命令のアドレスを設定することができ、サイクルに３
において、該分岐先のマイクロ命令をＣ８のウェイＡ
３０． ＣＳウェイＢ ３１それぞれにおいて、読み出
すことができる。
演算系（例えば、シフタ等）６゛を制御する為のフィー
ルド（ａ）が設けられており、該演算系６゛の演算結果
はサイクルＫｌ内で得られるものとすると、該演算結果
をテスト回路７゛でテストし、該テスト結果によって、
アドレスレジスタ１の一部、例えば１１で示したｎビッ
トを、サイクルに２で置き替えることにより、当該アド
レスレジスタ１に、上記マイクロ命令の次の次のマイク
ロ命令のアドレスを設定することができ、サイクルに３
において、該分岐先のマイクロ命令をＣ８のウェイＡ
３０． ＣＳウェイＢ ３１それぞれにおいて、読み出
すことができる。
該読み出された２つのマイクロ命令■Ａ、Ｂは、上記■
Ａ、Ｂの何れかにＣＳブランチをしたマイクロ命令■”
のフィールド（ｂ）で制御される遅い演算系６の演算結
果（ウェイセレクト信号）によってセットされたウェイ
選択ビット２の出力信号でマルチプレクサ（ＭＰＸ）
４を制御することにより、■Ａ、Ｂの何れかにＣＳブラ
ンチすることができる。
Ａ、Ｂの何れかにＣＳブランチをしたマイクロ命令■”
のフィールド（ｂ）で制御される遅い演算系６の演算結
果（ウェイセレクト信号）によってセットされたウェイ
選択ビット２の出力信号でマルチプレクサ（ＭＰＸ）
４を制御することにより、■Ａ、Ｂの何れかにＣＳブラ
ンチすることができる。
一般に、速い演算系６゛のテスト結果によって、置き替
えられるアドレスレジスタ１のビット数をｎビットとす
ると、該速い演算系のテスト結果による分岐数は２ｎで
あり、１つ前のマイクロ命令の遅い演算系のテスト結果
による分岐数は２’（ｎ・１）となるので、結局本発明
を実施することにより、Ｃ８のウェイ数を増加させるこ
となく、２ｒ′ ・２＝２′ の分岐数を得ることができる。
えられるアドレスレジスタ１のビット数をｎビットとす
ると、該速い演算系のテスト結果による分岐数は２ｎで
あり、１つ前のマイクロ命令の遅い演算系のテスト結果
による分岐数は２’（ｎ・１）となるので、結局本発明
を実施することにより、Ｃ８のウェイ数を増加させるこ
となく、２ｒ′ ・２＝２′ の分岐数を得ることができる。
以上、詳細に説明したように、本発明の制御記憶分岐方
式は、水平型のマイクロプログラムで制御される計算機
において、演算回路を制御するマイクロ命令のフィール
ドを、遅い演算系と、速い演算系のフィールドが別々に
なるように分離し、上記速い演算系の演算結果をテスト
して、次の次のマイクロ命令のアドレスの一部を制御し
、遅い演算系の演算結果は、従来通り、ウェイ選択に用
いるようにしたものであるので、Ｃ５Ｏウエイ数を増加
させないで、ＣＳブランチの数を増加させることができ
る効果がある。
式は、水平型のマイクロプログラムで制御される計算機
において、演算回路を制御するマイクロ命令のフィール
ドを、遅い演算系と、速い演算系のフィールドが別々に
なるように分離し、上記速い演算系の演算結果をテスト
して、次の次のマイクロ命令のアドレスの一部を制御し
、遅い演算系の演算結果は、従来通り、ウェイ選択に用
いるようにしたものであるので、Ｃ５Ｏウエイ数を増加
させないで、ＣＳブランチの数を増加させることができ
る効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明による分岐動作をタイムチャートで示し
た図。 第３図は従来技術による制御記憶分岐方式をブロック図
で示した図。 である。 図面において、 １はアドレスレジスタ、２はウェイ選択ビット。 ３０．３１は制御記憶ウェイＡ、Ｂ。 ５は制御記憶リードデータレジスタ（Ｃ５ＤＲ） 。 ６は遅い演算系、６゛は速い演算系。 ７．７゛はテスト回路。 をそれぞれ示す。
た図。 第３図は従来技術による制御記憶分岐方式をブロック図
で示した図。 である。 図面において、 １はアドレスレジスタ、２はウェイ選択ビット。 ３０．３１は制御記憶ウェイＡ、Ｂ。 ５は制御記憶リードデータレジスタ（Ｃ５ＤＲ） 。 ６は遅い演算系、６゛は速い演算系。 ７．７゛はテスト回路。 をそれぞれ示す。
Claims (1)
- 演算速度の速い演算系と、演算速度の遅い演算系とを有
し、複数のウエイからなる制御記憶から読み出された水
平型のマイクロプログラムで制御される計算機において
、マイクロ命令の演算結果をテストして、次の次のマイ
クロ命令アドレスの制御を行うのに、上記それぞれの演
算系を制御するマイクロ命令のフィールドを分離し、上
記遅い演算系の演算のテスト結果は、上記制御記憶のウ
エイ選択による分岐に使用し、上記速い演算系の演算の
テスト結果は、直接上記マイクロ命令アドレスの一部に
使用するように制御することを特徴とする制御記憶分岐
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471285A JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471285A JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173342A true JPS61173342A (ja) | 1986-08-05 |
| JPH0318209B2 JPH0318209B2 (ja) | 1991-03-12 |
Family
ID=11868761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1471285A Granted JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173342A (ja) |
-
1985
- 1985-01-29 JP JP1471285A patent/JPS61173342A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318209B2 (ja) | 1991-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |