JPH0318209B2 - - Google Patents
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- Publication number
- JPH0318209B2 JPH0318209B2 JP1471285A JP1471285A JPH0318209B2 JP H0318209 B2 JPH0318209 B2 JP H0318209B2 JP 1471285 A JP1471285 A JP 1471285A JP 1471285 A JP1471285 A JP 1471285A JP H0318209 B2 JPH0318209 B2 JP H0318209B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- control
- microinstruction
- test
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000012360 testing method Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、演算速度の速い演算系と演算速度の
遅い演算系とを有し、水平型のマイクロプログラ
ムで制御される計算機における制御記憶分岐方式
に関する。
遅い演算系とを有し、水平型のマイクロプログラ
ムで制御される計算機における制御記憶分岐方式
に関する。
水平型のマイクロプログラムで制御される計算
機において、次の、或いは次の次のマイクロ命令
を複数個同時に読み出しておいて、１つ前のマイ
クロ命令の演算結果を、該マイクロ命令のテスト
フイールド条件によつてテストし、そのテスト結
果によつて、上記次の、或いは、次の次のマイク
ロ命令を選択することによりマイクロ分岐を可能
とする方式が知られている。
機において、次の、或いは次の次のマイクロ命令
を複数個同時に読み出しておいて、１つ前のマイ
クロ命令の演算結果を、該マイクロ命令のテスト
フイールド条件によつてテストし、そのテスト結
果によつて、上記次の、或いは、次の次のマイク
ロ命令を選択することによりマイクロ分岐を可能
とする方式が知られている。
このマイクロ分岐の分岐可能数が多けれは多い
程、マイクロプログラミングに柔軟性が出てき
て、マイクロプログラムの生成が容易となる他、
マクロ命令を実行する為のマイクロステツプの数
が少なくて済み、当該計算機の性能向上に繋が
る。
程、マイクロプログラミングに柔軟性が出てき
て、マイクロプログラムの生成が容易となる他、
マクロ命令を実行する為のマイクロステツプの数
が少なくて済み、当該計算機の性能向上に繋が
る。
然し、同時に複数のマイクロ命令を読み出して
おいて、上記演算結果をテストした結果で、マイ
クロ分岐を制御する、所謂制御記憶のウエイ選択
による方法で、分岐可能数を増加させることは、
ウエイ数の増加、即ちメモリチツプの数を増加さ
せることになる他、該制御記憶の出力を受信する
側の機能ブロツクの入力端子の数を増加させ、該
受信側機能ブロツクの高集積化を妨げることにな
る問題があり、上記メモリチツプの数を増加させ
ることなく、且つ受信側の端子数を増加させない
で分岐可能数を増加させる方式が求められてい
た。
おいて、上記演算結果をテストした結果で、マイ
クロ分岐を制御する、所謂制御記憶のウエイ選択
による方法で、分岐可能数を増加させることは、
ウエイ数の増加、即ちメモリチツプの数を増加さ
せることになる他、該制御記憶の出力を受信する
側の機能ブロツクの入力端子の数を増加させ、該
受信側機能ブロツクの高集積化を妨げることにな
る問題があり、上記メモリチツプの数を増加させ
ることなく、且つ受信側の端子数を増加させない
で分岐可能数を増加させる方式が求められてい
た。
一般に、水平型のマイクロプログラム制御方式
の計算機においては、マイクロ命令の演算結果を
テストして、例えば次のマイクロ命令を選択する
方法等により、マイクロ分岐を行つている。
の計算機においては、マイクロ命令の演算結果を
テストして、例えば次のマイクロ命令を選択する
方法等により、マイクロ分岐を行つている。
一方、経済化を指向して、制御記憶にアスセス
速度の遅いメモリを使用し、1τアクセス、2τリー
ド（即ち、アドレスの送出サイクルは1τである
が、制御記憶のデータの読み出しには、2τが必要
であることを意味する）の制御方式によつても、
見掛け上1τアクセス毎に、マイクロ命令を読み出
すことができる。
速度の遅いメモリを使用し、1τアクセス、2τリー
ド（即ち、アドレスの送出サイクルは1τである
が、制御記憶のデータの読み出しには、2τが必要
であることを意味する）の制御方式によつても、
見掛け上1τアクセス毎に、マイクロ命令を読み出
すことができる。
然し、この場合、アドレスは1τしか送出されな
いので、次のマイクロ命令のアドレスは、該マイ
クロ命令の読み出し前のサイクルで確定している
必要がある。
いので、次のマイクロ命令のアドレスは、該マイ
クロ命令の読み出し前のサイクルで確定している
必要がある。
従つて、制御記憶分岐（以下：CSブランチと
云う）を行う為には、例えば制御記憶（以下、
CSと云う）を複数のウエイからなる構成とし、
CSブランチの成功、不成功に拘わらず、両方の
場合のマイクロ命令を同時に読み出し、リードレ
ジスタにセツトする時に、上記マイクロ命令のブ
ランチ成功、不成功の信号により何れかを選択す
る方式が考えられる。
云う）を行う為には、例えば制御記憶（以下、
CSと云う）を複数のウエイからなる構成とし、
CSブランチの成功、不成功に拘わらず、両方の
場合のマイクロ命令を同時に読み出し、リードレ
ジスタにセツトする時に、上記マイクロ命令のブ
ランチ成功、不成功の信号により何れかを選択す
る方式が考えられる。
第３図は、このようなCSブランチ方式をブロ
ツク図で示したもので、１はアドレスレジスタ、
２はウエイ選択ビツト、３０，３１はCSウエイ
Ａ、Ｂ、４はマルチプレクサ（MPX）、５はCS
リードデータレジスタ（以下、CSDRと云う）、
６は演算回路、７はテスト回路である。
ツク図で示したもので、１はアドレスレジスタ、
２はウエイ選択ビツト、３０，３１はCSウエイ
Ａ、Ｂ、４はマルチプレクサ（MPX）、５はCS
リードデータレジスタ（以下、CSDRと云う）、
６は演算回路、７はテスト回路である。
先ず、アドレスレジスタ１にマイクロ命令のア
ドレスが設定されると、例えば、２つのウエイで
構成されているCSウエイＡ３０、ウエイＢ３１
が同時にアクセスされる。
ドレスが設定されると、例えば、２つのウエイで
構成されているCSウエイＡ３０、ウエイＢ３１
が同時にアクセスされる。
一方、該アクセスの１つ前のCSアクセスによ
つて、CSDR５にセツトされたマイクロ命令によ
つて、該命令の各フイールドのデータに従つた、
所定の演算が、演算回路６で実行され、該演算結
果がテスト回路７でテストされ、ウエイ選択ビツ
ト２を０／１の何れかに設定するように動作す
る。
つて、CSDR５にセツトされたマイクロ命令によ
つて、該命令の各フイールドのデータに従つた、
所定の演算が、演算回路６で実行され、該演算結
果がテスト回路７でテストされ、ウエイ選択ビツ
ト２を０／１の何れかに設定するように動作す
る。
該ウエイ選択ビツト２は、アドレスレジスタ１
の最下位ビツトを構成しており、該アドレスレジ
スタ１によつてアクセスされ、読み出された２つ
のマイクロ命令の何れかをマルチプレクサ
（MPX）を制御して選択するように機能し、
CSDR５にセツトされ実行されているマイクロ命
令の次の分岐先を決定する。
の最下位ビツトを構成しており、該アドレスレジ
スタ１によつてアクセスされ、読み出された２つ
のマイクロ命令の何れかをマルチプレクサ
（MPX）を制御して選択するように機能し、
CSDR５にセツトされ実行されているマイクロ命
令の次の分岐先を決定する。
〔発明が解決しようとする問題点〕
このような上来方式によつて、分岐数を増加さ
せる為には、CSの数、即ちウエイ数を増加させ
る必要があり、CSを構成するメモリチツプ数が
増大してしまうと云う欠点があつた。
せる為には、CSの数、即ちウエイ数を増加させ
る必要があり、CSを構成するメモリチツプ数が
増大してしまうと云う欠点があつた。
又、該CSの出力を受信する機能ブロツク｛例
えば、マルチプレクサ（MPX）４，CSDR５等｝
の入力端子数を増加させ、当該機能ブロツクの高
集積化を妨げる要因となる問題があつた。
えば、マルチプレクサ（MPX）４，CSDR５等｝
の入力端子数を増加させ、当該機能ブロツクの高
集積化を妨げる要因となる問題があつた。
本発明は上記従来の欠点に鑑み、上記のような
CSブランチ方式において、メモリチツプの数を
増加させないで、分岐先の増加させることができ
る方式を提供することを目的とするものである。
CSブランチ方式において、メモリチツプの数を
増加させないで、分岐先の増加させることができ
る方式を提供することを目的とするものである。
この目的は、マイクロ命令の演算結果をテスト
して、次の次のマイクロ命令アドレスの制御を行
うのに、演算系を制御するマイクロ命令のフイー
ルドを分離し、遅い演算のテスト結果は、ウエイ
選択による分岐に使用し、速い演算系の演算のテ
スト結果は、直接上記マイクロ命令アドレスの一
部に使用するように制御する本発明の制御記憶の
分岐方式によつて達成される。
して、次の次のマイクロ命令アドレスの制御を行
うのに、演算系を制御するマイクロ命令のフイー
ルドを分離し、遅い演算のテスト結果は、ウエイ
選択による分岐に使用し、速い演算系の演算のテ
スト結果は、直接上記マイクロ命令アドレスの一
部に使用するように制御する本発明の制御記憶の
分岐方式によつて達成される。
即ち、本発明によれば、水平型のマイクロプロ
グラムで制御される計算機において、演算回路を
制御するマイクロ命令のフイールドを、遅い演算
系と、速い演算系のフイールドが別々になるよう
に分離し、上記速い演算系の演算結果をテストし
て、次の次のマイクロ命令のアドレスの一部を制
御し、遅い演算系の演算結果は、従来通り、ウエ
イ選択に用いるようにしたものであるので、CS
のウエイ数を増加させないで、SCブランチの数
を増加させることができる効果がある。
グラムで制御される計算機において、演算回路を
制御するマイクロ命令のフイールドを、遅い演算
系と、速い演算系のフイールドが別々になるよう
に分離し、上記速い演算系の演算結果をテストし
て、次の次のマイクロ命令のアドレスの一部を制
御し、遅い演算系の演算結果は、従来通り、ウエ
イ選択に用いるようにしたものであるので、CS
のウエイ数を増加させないで、SCブランチの数
を増加させることができる効果がある。
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明による分岐動作をタイ
ムチヤートで示した図である。
第１図は本発明の一実施例をブロツク図で示した
図であり、第２図は本発明による分岐動作をタイ
ムチヤートで示した図である。
第１図において、第３図と同じ符号は同じ対象
物を示し、速い演算系６′、及びそのテスト回路
７′が本発明を実施するのに必要な機能ブロツク
である。
物を示し、速い演算系６′、及びそのテスト回路
７′が本発明を実施するのに必要な機能ブロツク
である。
以下、第２図のタイムチヤートを参照しなが
ら、第１図によつて、本発明によるCSブランチ
方式を説明する。
ら、第１図によつて、本発明によるCSブランチ
方式を説明する。
先ず、サイクルＫ１において、アドレスレジス
タ１にサイクロ命令のアドレスが設定される
と、サイクルＫ２において、CSウエイＡ３０、
CSウエイＢ３１からマイクロ命令Ａ，Ｂが読
み出され、前のマイクロ命令のフイールドｂによ
つて制御される遅い演算系（例えば、算術論理演
算回路）６の演算結果をテストした結果（ウエイ
セレクト室信号）に基づいて、セツトされたウエ
イ選択ビツト２の出力信号でマルチプレクサ
（MPX）４を制御することにより、Ａ、Ｂの
何れか、例えばＢにCSブランチを行なうこと
ができる。
タ１にサイクロ命令のアドレスが設定される
と、サイクルＫ２において、CSウエイＡ３０、
CSウエイＢ３１からマイクロ命令Ａ，Ｂが読
み出され、前のマイクロ命令のフイールドｂによ
つて制御される遅い演算系（例えば、算術論理演
算回路）６の演算結果をテストした結果（ウエイ
セレクト室信号）に基づいて、セツトされたウエ
イ選択ビツト２の出力信号でマルチプレクサ
（MPX）４を制御することにより、Ａ、Ｂの
何れか、例えばＢにCSブランチを行なうこと
ができる。
本発明においてば、上記フイールドｂの他に、
速い演算系（例えば、シフタ等）６′を制御する
為のフイールドａが設けられており、該演算系
６′の演算結果はサイクルＫ１内で得られるもの
とすると、該演算結果をテスト回路７′でテスト
し、該テスト結果によつて、アドレスレジスタ１
の一部、例えば１１で示したｎビツトを、サイク
ルＫ２で置き替えることにより、当該アドレスレ
ジスタ１に、上記マイクロ命令の次の次のマイク
ロ命令のアドレスを設定することができ、サイク
ルＫ３において、該分岐先のマイクロ命令のCS
のウエイＡ３０、CSウエイＢ３１それぞれにお
いて、読み出すことができる。
速い演算系（例えば、シフタ等）６′を制御する
為のフイールドａが設けられており、該演算系
６′の演算結果はサイクルＫ１内で得られるもの
とすると、該演算結果をテスト回路７′でテスト
し、該テスト結果によつて、アドレスレジスタ１
の一部、例えば１１で示したｎビツトを、サイク
ルＫ２で置き替えることにより、当該アドレスレ
ジスタ１に、上記マイクロ命令の次の次のマイク
ロ命令のアドレスを設定することができ、サイク
ルＫ３において、該分岐先のマイクロ命令のCS
のウエイＡ３０、CSウエイＢ３１それぞれにお
いて、読み出すことができる。
該読み出された２つのマイクロ命令Ａ、Ｂ
は、上記Ａ、Ｂの何れかにCSブランチをした
マイクロ命令′のフイールドｂで制御される遅
い演算系６の演算結果（ウエイセレクト信号）に
よつてセツトされたウエイ選択ビツト２の出力信
号でマルチプレクサ（MPX）４を制御すること
により、Ａ、Ｂの何れかにCSブランチするこ
とができる。
は、上記Ａ、Ｂの何れかにCSブランチをした
マイクロ命令′のフイールドｂで制御される遅
い演算系６の演算結果（ウエイセレクト信号）に
よつてセツトされたウエイ選択ビツト２の出力信
号でマルチプレクサ（MPX）４を制御すること
により、Ａ、Ｂの何れかにCSブランチするこ
とができる。
一般に、速い演算系６′のテスト結果によつて、
置き替えられるアドレスレジスタ１のビツト数を
ｎビツトとすると、該速い演算系のテスト結果に
よる分岐数は2nであり、１つ前のマイクロ命令の
遅い演算系のテスト結果による分岐数は2n（ｎ＝
１）となるので、結局本発明を実施することによ
り、CSウエイ数を増加させることなく、 2n・２＝2n+1 の分岐数を得ることができる。
置き替えられるアドレスレジスタ１のビツト数を
ｎビツトとすると、該速い演算系のテスト結果に
よる分岐数は2nであり、１つ前のマイクロ命令の
遅い演算系のテスト結果による分岐数は2n（ｎ＝
１）となるので、結局本発明を実施することによ
り、CSウエイ数を増加させることなく、 2n・２＝2n+1 の分岐数を得ることができる。
以上、詳細に説明したように、本発明の制御記
憶分岐式は、水平型のマイクロプログラムで制御
される計算機において、演算回路を制御するマイ
クロ命令のフイールドを、遅い演算系と、速い演
算系のフイールドが別々になるように分離し、上
記速い演算系の演算結果をテストして、次の次の
マイクロ命令のアドレスの一部を制御し、遅い演
算系の演算結果は、従来通り、ウエイ選択に用い
るようにしたものであるので、CSのウエイ数を
増加させないで、SCブランチの数を増加させる
ことができる効果がある。
憶分岐式は、水平型のマイクロプログラムで制御
される計算機において、演算回路を制御するマイ
クロ命令のフイールドを、遅い演算系と、速い演
算系のフイールドが別々になるように分離し、上
記速い演算系の演算結果をテストして、次の次の
マイクロ命令のアドレスの一部を制御し、遅い演
算系の演算結果は、従来通り、ウエイ選択に用い
るようにしたものであるので、CSのウエイ数を
増加させないで、SCブランチの数を増加させる
ことができる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明による分岐動作をタイムチ
ヤートで示した図、第３図は従来技術による制御
記憶分岐方式をブロツク図で示した図、である。 図面において、１はアドレスレジスタ、２はウ
エイ選択ビツト、３０，３１は制御記憶ウエイ
Ａ、Ｂ、５は制御記憶リードデータレジスタ
（CSDR）、６は遅い演算系、６′は速い演算系、
７，７′はテスト回路、をそれぞれ示す。
た図、第２図は本発明による分岐動作をタイムチ
ヤートで示した図、第３図は従来技術による制御
記憶分岐方式をブロツク図で示した図、である。 図面において、１はアドレスレジスタ、２はウ
エイ選択ビツト、３０，３１は制御記憶ウエイ
Ａ、Ｂ、５は制御記憶リードデータレジスタ
（CSDR）、６は遅い演算系、６′は速い演算系、
７，７′はテスト回路、をそれぞれ示す。
Claims (1)
- １ 演算速度の速い演算系と、演算速度の遅い演
算系とを有し、複数のウエイからなる制御記憶か
ら読み出された水平型のマイクロプログラムで制
御される計算機において、マイクロ命令の演算結
果をテストして、次の次のマイクロ命令アドレス
の制御を行うのに、上記それぞれの演算系を制御
するマイクロ命令のフイールドを分離し、上記遅
い演算系の演算のテスト結果は、上記制御記憶の
ウエイ選択による分岐に使用し、上記速い演算系
の演算のテスト結果は、直接上記マイクロ命令ア
ドレスの一部に使用するように制御することを特
徴とする制御記憶分岐方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471285A JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471285A JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173342A JPS61173342A (ja) | 1986-08-05 |
| JPH0318209B2 true JPH0318209B2 (ja) | 1991-03-12 |
Family
ID=11868761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1471285A Granted JPS61173342A (ja) | 1985-01-29 | 1985-01-29 | 制御記憶分岐方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173342A (ja) |
-
1985
- 1985-01-29 JP JP1471285A patent/JPS61173342A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61173342A (ja) | 1986-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |